TWI720350B - 分柵式非揮發性記憶體及其製備方法 - Google Patents

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Abstract

本發明提供一種分柵式非揮發性記憶體及其製備方法，包括如下步驟1提供一半導體襯底，於半導體襯底內形成至少一淺溝槽隔離結構，於半導體襯底內隔離出至少一有源區；步驟2於半導體襯底上形成至少一字線；步驟3於半導體襯底內形成源極及汲極，並於字線鄰近源極一側的側壁上形成至少一浮柵，浮柵的頂部與所述字線相接觸的部分呈一尖角狀凸緣；步驟4採用蝕刻技術去除部分字線，使浮柵頂部的尖角狀凸緣高於字線頂部；步驟5於浮柵頂部形成隧穿介質層及擦除柵；步驟 6於汲極上形成至少一導電栓塞，並於導電栓塞上形成至少一金屬位線。通過本發明可以顯著增加浮柵與擦除柵之間的FN隧穿效應，可以增加擦除柵與浮柵之間的隧穿介質層的厚度，從而避免漏電流的發生。

Description

分柵式非揮發性記憶體及其製備方法
本發明屬於半導體技術領域，特別是涉及一種分柵式非揮發性記憶體及其製備方法。
在現有的分柵式記憶體中，由於浮柵與擦除柵之間的隧穿效應有限，為了便於在小功率的情況下實現快捷擦除，浮柵與擦除柵之間的隧穿介質層的厚度一般比較薄，然而，當隧穿介質層的厚度比較薄時，很容易造成漏電流，保存於浮柵中的電荷會洩露到擦除柵而被擦除，從而導致數據保存能力較差的問題。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種分柵式非揮發性記憶體及其方法用於解決現有技術中的分柵式記憶體為了確保擦除隧穿介質層的厚度較薄而存在的容易造成漏電，從而導致記憶體存在數據保存能力較差的問題。
為實現上述目的及其他相關目的，本發明提供一種分柵式非揮發性記憶體的製備方法，所述分柵式非揮發性記憶體的製備方法包括如下步驟： 步驟1、提供一半導體襯底，於所述半導體襯底內形成至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區； 步驟2、於所述半導體襯底上形成至少一字線； 步驟3、於所述半導體襯底內形成至少一源極及至少一汲極，並於所述字線鄰近所述源極一側的側壁上形成至少一浮柵，所述源極與所述汲極分別位於所述字線相對的兩側，所述浮柵的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵的頂部呈與所述字線相接觸的部分呈一尖角狀凸緣； 步驟4、採用蝕刻技術去除部分所述字線，使所述浮柵頂部的尖角狀凸緣高於所述字線頂部上緣； 步驟5、於所述浮柵頂部形成隧穿介質層及擦除柵，所述隧穿介質層至少覆蓋部分所述浮柵頂部的所述尖角狀凸緣，所述擦除柵位於所述隧穿介質層的上表面；及 步驟6、於所述汲極上形成至少一導電栓塞，並於所述導電栓塞上形成至少一金屬位線，所述金屬位線經由所述導電栓塞與所述汲極電連接。
優選地，於步驟5中，所述隧穿介質層至少覆蓋所述字線部分上表面。
優選地，於步驟4中，採用蝕刻技術去除的所述字線的厚度介於10nm~50nm之間。
優選地，於步驟2中，包括如下步驟： 步驟2-1、於所述半導體襯底上由下到上依次形成堆疊的第一柵介質層、第一多晶矽層及絕緣層； 步驟2-2、蝕刻所述絕緣層及所述第一多晶矽層，以形成若干個字線導電層及位於所述字線導電層上表面的頂層絕緣層； 步驟2-3、於裸露的所述第一柵介質層、所述字線導電層側壁、所述頂層絕緣層的側壁及上表面形成側牆介質層；及 步驟2-4、蝕刻所述側牆介質層及所述第一柵介質層，以形成包括由下至上依次堆疊的底層介質層、字線導電層、頂層絕緣層的疊層結構及位於所述疊層結構兩側的字線側牆。
優選地，於步驟3中，包括如下步驟： 步驟3-1、於裸露的所述半導體襯底表面形成第二柵介質層； 步驟3-2、於步驟3-1所得結構的表面形成第二多晶矽層，所述第二多晶矽層覆蓋所述第二柵介質層的表面及所述字線的側壁及上表面； 步驟3-3、蝕刻所述第二多晶矽層，以於所述字線側牆的外壁形成多晶矽側牆； 步驟3-4、對所述半導體襯底內進行離子注入，以於所述半導體襯底內形成所述源極及所述汲極；及 步驟3-5、去除所述字線鄰近所述汲極一側的所述多晶矽側牆、所述第二柵介質層，並去除所述字線鄰近所述源極一側且位於所述淺溝槽隔離結構上方區域的部分所述多晶矽側牆，保留的所述多晶矽側牆與位於其下方的所述第二柵介質層構成所述浮柵。
優選地，接續步驟3-5還包括如下步驟：去除位於所述汲極上方的所述第二柵介質層及鄰近所述汲極一側的所述字線側牆。
優選地，步驟5中，所述隧穿介質層至少覆蓋所述字線部分上表面。
優選地，步驟5中，形成所述隧穿介質層及所述擦除柵之後還包括如下步驟： 於所述擦除柵的側壁、所述浮柵的側壁及所述疊層結構鄰近所述汲極的側壁形成側牆結構；及 依據所述側牆結構於所述源極內及所述汲極內形成重摻雜區域，並於所述重摻雜區域外圍形成輕摻雜擴散區域。
優選地，步驟5中，形成所述重摻雜區域及所述輕摻雜擴散區域之後還包括如下步驟： 於所述擦除柵的部分上表面、位於所述擦除柵鄰近所述源極一側的所述側牆結構表面、位於所述浮柵側壁的所述側牆結構表面及所述源極的上表面形成矽化物阻擋層；及 於裸露的所述擦除柵的上表面及所述汲極的上表面形成自對準矽化物層。
優選地，所述半導體襯底包括第一摻雜類型的襯底，所述第一多晶矽層包括第二摻雜類型的多晶矽層，所述第二多晶矽層包括第二摻雜類型的多晶矽層，所述源極及所述汲極均為第二摻雜類型的區域，所述擦除柵包括第二摻雜類型的多晶矽層，所述重摻雜區域及所述輕摻雜擴散區域均為第二摻雜類型的區域；所述第一摻雜類型與所述第二摻雜類型不同。
優選地，於步驟5中包括如下步驟： 步驟5-1、接續步驟4所得結構的表面形成隧穿介質材料層，所述隧穿介質材料層覆蓋裸露的所述半導體襯底、所述字線及所述浮柵； 步驟5-2、於所述隧穿介質材料層上形成第三多晶矽層；及 步驟5-3、蝕刻所述第三多晶矽層及所述隧穿介質材料層，以形成所述隧穿介質層及所述擦除柵。
優選地，於步驟6中，形成所述導電栓塞之前還包括如下步驟： 於步驟5所得結構的表面形成層間介質層；及 於所述層間介質層內形成連接通孔，所述連接通孔暴露出所述汲極。
優選地，於步驟6中， 於所述連接通孔內填充導電材料層以形成所述導電栓塞；於所述層間介質層上形成金屬位線。
本發明還提供一種分柵式非揮發性記憶體，所述分柵式非揮發性記憶體至少包括： 一半導體襯底，所述半導體襯底內形成有至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區； 至少一字線； 一源極； 一汲極，所述源極與所述汲極分別位於所述字線相對的兩側； 至少一浮柵，位於所述字線鄰近所述源極的側壁上，所述浮柵的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵的頂部呈一尖角狀凸緣，所述浮柵頂部的所述尖角狀凸緣高於所述字線的頂部上緣，且與所述字線的頂部具有預設間距； 一隧穿介質層，至少覆蓋部分所述浮柵頂部的所述尖角狀凸緣； 一擦除柵，位於所述隧穿介質層上； 至少一導電栓塞，位於所述汲極上，且與所述汲極電連接；及 至少一金屬位線，位於所述導電栓塞上，且經由所述導電栓塞與所述汲極電連接。
優選地，所述隧穿介質層至少覆蓋所述字線的部分上表面。
優選地，所述浮柵頂部的尖角狀凸緣與所述字線頂部的預設間距介於10nm~50nm之間。
優選地，所述字線包括疊層結構及位於所述疊層結構兩側的字線側牆；其中，所述疊層結構包括由下至上依次堆疊的底層介質層、字線導電層及頂層絕緣層。
優選地，所述浮柵包括浮柵介質層及浮柵導電層，其中，所述浮柵介質層位於所述半導體襯底上，所述浮柵導電層位於所述浮柵介質層上。
優選地，所述隧穿介質層的厚度介於8nm~15nm之間。
優選地，所述隧穿介質層至少覆蓋所述字線部分上表面。
優選地，所述分柵式非揮發性記憶體還包括側牆結構，所述側牆結構位於所述隧穿介質層的側壁上、所述擦除柵的側壁上及所述浮柵的側壁上。
優選地，所述分柵式非揮發性記憶體還包括： 矽化物阻擋層，位於所述擦除柵的部分上表面、所述擦除柵鄰近所述源極一側的所述側牆結構表面、所述浮柵側壁的所述側牆結構表面及所述源極的上表面；及 自對準矽化物層，位於裸露的所述擦除柵的上表面及所述汲極的上表面；所述導電栓塞位於所述汲極上表面的所述自對準矽化物層上。
優選地，所述分柵式非揮發性記憶體還包括：重摻雜區域及輕摻雜擴散區域，所述重摻雜區域位於所述源極內及所述汲極內，且位於所述汲極的所述重摻雜區域延伸至所述汲極的外側，所述輕摻雜擴散區域位於所述重摻雜區域的外圍。
優選地，所述半導體襯底包括第一摻雜類型的襯底，所述浮柵包括第二摻雜類型的多晶矽層，所述擦除柵包括第二摻雜類型的多晶矽層，所述源極、所述汲極、所述重摻雜區域及所述輕摻雜擴散區域均為第二摻雜類型的區域；所述第二摻雜類型與所述第一摻雜類型不同。
優選地，所述分柵式非揮發性記憶體還包括層間介質層，所述層間介質層覆蓋於所述半導體襯底的表面，並包覆所述字線、所述浮柵及所述擦除柵；所述導電栓塞位於所述層間介質層內，所述金屬位線位於所述層間介質層上。
如上所述，本發明的一種分柵式非揮發性記憶體及其製備方法，具有以下有益效果：通過將浮柵的頂部設計為尖角狀凸緣，可以顯著增加浮柵與擦除柵之間的FN隧穿效應；由於所述浮柵的頂部為尖角狀凸緣，可以增加擦除柵與浮柵之間的隧穿介質層的厚度，從而避免漏電流的發生，使得分柵式非揮發性記憶體具有較好的數據保存能力。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖2至圖30。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，雖圖示中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的形態、數量及比例可為一種隨意的改變，且其元件佈局形態也可能更為複雜。
實施例一
請參閱圖1，本發明提供一種分柵式非揮發性記憶體的製備方法，所述分柵式非揮發性記憶體的製備方法包括如下步驟： 步驟1、提供一半導體襯底，於所述半導體襯底內形成至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區； 步驟2、於所述半導體襯底上形成至少一字線； 步驟3、於所述半導體襯底內形成至少一源極及至少一汲極，並於所述字線鄰近所述源極一側的側壁上形成至少一浮柵，所述源極與所述汲極分別位於所述字線相對的兩側，所述浮柵的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵的頂部與所述字線相接觸的部分呈一尖角狀凸緣； 步驟4、採用蝕刻技術去除部分所述字線，使所述浮柵頂部的尖角狀凸緣高於所述字線頂部上緣； 步驟5、於所述浮柵頂部形成隧穿介質層及擦除柵，所述隧穿介質層至少覆蓋部分所述浮柵頂部的所述尖角狀凸緣，所述擦除柵位於所述隧穿介質層的上表面；及 步驟6、於所述汲極上形成至少一導電栓塞，並於所述導電栓塞上形成至少一金屬位線，所述金屬位線經由所述導電栓塞與所述汲極電連接。
本發明所述的分柵式非揮發性記憶體的製備方法製備的分柵式非揮發性記憶體的俯視圖如圖2所示，所述分柵式非揮發性記憶體至少包括：金屬位線29、字線13、源極線141、浮柵16、擦除柵18、有源區12及導電栓塞25。圖2還用虛線示出了兩個截面方向，包括從A到A'的第一條虛線和從B到B’的第二條虛線。
在步驟1中，請參閱圖1中的S1步驟及圖3至圖4，提供一半導體襯底10，於所述半導體襯底10內形成至少一淺溝槽隔離結構11，所述淺溝槽隔離結構11於所述半導體襯底內隔離出至少一有源區12。
於本發明的實施例中，所述半導體襯底10的材料可以包括但不僅限於單晶或多晶半導體材料，所述半導體襯底10還可以包括本質單晶矽襯底或摻雜的矽襯底；優選地，所述半導體襯底10包括第一摻雜類型的襯底，所述第一摻雜類型可以為P型，也可以為N型，本實施例中僅以所述第一摻雜類型為P型作為示例，即本實施例中，所述半導體襯底10僅以P型襯底作為示例。
於本發明的實施例中，所述淺溝槽隔離結構11可以通過在所述半導體襯底10內形成溝槽（未示出）後，再在所述溝槽內填充隔離材料層而形成。所述淺溝槽隔離結構11的材料可以包括氮化矽、氧化矽或氮氧化矽等，優選地，本實施例中，所述淺溝槽隔離結構11的材料包括氧化矽。所述淺溝槽隔離結構11縱截面的形狀可以根據實際需要進行設定，圖4中以所述淺溝槽隔離結構11縱截面的形狀包括倒梯形作為示例；當然，在其他示例中，所述淺溝槽隔離結構11縱截面的形狀還可以為U形等等。
需要說明的是，所述半導體襯底10內由所述淺溝槽隔離結構11隔離出的所述有源區12的具體數量可以根據實際需要進行設定，此處不做限定。圖3中僅以示意出所述半導體襯底10內的兩個所述有源區12作為示例。
需要進一步說明的是，若干個所述有源區12可以平行間隔排布，也可以根據實際需要任意排布。
在步驟2中，請參閱圖1中的S2步驟及圖5至圖11，於所述半導體襯底10上形成至少一字線13。
於本發明的實施例中，於所述半導體襯底10上形成至少一字線13具體包括如下步驟： 步驟2-1、於所述半導體襯底10上由下到上依次形成堆疊的第一柵介質層131、第一多晶矽層132及絕緣層133，如圖5所示； 步驟2-2、蝕刻所述絕緣層133及所述第一多晶矽層132，以形成若干個間隔排布的字線導電層1341及位於所述字線導電層1341上表面的頂層絕緣層1342； 步驟2-3、於裸露的所述第一柵介質層131表面、所述字線導電層1341側壁、所述頂層絕緣層1342的側壁及上表面形成側牆介質層1351，即所述側牆介質層1351覆蓋裸露的所述第一柵介質層131、所述字線導電層1341的側壁、所述頂層絕緣層1342的側壁及上表面，如圖9所示；及 步驟2-4、蝕刻所述側牆介質層1351及所述第一柵介質層131，以形成包括由下至上依次堆疊的底層介質層1343、字線導電層1341、頂層絕緣層1342的疊層結構134及位於所述疊層結構134兩側的字線側牆135，如圖10至圖11所示。
於本發明的實施例中，步驟2-1中，所述第一柵介質層131的材料可以包括但不僅限於氧化矽或氮氧化矽等等；所述第一柵介質層131的厚度可以根據實際需要進行設定，優選地，本實施例中，所述第一柵介質層131的厚度可以介於2nm~18nm之間；所述第一多晶矽層132可以為第二摻雜類型的多晶矽層，即所述第一多晶矽層132的摻雜類型與所述半導體襯底10的摻雜類型不同；所述第二摻雜類型可以為P型，也可以為N型，當所述第一摻雜類型為P型時，所述第二摻雜類型為N型，當所述第一摻雜類型為N型時，所述第二摻雜類型為P型；所述第一多晶矽層132的厚度可以根據實際需要進行設定，優選地，本實施例中，所述第一多晶矽層132的厚度可以介於200nm~500nm之間；所述絕緣層133的材料可以包括但不僅限於氧化矽或氮化矽，所述絕緣層133的厚度可以根據實際需要進行設定，優選地，本實施例中，所述絕緣層133的厚度可以介於50nm~200nm之間。
於本發明的實施例中，步驟2-2中，首先，於所述絕緣層133上形成第一圖形化光刻膠層26，所述第一圖形化光刻膠層26定義出所述字線13的位置及形狀，如圖6及圖7所示，然後，依據所述第一圖形化光刻膠層26依次蝕刻所述絕緣層133及所述第一多晶矽層132，以形成所述字線導電層1341及所述頂層絕緣層1342，如圖8所示；可以採用乾法蝕刻技術、濕法蝕刻技術或乾法蝕刻技術與濕法蝕刻技術相結合來依次蝕刻所述絕緣層133及所述第一多晶矽層132，優選地，採用乾法蝕刻技術依次各向異性蝕刻所述絕緣層133及所述第一多晶矽層132，圖8中豎直向下的箭頭表示乾法蝕刻過程中等離子體的方向；蝕刻所述絕緣層133及所述第一多晶矽層133的蝕刻氣體及相關蝕刻技術條件為本領域技術人員所知曉，此處不再贅述。
於本發明的實施例中，步驟2-3中，所述側牆介質層1351的材料可以包括但不僅限於氧化矽及氮化矽二者中的至少一種；所述側牆介質層1351的厚度可以根據實際需要進行設定，優選為，本實施例中，所述側牆介質層1351的厚度可以介於10nm~40nm之間。
於本發明的實施例中，在步驟2-4中，可以採用光刻-蝕刻技術蝕刻去除位於所述疊層結構134之間的部分所述側牆介質層1351及部分所述第一柵介質層131，以形成包括由下至上依次堆疊的底層介質層1343、字線導電層1341、頂層絕緣層1342的疊層結構134及位於所述疊層結構134兩側的字線側牆135。優選地，採用乾法蝕刻技術依次各向異性蝕刻所述側牆介質層1351及所述第一柵介質層131，圖10及圖11中豎直向下的箭頭表示乾法蝕刻過程中等離子體的方向。
於本發明的實施例中，本實施例中的所述字線13同時作為存儲單元的柵極結構，即所述字線13包括字線柵極結構。若干個所述字線13可以平行間隔排布。
於本發明的實施例中，所述字線13的延伸方向與所述有源區12的延伸方向相交，優選地，所述字線13的延伸方向與所述有源區12的延伸方向具有第一角度α，所述第一角度α的數值範圍可以介於0°~90°之間的任意數值，優選地，本實施例中，所述第一角度α等於90°，即所述字線13的延伸方向與所述有源區12的延伸方向相垂直。
需要說明的是，上述及後續的“介於…之間”為均包括兩個數值端點的數值範圍。
在步驟3中，請參閱圖1中的S3步驟及圖12至圖18，於所述半導體襯底10內形成至少一源極14及至少一汲極15，並於所述字線13鄰近所述源極14一側的側壁上形成至少一浮柵16，所述源極14與所述汲極15分別位於所述字線相對的兩側，所述浮柵16的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵16的頂部與所述字線13相接觸的部分呈一尖角狀凸緣。
於本發明的實施例中，於所述半導體襯底10內形成源極14及汲極15，並於所述字線13鄰近所述源極14一側的側壁上形成至少一浮柵16具體包括如下步驟： 步驟3-1、於裸露的所述半導體襯底10表面形成第二柵介質層161； 步驟3-2、於步驟3-1中所得結構的表面形成第二多晶矽層162，所述第二多晶矽層162覆蓋所述第二柵介質層161的表面及所述字線13的側壁及上表面，如圖12所示； 步驟3-3、蝕刻所述第二多晶矽層162，以於所述字線側牆135的外壁形成多晶矽側牆163；優選地，採用乾法蝕刻技術各向異性蝕刻所述第二多晶矽層162，蝕刻後形成的所述多晶矽側牆163遠離所述字線13的外側壁呈現為由下至上延伸的弧形，即所述多晶矽側牆163的縱截面寬度自底部至頂部逐漸減小，以使得所述多晶矽側牆163的頂部呈與所述字線13相接觸的尖角狀凸緣166，如圖13所示； 步驟3-4、對所述半導體襯底10內進行離子注入，以於所述半導體襯底10內形成所述源極14及所述汲極15，如圖14所示；及 步驟3-5、去除所述字線13鄰近所述汲極15一側的所述多晶矽側牆163、所述第二柵介質層161，並去除所述字線13鄰近所述源極14一側且位於所述淺溝槽隔離結構11上方區域的部分所述多晶矽側牆163，保留的所述多晶矽側牆163與位於其下方的所述第二柵介質層161構成所述浮柵16，如圖15至圖18所示；具體的，保留的所述多晶矽側牆163作為浮柵導電層165，保留的位於所述浮柵導電層165下方的所述第二柵介質層161作為浮柵介質層164。
於本發明的實施例中，步驟3-1中，所述第二柵介質層161的材料可以包括但不僅限於氧化矽或氮氧化矽等等；所述第二柵介質層161的厚度可以根據實際需要進行設定，優選地，本實施例中，所述第二柵介質層161的厚度可以介於5nm~12nm之間。
於本發明的實施例中，步驟3-2中，所述第二多晶矽層162可以為第二摻雜類型的多晶矽層，即所述第二多晶矽層162的摻雜類型與所述第一多晶矽層132的摻雜類型相同，且與所述半導體襯底10的摻雜類型不同；所述第二多晶矽層162的厚度可以根據實際需要進行設定，優選地，本實施例中，所述第二多晶矽層162的厚度可以介於200nm~500nm之間。
於本發明的實施例中，步驟3-4中，對所述半導體襯底10進行第二摻雜類型的離子注入，以形成第二摻雜類型的所述源極14及所述汲極15；所述第二摻雜類型的離子可以包括但不僅限於磷（P）離子或砷（As）離子。對所述半導體襯底10進行離子注入以形成所述源極14及所述汲極15的具體方法為本領域技術人員所知曉，此處不再贅述。需要說明的是，圖13中豎直向下的箭頭表示離子注入的方向。
於本發明的實施例中，步驟3-5中，首先，於步驟3-4所得結構的表面形成第二圖形化光刻膠層27，所述第二圖形化光刻膠層27至少覆蓋需要保留以形成所述浮柵16的所述多晶矽側牆163及所述第二柵介質層161，如圖15及圖16所示；其次，依據所述第二圖形化光刻膠層27蝕刻去除所述字線13鄰近所述汲極15一側的所述多晶矽側牆163，並去除所述字線13鄰近所述源極14一側且位於所述淺溝槽隔離結構11上方區域的部分所述多晶矽側牆163，如圖15及圖16所示，具體的，採用乾法蝕刻技術各向異性蝕刻去除所述多晶矽側牆163，其中，圖15及圖16中豎直向下的箭頭表示乾法蝕刻過程中等離子的方向；最後，去除所述第二圖形化光刻膠層27，並去除暴露出的所述第二柵介質層161（暴露出的所述第二柵介質層161包括位於所述汲極15上方的所述第二柵介質層161及位於相鄰所述浮柵13之間的所述第二柵介質層161），即得到所述浮柵16，如圖17至圖18所示。需要說明的是，去除需要去除的所述第二柵介質層161的同時，去除位於鄰近所述汲極15一側的所述字線側牆135。
於本發明的實施例中，所述浮柵16的長度可以根據實際需要進行設定，優選地，本實施例中，所述浮柵16的長度大於後續形成的有源區的寬度，以確保兩相鄰的所述浮柵16之間具有間距，使得二者實現電隔離。
在步驟4中，請參閱圖1中的S4步驟及圖19，採用蝕刻技術去除部分所述字線13，使所述浮柵16頂部的尖角狀凸緣（Sharp tips）166高於所述字線13頂部上緣。
於本發明的實施例中，可以採用濕法蝕刻技術中去除的具體為所述字線13中部分的所述頂層絕緣層1342，由於所述頂層絕緣層1342的材料優選為氧化矽，本實施例中，可以採用氫氟酸去除部分所述頂層絕緣層1342，當然，在其他示例中，也可以採用任意一種在可以去除所述頂層絕緣層1342的同時又不會對所述浮柵導電層165造成蝕刻去除的濕法蝕刻液。在濕法蝕刻技術中，所述氫氟酸的溫度、濕法蝕刻的時間等等不做具體限定，在本實施例中，濕法蝕刻後，只要暴露出位於所述浮柵16頂部的所述尖角狀凸緣166即可，即濕法蝕刻後，所述浮柵16頂部的所述尖角狀凸緣166需要與保留的所述頂層絕緣層1342的上表面具有間距d；優選地，採用濕法蝕刻技術去除的所述字線13中的所述頂層絕緣層1342的厚度介於10nm~50nm之間，即濕法蝕刻後，所述浮柵16頂部的所述尖角狀凸緣166與保留的所述頂層絕緣層1342的上表面的間距d介於10nm~50nm之間；更為優選地，本實施例中，採用濕法蝕刻技術去除的所述字線13中的所述頂層絕緣層1342的厚度可以包括10nm、20nm、30nm、40nm或50nm。
在其他示例中，還可以採用任意一種可以去除所述頂層絕緣層1342的同時又不會對所述浮柵導電層165造成蝕刻的乾法蝕刻技術蝕刻去除部分所述字線13，也可以採用濕法蝕刻與乾法蝕刻相結合的工藝去除部分所述字線13，但必須確保去除所述頂層絕緣層1342的同時又不會對所述浮柵導電層165造成蝕刻。
需要說明的是，該步驟無論是採用濕法蝕刻技術、乾法蝕刻技術或者二者相結合的工藝都僅僅為去除部分所述頂層絕緣層1342從而釋放出所述尖角狀凸緣166，在蝕刻過程中，並不會對所述浮柵16及所述尖角狀凸緣166有任何加工處理。
在步驟5中，請參閱圖1中的S5步驟及圖20至圖24，於所述浮柵16頂部形成隧穿介質層17及擦除柵18，所述隧穿介質層17至少覆蓋部分所述浮柵16頂部的所述尖角狀凸緣166，所述擦除柵18位於所述隧穿介質層17的上表面；優選地，所述隧穿介質層17至少覆蓋所述字線13的部分上表面。
於本發明的實施例中，於所述字線13頂部及所述浮柵16頂部形成隧穿介質層17及擦除柵18具體包括如下步驟： 步驟5-1、接續步驟4所得結構的表面形成隧穿介質材料層171，所述隧穿介質材料層171覆蓋裸露的所述半導體襯底10、所述字線13及所述浮柵16； 步驟5-2、於所述隧穿介質材料層171上形成第三多晶矽層181；及 步驟5-3、蝕刻所述第三多晶矽層181及所述隧穿介質材料層171，以形成所述隧穿介質層17及所述擦除柵18，如圖20至圖24所示。
於本發明的實施例中，在步驟5-1中，所述隧穿介質材料層171的材料可以包括但不僅限於氧化矽，具體的，可以採用高溫氧化（High Temperature Oxidation，HTO）及熱氧化相結合工藝形成所述隧穿介質材料層171，並將形成的所述隧穿介質材料層171置於NO或N2O氛圍下進行退火處理。所述隧穿介質材料層171的厚度可以根據實際需要進行設定，優選地，所述隧穿介質材料層171的厚度可以介於8nm~15nm之間，更為優選地，本實施例中，所述隧穿介質材料層171的厚度為12nm。由於本發明的所述浮柵16的頂部為尖角狀凸緣166，由於尖端放電效應，可以大大增強所述浮柵16與所述擦除柵18之間的FN（Fowler-Nordheim tunneling）隧穿效應，這樣就可以在保證所述分柵式非揮發性記憶體的性能的前提下顯著增加所述隧穿介質材料層171的厚度（現有技術中的隧穿介質層的厚度普遍為7nm-9nm，而本申請中的隧穿介質材料層171的厚度可以達到8nm~15nm），由於所述浮柵16與所述擦除柵18之間的所述隧穿介質層17的材料一般為氧化矽或氮化矽，而氧化矽及氮化矽並不能做到絕對的絕緣，所述隧穿介質層17的厚度較薄很容易造成漏電，從而影響器件的性能，本申請中增加所述隧穿介質材料層171的厚度，可以有效避免漏電流的產生，使得分柵式非揮發性記憶體具有較好的數據保存能力，從而提高所述分柵式非揮發性記憶體的性能。
於本發明的實施例中，步驟5-2中，所述第三多晶矽層181可以為第二摻雜類型的多晶矽層，即所述第三多晶矽層181的摻雜類型與所述第二多晶矽層162及所述第一多晶矽層132的摻雜類型相同，且與所述半導體襯底10的摻雜類型不同；所述第二摻雜類型可以為P型，也可以為N型；所述第三多晶矽層181的厚度可以根據實際需要進行設定，優選地，本實施例中，所述第三多晶矽層181的厚度可以介於200nm~500nm之間。
於本發明的實施例中，步驟5-3中，具體包括如下步驟：首先，於所述第三多晶矽層181的上表面形成第三圖形化光刻膠層28，所述第三圖形化光刻膠層28定義出所述擦除柵18及所述隧穿介質層17的位置及形狀，如圖20至圖21所示；其次，依據所述第三圖形化光刻膠層28依次蝕刻所述第三多晶矽層181及所述隧穿介質材料層17，優選地，本實施例中，採用乾法蝕刻技術各向同性依次蝕刻所述第三多晶矽層181及所述隧穿介質材料層17，如圖22所示，圖22中豎直向下的箭頭表示乾法蝕刻技術中等離子體的方向；然後，去除所述第三圖形化光刻膠層28即得到所述隧穿介質層17及所述擦除柵18，如圖23至圖24所示。
於本發明的實施例中，步驟5中，形成所述隧穿介質層17及所述擦除柵18之後，還包括如下步驟：
於所述擦除柵18的側壁、所述浮柵16的側壁及所述疊層結構134鄰近所述汲極15的側壁形成側牆結構19；具體的，所述側牆結構19的材料可以包括但不僅限於氧化矽及氮化矽二者中的至少一種；
於所述源極14內及所述汲極15內形成重摻雜區域20，並於所述重摻雜區域20外圍形成輕摻雜擴散區域21，如圖25所示。所述重摻雜區域20及所述輕摻雜擴散區域21的摻雜類型可以為第二摻雜類型，即所述重摻雜區域20及所述輕摻雜擴散區域21均為與所述第一多晶矽層132、所述第二多晶矽層162及所述第三多晶矽層181的摻雜類型相同的第二摻雜類型區域。需要說明的是，此處所謂的“重摻雜”及“輕摻雜”是一個相對的概念，即摻雜劑量顯著大於所述輕摻雜擴散區域21的摻雜劑量時，此處即可稱為重摻雜，摻雜劑量顯著小於所述重摻雜區域20的摻雜劑量時，此處即可稱為輕摻雜。形成所述重摻雜區域20及所述輕摻雜擴散區域21的具體方法為本領域技術人員所知曉，此處不再贅述。
於本發明的實施例中，步驟5中，形成所述重摻雜區域20及所述輕摻雜擴散區域21之後還包括如下步驟： 於所述擦除柵18的部分上表面、位於所述擦除柵18鄰近所述源極14一側的側牆結構19表面、位於所述浮柵16側壁的側牆結構19表面及所述源極14的上表面形成矽化物阻擋層22，所述矽化物阻擋層22定義出後續形成的自對準矽化物層的位置及形狀；及 於裸露的所述擦除柵16的上表面、及所述汲極15的上表面形成自對準矽化物層23，如圖26所示。所述自對準矽化物層23的材料可以包括金屬矽化物，譬如，矽化鎢等，所述自對準矽化物層23用於降低形成所述器件結構（譬如，汲極及擦除柵）與金屬引出結構（譬如，導電栓塞）的接觸電阻。
在步驟6中，請參閱圖1中的S1步驟及圖26至圖27，於所述汲極15上形成至少一導電栓塞25，並於所述導電栓塞25上形成至少一金屬位線29，所述金屬位線29經由所述導電栓塞25與所述汲極15電連接。
於本發明的實施例中，步驟6中，形成所述導電栓塞25之前還包括如下步驟：
於步驟5所得結構的表面形成層間介質層24；所述層間介質層24的材料可以包括但不僅限於氧化矽、氮化矽或氮氧化矽，所述層間介質層24的上表面高於所述擦除柵18的上表面，以確保所述層間介質層24可以完全包覆所述擦除柵18、所述字線13及所述浮柵16；及
於所述層間介質層24內形成連接通孔（未示出），所述連接通孔暴露出所述汲極14，具體的，可以採用光刻蝕刻技術形成所述連接通孔，所述連接通孔作為所述汲極14的引出通孔。
於本發明的實施例中，於所述連接通孔內填充導電材料層以形成所述導電栓塞25；於所述層間介質層24上形成金屬位線29。所述導電栓塞25可以包括鎢插塞或銅插塞。若干個所述金屬位線29可以平行間隔排布。
於本發明的實施例中，所述金屬位線29的延伸方向與所述有源區12的延伸方向相交，優選地，所述金屬位線29的延伸方向與所述有源區12的延伸方向具有第二角度，所述第二角度可以為介於0°~90°之間的任意數值，優選地，本實施例中，所述第二角度為0°，即所述金屬位線29的延伸方向與所述有源區12的延伸方向相同。
實施例二
結合圖2至圖25繼續參閱圖26至圖27，本發明還提供一種分柵式非揮發性記憶體，所述分柵式非揮發性記憶體可以採用但不僅限於實施例一中所述的分柵式非揮發性記憶體的製備方法製備而得到，所述分柵式非揮發性記憶體至少包括：一半導體襯底10，所述半導體襯底10內形成有至少一淺溝槽隔離結構11，所述淺溝槽隔離結構11於所述半導體襯底10內隔離出至少一有源區12；至少一字線13；一源極14；一汲極15，所述源極14與所述汲極15分別位於所述字線13相對的兩側；至少一浮柵16，所述浮柵16位於所述字線13鄰近所述源極14的側壁上，所述浮柵16的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵16的頂部呈一尖角狀凸緣166，所述浮柵16頂部的所述尖角狀凸緣166高於所述字線13的頂部上緣，且與所述字線13的頂部具有預設間距；一隧穿介質層17，所述隧穿介質層17至少覆蓋部分所述浮柵16頂部的所述尖角狀凸緣166；擦除柵18，所述擦除柵18位於所述隧穿介質層17上；至少一導電栓塞25，所述導電栓塞25位於所述汲極15上，且與所述汲極15電連接；及至少一金屬位線29，所述金屬位線29位於所述導電栓塞25上，且經由所述導電栓塞25與所述汲極15電連接。
於本發明的實施例中，所述半導體襯底10的材料可以包括但不僅限於單晶或多晶半導體材料，所述半導體襯底10還可以包括本質單晶矽襯底或摻雜的矽襯底；優選地，所述半導體襯底10包括第一摻雜類型的襯底，所述第一摻雜類型可以為P型，也可以為N型，本實施例中僅以所述第一摻雜類型為P型作為示例，即本實施例中，所述半導體襯底10僅以P型襯底作為示例。
於本發明的實施例中，所述淺溝槽隔離結構11可以通過在所述半導體襯底10內形成溝槽（未示出）後，再在所述溝槽內填充隔離材料層而形成。所述淺溝槽隔離結構11的材料可以包括氮化矽、氧化矽或氮氧化矽等，優選地，本實施例中，所述淺溝槽隔離結構11的材料包括氧化矽。所述淺溝槽隔離結構11縱截面的形狀可以根據實際需要進行設定，圖4中以所述淺溝槽隔離結構11縱截面的形狀包括倒梯形作為示例；當然，在其他示例中，所述淺溝槽隔離結構11縱截面的形狀還可以為U形等等。
需要說明的是，所述半導體襯底10內由所述淺溝槽隔離結構11隔離出的所述有源區12的具體數量可以根據實際需要進行設定，此處不做限定。圖3中僅以示意出所述半導體襯底10內的兩個所述有源區12作為示例。
需要進一步說明的是，若干個所述有源區12可以平行間隔排布，也可以根據實際需要任意排布。
於本發明的實施例中，所述字線13包括疊層結構134及位於所述疊層結構134兩側的字線側牆135；其中，所述疊層結構134包括由下至上依次堆疊的底層介質層1343、字線導電層1341及頂層絕緣層1342。
於本發明的實施例中，所述底層介質層1343的材料可以包括但不僅限於氧化矽或氮氧化矽等等，所述底層介質層1343的厚度可以根據實際需要進行設定，優選地，本實施例中，所述底層介質層1343的厚度可以介於2nm~18nm之間；所述字線導電層1341的材料可以包括第二摻雜類型的多晶矽，即所述字線導電層1341的摻雜類型與所述半導體襯底10的摻雜類型不同，所述第二摻雜類型可以為P型，也可以為N型，當所述第一摻雜類型為P型時，所述第二摻雜類型為N型，當所述第一摻雜類型為N型時，所述第二摻雜類型為P型，所述字線導電層1341的厚度可以根據實際需要進行設定，優選地，本實施例中，所述字線導電層1341的厚度可以介於200nm~500nm之間；所述頂層絕緣層1342的材料可以包括但不僅限於氧化矽或氮化矽，所述頂層絕緣層1342的厚度可以根據實際需要進行設定，優選地，本實施例中，所述頂層絕緣層1342的厚度可以介於50nm~200nm之間。
於本發明的實施例中，所述字線側牆135的材料可以包括但不僅限於氧化矽及氮化矽二者中的至少一種；所述字線側牆135的厚度可以根據實際需要進行設定，優選為，本實施例中，所述字線側牆135的厚度可以介於10nm~40nm之間。
於本發明的實施例中，本實施例中的所述字線13同時作為存儲單元的柵極結構，即所述字線13包括字線柵極結構。若干個所述字線13可以平行間隔排布。
於本發明的實施例中，所述字線13的延伸方向與所述有源區12的延伸方向相交，優選地，所述字線13的延伸方向與所述有源區12的延伸方向具有第一角度α，所述第一角度α的數值範圍可以為介於0°~90°之間的任意數值，優選地，本實施例中，所述第一角度α等於90°，即所述字線13的延伸方向與所述有源區12的延伸方向相垂直。
需要說明的是，上述及後續的“介於…之間”為均包括兩個數值端點的數值範圍。
於本發明的實施例中，所述浮柵16包括浮柵介質層164及浮柵導電層165，其中，所述浮柵介質層164位於所述半導體襯底10上，所述浮柵導電層165位於所述浮柵介質層164上。
於本發明的實施例中，所述浮柵介質層164的材料可以包括但不僅限於氧化矽或氮氧化矽等等，所述浮柵介質層164的厚度可以根據實際需要進行設定，優選地，本實施例中，所述浮柵介質層164的厚度可以介於5nm~12nm之間；所述浮柵導電層165的材料可以包括第二摻雜類型的多晶矽，即所述浮柵導電層165的摻雜類型與所述字線導電層134的摻雜類型相同，且與所述半導體襯底10的摻雜類型不同，所述浮柵導電層165的厚度可以根據實際需要進行設定，優選地，本實施例中，所述浮柵導電層165的厚度可以介於200nm~500nm之間。
於本發明的實施例中，所述源極14及所述汲極15均為第二摻雜類型的區域，所述源極14及所述汲極15的摻雜磷離子或砷離子。
於本發明的實施例中，所述浮柵16的長度可以根據實際需要進行設定，優選地，本實施例中，所述浮柵16的長度大於有源區12的寬度，確保兩相鄰的所述浮柵16之間具有間距，使得二者實現電隔離。
於本發明的實施例中，所述浮柵16頂部的所述尖角狀凸緣166與保留的所述頂層絕緣層1342的上表面的間距d介於10nm~50nm之間，優選地，本實施例中，所述浮柵16頂部的所述尖角狀凸緣166與保留的所述頂層絕緣層1342的上表面的間距d可以包括10nm、20nm、30nm、40nm或50nm。
於本發明的實施例中，所述隧穿介質層17的材料可以包括但不僅限於氧化矽，所述隧穿介質層17的厚度可以根據實際需要進行設定，優選地，所述隧穿介質層17的厚度可以介於8nm~15nm之間，更為優選地，本實施例中，所述隧穿介質層17的厚度為12nm。由於本發明的所述浮柵16的頂部為尖角狀凸緣166，由於尖端放電效應，可以大大增強所述浮柵16與所述擦除柵18之間的FN（Fowler-Nordheim tunneling）隧穿效應，這樣就可以在保證所述分柵式非揮發性記憶體的性能的前提下顯著增加所述隧穿介質層17的厚度（現有技術中的隧穿介質層的厚度普遍為7nm-9nm，而本申請中的所述隧穿介質層17的厚度可以達到8nm~15nm），由於所述浮柵16與所述擦除柵18之間的所述隧穿介質層17的材料一般為氧化矽或氮化矽，而氧化矽及氮化矽並不能做到絕對的絕緣，所述隧穿介質層17的厚度較薄很容易造成漏電，從而影響器件的性能，本申請中增加所述隧穿介質層17的厚度，可以有效避免漏電流的產生，使得分柵式非揮發性記憶體具有較好的數據保存能力，從而提高所述分柵式非揮發性記憶體的性能。
於本發明的實施例中，所述隧穿介質層17至少覆蓋所述字線13的部分上表面。
於本發明的實施例中，所述擦除柵18的材料可以包括第二摻雜類型的多晶矽，所述擦除柵18的厚度可以根據實際需要進行設定，優選地，本實施例中，所述擦除柵18的厚度可以介於200nm~500nm之間。
於本發明的實施例中，所述分柵式非揮發性記憶體還包括側牆結構19，所述側牆結構19位於所述隧穿介質層17的側壁上、所述擦除柵18的側壁上及所述浮柵16的側壁上。所述側牆結構19的材料可以包括但不僅限於氧化矽及氮化矽二者中的至少一種。
於本發明的實施例中，所述分柵式非揮發性記憶體還包括：重摻雜區域20及輕摻雜擴散區域21，所述重摻雜區域20位於所述源極14內及所述汲極15內，且位於所述汲極15的所述重摻雜區域20延伸至所述汲極15的外側，所述輕摻雜擴散區域21位於所述重摻雜區域20的外圍。所述重摻雜區域20及所述輕摻雜擴散區域21的摻雜類型可以為第二摻雜類型，即所述重摻雜區域20及所述輕摻雜擴散區域21均為第二摻雜類型的區域。需要說明的是，此處所謂的“重摻雜”及“輕摻雜”是一個相對的概念，即摻雜劑量顯著大於所述輕摻雜擴散區域21的摻雜劑量時此處即可稱為重摻雜，摻雜劑量顯著小於所述重摻雜區域20的摻雜劑量時此處即可稱為輕摻雜。
於本發明的實施例中，所述分柵式非揮發性記憶體還包括：矽化物阻擋層22，所述矽化物阻擋層22位於所述擦除柵18的部分上表面、所述擦除柵18鄰近所述源極14一側的所述側牆結構19表面、所述浮柵16側壁的所述側牆結構19表面及所述源極14的上表面；所述矽化物阻擋層22定義出所述自對準矽化物層23的形狀及位置；及自對準矽化物層23，所述自對準矽化物層23位於裸露的所述擦除柵18的上表面及所述汲極15的上表面；所述導電栓塞25位於所述汲極15上表面的所述自對準矽化物層23上；所述自對準矽化物層23的材料可以包括金屬矽化物，譬如，矽化鎢等，所述自對準矽化物層23用於降低形成所述器件結構（譬如，汲極及擦除柵）與金屬引出結構（譬如，導電栓塞）的接觸電阻。
於本發明的實施例中，所述分柵式非揮發性記憶體還包括層間介質層24，所述層間介質層24覆蓋於所述半導體襯底10的表面，並包覆所述字線13、所述浮柵16及所述擦除柵18；所述導電栓塞25位於所述層間介質層24內，所述金屬位線29位於所述層間介質層24上。所述層間介質層24的材料可以包括但不僅限於氧化矽、氮化矽或氮氧化矽，所述層間介質層24的上表面高於所述擦除柵18的上表面。
於本發明的實施例中，所述導電栓塞25可以包括鎢插塞或銅插塞。若干個所述金屬位線29可以平行間隔排布。
於本發明的實施例中，所述金屬位線29的延伸方向與所述有源區12的延伸方向相交，優選地，所述金屬位線29的延伸方向與所述有源區12的延伸方向具有第二角度，所述第二角度可以為介於0°~90°之間的任意數值，優選地，本實施例中，所述第二角度為0°，即所述金屬位線29的延伸方向與所述有源區12的延伸方向相同。
本發明中，所述字線13、位於所述字線13一側的所述浮柵16、位於所述字線13與所述浮柵16上方的所述擦除柵18、位於所述字線13兩側的所述源極14及所述汲極15共同構成一個存儲單元，本發明所述的分柵式非揮發性記憶體包括若干個所述存儲單元，若干個所述存儲單元呈多行多列的陣列排布，且位於同一列中的各所述存儲單元的所述汲極15經由一條所述金屬位線29依次相串接，位於同一行中的各所述存儲單元的所述字線13依次相串接，位於同一行中的各所述存儲單元的所述擦除柵18依次相串接，相鄰兩行中的的各所述存儲單元的所述源極依次相串接後共同構成源極線141。
本發明所述的分柵式非揮發性記憶體的等效電路圖如圖28所示，由圖28可知，所述分柵式非揮發性記憶體包括若干個呈多行多列排布的存儲電晶體及若干條平行間隔排布的所述金屬位線29、若干條平行間隔排布的所述字線13及若干條平行間隔排布的所述源極線141；其中，所述字線13與與其位於同一行的各所述存儲電晶體的柵極均相連接，位於同一行的各所述存儲電晶體的所述擦除柵18依次串接，所述源極線141與與其位於同一行的各所述存儲電晶體的所述源極14均相連接，所述金屬位線29與與其位於同一列的各所述存儲電晶體的所述汲極15均相連接。
請參閱圖29及圖30，在程式設計時，以圖29中左側的存儲單元被選中而圖29中右側的存儲單元未被選中作為示例，本發明所述的分柵式非揮發性記憶體的工作原理為：元件執行寫入動作時，如圖29所示，通過電子注入的方式從所述字線13底部形成的溝道將電荷注入到所述浮柵16中的所述浮柵導電層165內實現存儲，圖29中的箭頭表示電荷的移動方向，圖29中的標號“e”表示電荷；擦除（Erase）時，如圖30所示，存儲於所述浮柵導電層165內的電荷通過FN隧穿的方式穿過所述隧穿介質層17進入所述擦除柵18中實現擦除，圖30中的箭頭表示電荷的移動方向，圖30中的標號“e”表示電荷。
綜上所述，本發明分柵式非揮發性記憶體及其製備方法，所述分柵式非揮發性記憶體的製備方法包括如下步驟1提供一半導體襯底，於所述半導體襯底內形成至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區；步驟2於所述半導體襯底上形成至少一字線；步驟3於所述半導體襯底內形成源極及汲極，並於所述字線鄰近所述源極一側的側壁上形成至少一浮柵，所述源極與所述汲極分別位於所述字線相對的兩側，所述浮柵的縱截面寬度自底部至頂部逐漸減小，以使得所述浮柵的頂部與所述浮柵的頂部與所述字線相接觸的部分呈一尖角狀凸緣；步驟4採用濕法蝕刻技術去除部分所述字線，使所述浮柵頂部的尖角狀凸緣高於所述字線頂部上緣；步驟5於所述浮柵頂部形成隧穿介質層及擦除柵，所述隧穿介質層至少覆蓋部分所述浮柵頂部的所述尖角狀凸緣，所述擦除柵位於所述隧穿介質層的上表面；及步驟6於所述汲極上形成至少一導電栓塞，並於所述導電栓塞上形成至少一金屬位線，所述金屬位線經由所述導電栓塞與所述汲極電連接。通過將浮柵的頂部設計為尖角狀凸緣，可以顯著增加浮柵與擦除柵之間的FN隧穿效應；由於所述浮柵的頂部為尖角狀凸緣，可以增加擦除柵與浮柵之間的隧穿介質層的厚度，從而避免漏電流的發生，使得分柵式非揮發性記憶體具有較好的數據保存能力。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
10‧‧‧半導體襯底11‧‧‧淺溝槽隔離結構12‧‧‧有源區13‧‧‧字線131‧‧‧第一柵介質層132‧‧‧第一多晶矽層133‧‧‧絕緣層134‧‧‧疊層結構1341‧‧‧字線導電層1342‧‧‧頂層絕緣層1343‧‧‧底層介質層135‧‧‧字線側牆1351‧‧‧側牆介質層14‧‧‧源極141‧‧‧源極線15‧‧‧汲極16‧‧‧浮柵161‧‧‧第二柵介質層162‧‧‧第二多晶矽層163‧‧‧多晶矽側牆164‧‧‧浮柵介質層165‧‧‧浮柵導電層166‧‧‧尖角狀凸緣17‧‧‧隧穿介質層171‧‧‧隧穿介質材料層18‧‧‧擦除柵181‧‧‧第三多晶矽層19‧‧‧側牆結構20‧‧‧重摻雜區域21‧‧‧輕摻雜擴散區域22‧‧‧矽化物阻擋層23‧‧‧自對準矽化物層24‧‧‧層間介質層25‧‧‧導電栓塞26‧‧‧第一圖形化光刻膠層27‧‧‧第二圖形化光刻膠層28‧‧‧第三圖形化光刻膠層29‧‧‧金屬位線α‧‧‧第一角度d‧‧‧浮柵頂部的尖角狀凸緣至字線頂部的間距S1~S6‧‧‧步驟
圖1顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的流程圖。
圖2顯示為本發明提供的分柵式非揮發性記憶體的俯視結構示意圖。
圖3至圖4顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的步驟1所得結構的結構示意圖，其中，圖3顯示為沿圖2中AA’方向的截面結構示意圖，圖4顯示為沿圖2中BB’方向的截面結構示意圖。
圖5至圖11顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的步驟2所得結構的示意圖，其中，圖5顯示為於半導體襯底上由下到上依次形成堆疊的第一柵介質層、第一多晶矽層及絕緣層後所得結構的截面結構示意圖，圖6顯示為沿圖2中AA’方向的截面結構示意圖，圖7顯示為沿圖2中BB’方向的截面結構示意圖，圖8顯示為沿圖2中AA’方向蝕刻形成字線導電層及頂層絕緣層後所得結構的截面結構示意圖，圖9顯示為沿圖2中AA’方向形成側牆介質層後所得結構的截面結構示意圖，圖10顯示為沿圖2中AA’方向的截面結構示意圖，圖11顯示為沿圖2中BB’方向的截面結構示意圖。
圖12至圖18顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的步驟3所得結構的示意圖，其中，圖12顯示為沿圖2中AA’方向於步驟2所得結構表面形成第二柵介質層及第二多晶矽層後所得結構的截面結構示意圖，圖13顯示為沿圖2中AA’方向的截面結構示意圖，圖14顯示為沿圖2中BB’方向的截面結構示意圖，圖15及圖16分別顯示為沿圖2中AA’方向及BB’方向形成源極及汲極後的截面結構示意圖，圖17顯示為沿圖2中AA’方向的截面結構示意圖，圖18顯示為沿圖2中BB’方向的截面結構示意圖。
圖19顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的步驟4所得結構的局部截面結構示意圖。
圖20至圖24顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法的步驟3所得結構的示意圖，其中，圖20顯示為沿圖2中AA’方向的截面結構示意圖，圖21顯示為沿圖2中BB’方向的截面結構示意圖，圖22顯示依據第三圖形化光刻膠層蝕刻第三多晶矽層及隧穿介質材料層後所得結構的截面結構示意圖，圖23顯示為沿圖2中AA’方向的截面結構示意圖，圖24顯示為沿圖2中BB’方向的截面結構示意圖。
圖25顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法中形成重摻雜區域及輕摻雜擴散區域後所得結構的截面結構示意圖。
圖26至圖27顯示為本發明實施例一中提供的分柵式非揮發性記憶體的製備方法中步驟6所得結構的截面結構示意圖，其中，圖26顯示為沿圖2中AA’方向的截面結構示意圖，圖27顯示為沿圖2中BB’方向的截面結構示意圖。
圖28顯示為本發明的分柵式非揮發性記憶體的等效電路圖。
圖29及圖30顯示為本發明提供的分柵式非揮發性記憶體的工作原理圖。
10‧‧‧半導體襯底
13‧‧‧字線
134‧‧‧疊層結構
1341‧‧‧字線導電層
1342‧‧‧頂層絕緣層
1343‧‧‧底層介質層
135‧‧‧字線側牆
14‧‧‧源極
15‧‧‧汲極
16‧‧‧浮柵
164‧‧‧浮柵介質層
165‧‧‧浮柵導電層
166‧‧‧尖角狀凸緣
17‧‧‧隧穿介質層
18‧‧‧擦除柵
19‧‧‧側牆結構
20‧‧‧重摻雜區域
21‧‧‧輕摻雜擴散區域
22‧‧‧矽化物阻擋層
23‧‧‧自對準矽化物層
24‧‧‧層間介質層
25‧‧‧導電栓塞
29‧‧‧金屬位線

Claims (21)

  1. 一種分柵式非揮發性記憶體的製備方法，其中，所述分柵式非揮發性記憶體的製備方法包括如下步驟：步驟1、提供一半導體襯底，於所述半導體襯底內形成至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區；步驟2、於所述半導體襯底上形成至少一字線；步驟3、於所述半導體襯底內形成至少一源極及至少一汲極，並於所述字線鄰近所述源極一側的側壁上形成至少一浮柵，所述源極與所述汲極分別位於所述字線相對的兩側，所述浮柵的寬度自底部至頂部逐漸減小，以使得所述浮柵的頂部與所述字線相接觸的部分呈一尖角狀凸緣；步驟4、採用蝕刻技術去除部分所述字線，使所述浮柵頂部的尖角狀凸緣高於所述字線頂部上緣；步驟5、於所述浮柵頂部形成隧穿介質層及擦除柵，所述隧穿介質層至少覆蓋所述浮柵頂部的所述尖角狀凸緣，所述擦除柵位於所述隧穿介質層的上表面；及步驟6、於所述汲極上形成至少一導電栓塞，並於所述導電栓塞上形成至少一金屬位線，所述金屬位線經由所述導電栓塞與所述汲極電連接。
  2. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟5中，所述隧穿介質層至少覆蓋所述字線部分上表面。
  3. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟4中，採用蝕刻技術去除的所述字線的厚度介於10nm~50nm之間。
  4. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟2中包括如下步驟：步驟2-1、於所述半導體襯底上由下到上依次形成堆疊的第一柵介質層、第一多晶矽層及絕緣層；步驟2-2、蝕刻所述絕緣層及所述第一多晶矽層，以形成若干個間隔排布的字線導電層及位於所述字線導電層上表面的頂層絕緣層；步驟2-3、於裸露的所述第一柵介質層、所述字線導電層側壁、所述頂層絕緣層的側壁及上表面形成側牆介質層；及步驟2-4、蝕刻所述側牆介質層及所述第一柵介質層，以形成包括由下至上依次堆疊的底層介質層、字線導電層、頂層絕緣層的疊層結構及位於所述疊層結構兩側的字線側牆。
  5. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟3中包括如下步驟：步驟3-1、於裸露的所述半導體襯底表面形成第二柵介質層；步驟3-2、於步驟3-1所得結構的表面形成第二多晶矽層，所述第二多晶矽層覆蓋所述第二柵介質層的表面及所述字線的側壁及上表面；步驟3-3、蝕刻所述第二多晶矽層，以於所述字線側牆的外壁形成多晶矽側牆；步驟3-4、對所述半導體襯底內進行離子注入，以於所述半導體襯底內形成所述源極及所述汲極；及步驟3-5、去除所述字線鄰近所述汲極一側的所述多晶矽側牆、所述第二柵介質層，並去除所述字線鄰近所述源極一側且位於所述淺溝槽隔離結構上方區 域的部分所述多晶矽側牆，保留的所述多晶矽側牆與位於其下方的所述第二柵介質層構成所述浮柵。
  6. 如申請專利範圍第5項所述之分柵式非揮發性記憶體的製備方法，其中，接續步驟3-5還包括如下步驟：去除位於所述汲極上方的所述第二柵介質層及鄰近所述汲極一側的所述字線側牆。
  7. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟5中，形成所述隧穿介質層及所述擦除柵之後還包括如下步驟：於所述擦除柵的側壁、所述浮柵的側壁及所述疊層結構鄰近所述汲極的側壁形成側牆結構；及依據所述側牆結構於所述源極內及所述汲極內形成重摻雜區域，並於所述重摻雜區域外圍形成輕摻雜擴散區域。
  8. 如申請專利範圍第7項所述之分柵式非揮發性記憶體的製備方法，其中，步驟5中，形成所述重摻雜區域及所述輕摻雜擴散區域之後還包括如下步驟：於所述擦除柵的部分上表面、位於所述擦除柵鄰近所述源極一側的所述側牆結構表面、位於所述浮柵側壁的所述側牆結構表面及所述源極的上表面形成矽化物阻擋層；及於裸露的所述擦除柵的上表面及所述汲極的上表面形成自對準矽化物層。
  9. 如申請專利範圍第7項所述之分柵式非揮發性記憶體的製備方法，其中，所述半導體襯底包括第一摻雜類型的襯底，所述第一多晶矽層包括第二摻雜類型的多晶矽層，所述第二多晶矽層包括第二摻雜類型的多晶矽層，所述源極及所述汲極均為第二摻雜類型的區域，所述擦除柵包括第二摻雜類型的多 晶矽層，所述重摻雜區域及所述輕摻雜擴散區域均為第二摻雜類型的區域；所述第一摻雜類型與所述第二摻雜類型不同。
  10. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟5包括如下步驟：步驟5-1、接續步驟4所得結構的表面形成隧穿介質材料層，所述隧穿介質材料層覆蓋裸露的所述半導體襯底、所述字線及所述浮柵；步驟5-2、於所述隧穿介質材料層上形成第三多晶矽層；及步驟5-3、蝕刻所述第三多晶矽層及所述隧穿介質材料層，以形成所述隧穿介質層及所述擦除柵。
  11. 如申請專利範圍第1項所述之分柵式非揮發性記憶體的製備方法，其中，步驟6中，形成所述導電栓塞之前還包括如下步驟：於步驟5所得結構的表面形成層間介質層；及於所述層間介質層內形成連接通孔，所述連接通孔暴露出所述汲極。
  12. 如申請專利範圍第11項所述之分柵式非揮發性記憶體的製備方法，其中，步驟6中，於所述連接通孔內填充導電材料層以形成所述導電栓塞；於所述層間介質層上形成金屬位線。
  13. 一種分柵式非揮發性記憶體，其中，所述分柵式非揮發性記憶體至少包括：一半導體襯底，所述半導體襯底內形成有至少一淺溝槽隔離結構，所述淺溝槽隔離結構於所述半導體襯底內隔離出至少一有源區；至少一字線；一源極； 一汲極，所述源極與所述汲極分別位於所述字線相對的兩側；至少一浮柵，位於所述字線鄰近所述源極的側壁上，所述浮柵的縱截面寬度自底部至頂部逐漸減小，所述浮柵的頂部呈一尖角狀凸緣，所述浮柵頂部的所述尖角狀凸緣高於述字線的頂部上緣，且與所述字線的頂部具有預設間距；一隧穿介質層，至少覆蓋部分所述浮柵頂部的所述尖角狀凸緣；一擦除柵，位於所述隧穿介質層上；至少一導電栓塞，位於所述汲極上，且與所述汲極電連接；及至少一金屬位線，位於所述導電栓塞上，且經由所述導電栓塞與所述汲極電連接；一側牆結構，所述側牆結構位於所述隧穿介質層的側壁上、所述擦除柵的側壁上及所述浮柵的側壁上；一矽化物阻擋層，位於所述擦除柵的部分上表面、所述擦除柵鄰近所述源極一側的所述側牆結構表面、所述浮柵側壁的所述側牆結構表面及所述源極的上表面；及一自對準矽化物層，位於裸露的所述擦除柵的上表面及所述汲極的上表面；所述導電栓塞位於所述汲極上表面的所述自對準矽化物層上。
  14. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述隧穿介質層至少覆蓋所述字線的部分上表面。
  15. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述浮柵頂部的尖角狀凸緣與所述字線頂部的預設間距介於10nm~50nm之間。
  16. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述字線包括疊層結構及位於所述疊層結構兩側的字線側牆；其中，所述疊層結構包括由下至上依次堆疊的底層介質層、字線導電層及頂層絕緣層。
  17. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述浮柵包括浮柵介質層及浮柵導電層，其中，所述浮柵介質層位於所述半導體襯底上，所述浮柵導電層位於所述浮柵介質層上。
  18. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述隧穿介質層的厚度介於8nm~15nm之間。
  19. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述分柵式非揮發性記憶體還包括：重摻雜區域及輕摻雜擴散區域，所述重摻雜區域位於所述源極內及所述汲極內，且位於所述汲極的所述重摻雜區域延伸至所述汲極的外側，所述輕摻雜擴散區域位於所述重摻雜區域的外圍。
  20. 如申請專利範圍第21項所述之分柵式非揮發性記憶體，其中，所述半導體襯底包括第一摻雜類型的襯底，所述浮柵包括第二摻雜類型的多晶矽層，所述擦除柵包括第二摻雜類型的多晶矽層，所述源極、所述汲極、所述重摻雜區域及所述輕摻雜擴散區域均為第二摻雜類型的區域；所述第二摻雜類型與所述第一摻雜類型不同。
  21. 如申請專利範圍第13項所述之分柵式非揮發性記憶體，其中，所述分柵式非揮發性記憶體還包括層間介質層，所述層間介質層覆蓋於所述半導體襯底的表面，並包覆所述字線、所述浮柵及所述擦除柵；所述導電栓塞位於所述層間介質層內，所述金屬位線位於所述層間介質層上。
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