CN1702875A - 晶体管及其制造方法 - Google Patents

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Abstract

一种晶体管，包括半导体衬底，限定有有源区和器件隔离区；栅极，形成在半导体衬底上；绝缘隔离壁，形成在栅极的各侧壁上；以及源极/漏极结，形成在半导体衬底中栅极两侧，源极/漏极结分别具有非对称结结构，其中，栅极具有设置在衬底有源区上的下部，下栅极部分具有带下表面、上表面和垂直延伸的侧表面的台阶剖面。本发明还提供了一种制造该晶体管的方法。根据该晶体管结构，防止了存储节的杂质浓度增大。因此，实现了漏电流量的减小，由此实现了晶体管刷新特性的改善。

Description

晶体管及其制造方法
技术领域
本发明涉及一种半导体器件及制造该半导体器件的方法，更加特别地，涉及一种能够改善动态随机存取存储器(DRAM)中相关单元的刷新特性的晶体管、以及制造该晶体管的方法，该动态随机存取存储器具有包括一组单元的高度集成结构。
背景技术
DRAM器件作为一种用于存储数据并允许所储存的数据随后在要求读取该数据时被读出的存储器件而为人熟知。这种DRAM器件包括一组单元，每个单元包括存储数据(即电荷)的电容器、以及用于执行开关操作从而释放存储在该电容器中的电荷的晶体管。
DRAM器件的数据存储意味着电荷积累在DRAM器件的电容器中。理想情况下，存储在电容器中的电荷不会消失。然而，近来开发的存储器件的趋势是具有小的设计规则，从而其在每个晶体管中具有源极与漏极之间的小的沟道长度。结果，可能发生阈值电压的增大或结区域处漏电流量的增大。因此，存储在电容器中的数据可能丢失。另外，对丢失电荷再充电的刷新特性可能降低。
为防止刷新特性的这种降低，可以在沟道离子注入工艺期间，在每个电容器与接触部结合处的结区域(junction region)，即存储节(storage node)，被部分屏蔽的条件下，额外地执行用于控制沟道阈值电压的离子注入。然而，在此情况下，发生了沟道区域的离子浓度的突增，由此导致刷新特性的下降。
以下，将参照附图介绍制造半导体器件的晶体管的传统方法中出现的问题。
图1A和1B为分别示出制造晶体管的传统方法的连续工艺步骤的示意截面图。
虽未示出，但首先对硅衬底10执行所需的各种离子注入工艺，即用于形成阱、场截止、击穿截止和控制沟道阈值电压的离子注入工艺。
其后，如图1A所示，在硅衬底10上沉积栅极氧化物膜20和栅极多晶硅层(未示出)，随后对其进行选择性光刻工艺，从而形成栅极电极30。其后，在形成有栅极电极30的衬底10的整个上表面上沉积绝缘材料，随后对其进行选择性地蚀刻，从而在栅极电极的各侧壁形成绝缘材料制成的栅极隔离壁40。
然后，使用栅极隔离壁40作为离子注入掩模，对硅衬底10进行杂质离子注入工艺，从而形成用于形成单元结区域的结区域50。
其后，如图1B所示，在硅衬底10的上表面上形成光致抗蚀剂膜图形60，从而仅暴露硅衬底10的上表面的分别对应下述区域的部分，所述区域中接触随后将要形成的位线的结将分别形成为位线节(bit line node)。随后进行沟道阈值离子注入。由此，形成非对称结结构。
图2为一示意图，示出根据上述传统方法制造的晶体管的模拟电场分布。参照图2，可见，晶体管表现出约1.7×1013V的阈值电压Vt和约0.58MV/cm的最大电场强度。即，可见在结区域处表现出高电场强度。
由此，当根据传统方法仅对与位线接触的结(即位线节)进行额外的离子注入工艺时，由于通过传统方法制造的DRAM器件的更小设计规则，沟道区的杂质浓度反常增大。结果，沟道与结之间建立的掺杂分布变得尖锐，使得出现电场强度的增大，由此导致刷新特性降低。
发明内容
本发明是考虑上述问题而提出的，本发明的目的在于提供一种DRAM单元的晶体管，其具有位线节和存储节的非对称离子浓度分布，同时防止位线节与存储节之间的离子扩散，从而防止存储节离子浓度增大，由此能够确保所需的DRAM单元刷新特性。
根据一个方面，本发明提供一种晶体管，包括：半导体衬底，其限定有有源区和器件隔离区；栅极，形成在半导体衬底上；绝缘隔离壁，形成在栅极的各侧壁上；以及源极/漏极结，形成在栅极两侧的半导体衬底中，源极/漏极结分别具有非对称结结构，其中，栅极具有设置在衬底有源区上的下部，该下栅极部分具有带下表面、上表面和垂直延伸的侧表面的台阶剖面(stepped profile)。
台阶剖面的侧表面可以具有50至2500的高度。侧表面还可以具有10至90°的倾斜。
台阶剖面的下和上表面可以具有相同的面积。
台阶剖面的下表面可以邻近位线节设置。或者，台阶剖面的下表面可以延伸至存储节和器件隔离区的邻近存储节布置的预定部分之上。
根据另一方面，本发明提供一种制造晶体管的方法，包括步骤：在半导体衬底上形成器件隔离膜从而在半导体衬底中限定有源区和器件隔离区；在半导体衬底的有源区上形成台阶栅极掩模；使用台阶栅极掩模作为蚀刻掩模蚀刻半导体衬底至预定深度，由此形成台阶剖面；向形成有台阶剖面的半导体衬底中注入第一阈值电压控制离子；在注入有第一阈值电压控制离子的半导体衬底上形成栅极；在形成有栅极的半导体衬底上形成掩模，从而遮蔽存储节区域并暴露位线节区域；使用该掩模作为离子注入掩模向暴露的位线节区域中注入第二阈值电压控制离子；以及去除该掩模，随后向半导体衬底中注入源极/漏极形成离子，由此形成源极/漏极结。
使用台阶栅极掩模作为蚀刻掩模蚀刻半导体衬底的步骤中的该预定深度可以为50至2500。使用台阶栅极掩模作为蚀刻掩模蚀刻半导体衬底的步骤中的半导体衬底可被蚀刻为具有10至90°的倾斜。
台阶栅极掩模可以具有等于栅极宽度的1至3.5倍的宽度。
第二阈值电压控制离子可以具有比第一阈值电压控制离子的浓度高1×1017/cm3或更多的浓度。
附图说明
在结合附图阅读以下详细介绍后，本发明的上述目的、及其它特征和优点将变得更加明显易懂，附图中：
图1A和1B为分别示出制造晶体管的传统方法的连续工艺步骤的示意截面图；
图2为示出根据传统晶体管制造方法制造的晶体管的模拟电场分布的示意图；
图3为示出根据本发明第一实施例的晶体管的结构的截面图；
图4A至4D为截面图，分别示出制造根据本发明第一实施例的晶体管的方法的工艺步骤；
图5为根据本发明第一实施例的晶体管的模拟电场分布；
图6为示出根据本发明第二实施例的晶体管的结构的截面图；以及
图7为一示图，示出传统晶体管和根据本发明第一实施例的晶体管的模拟阈值电压控制杂质分布。
具体实施方式
以下，将参照附图结合示例性实施例详细介绍本发明，从而使本领域技术人员能够轻易实施本发明。然而，本发明不限于所示实施例，其它实施例也可以实施。
为清晰限定以下介绍中描述的层和区域，附图中，这些层和区域以夸大状态示出，特别是厚度。
现在，将结合附图介绍根据本发明示例性实施例的晶体管及其制造方法。
首先，将介绍根据本发明第一实施例的晶体管。
图3为截面图，示出根据本发明第一实施例的晶体管的结构。图5为根据本发明第一实施例的晶体管的模拟电场分布。
如图3所示，根据本发明第一实施例的晶体管包括半导体衬底300，其被器件隔离膜310分为有源区和器件隔离区。在半导体衬底300的有源区中的部分A处形成台阶剖面。有源区部分A邻近存储节布置。台阶剖面具有上表面、下表面和在基本上垂直的方向上延伸的侧表面。侧表面可以具有50至2500的高度和10至90°的倾斜。当侧表面具有这样的结构时，其可以用作源极/漏极结的扩散阻挡层，源极/漏极结形成在栅极340两侧处的衬底300中从而具有非对称结结构。
栅极340形成在衬底300的与台阶剖面相交叠的部分上。栅极340具有叠层结构，该叠层结构包括在衬底300上按顺序形成的栅极氧化物膜341、栅极导电膜344、以及掩模氮化物膜345。栅极导电膜344具有包括顺序叠置的栅极多晶硅膜342和硅化钨膜343的叠层结构。
由于栅极与其下设置的台阶剖面交叠，所以栅极的下表面具有相应的台阶剖面。因此，栅极的沟道沿台阶剖面以增大的长度延伸，从而可以将器件的高度集成导致的短沟道效应减至最小。
栅极隔离壁形成在栅极340的各侧壁上，从而保护栅极340。每个栅极隔离壁包括在栅极340的相关侧壁上顺序形成的侧壁氧化物膜350和侧壁氮化物膜380。
如上所述，源极/漏极结370分别布置在衬底300的在栅极340两侧的部分处。另外，源极/漏极结370具有非对称的结结构，从而与存储节和位线节的特性相匹配。
由上述介绍显见，使用具有上、下和侧表面的台阶剖面，根据本发明第一实施例的晶体管增大了由于器件的高度集成减少的沟道长度。另外，利用台阶剖面的侧表面作为扩散阻挡层，根据本发明第一实施例的晶体管防止了离子扩散在具有非对称结结构的源极/漏极结之间发生。
参照图5中示出的根据本发明第一实施例的晶体管的模拟电场分布，可见晶体管表现出约1.0×1013V的阈值电压Vt和约0.44MV/cm的最大电场强度，由此与传统情况相比在存储节处表现出低的电场强度。由此，可预见，与传统情况相比，漏电流量相对较低。
以下，将参照图4A至4D介绍根据本发明第一实施例的晶体管的制造方法。
图4A至4D为截面图，分别示出制造根据本发明第一实施例的晶体管的方法的工艺步骤。
首先，如图4A所示，使用通常的器件隔离工艺，诸如浅槽隔离(STI)工艺，在半导体衬底300上形成器件隔离膜310，以在半导体衬底300中限定出器件隔离区和有源区。
其后，在具有器件隔离膜310的衬底300上形成台阶栅极掩模320。使用台阶栅极掩模320作为蚀刻掩模，执行蚀刻工艺，从而蚀刻器件隔离膜310的邻近待形成存储节的区域的所需部分、以及半导体衬底300的与有源区相对应的部分至50至2500的深度。由此，形成具有上、下和侧表面的台阶剖面。在此情况下，台阶栅极掩模320可以单独包括光致抗蚀剂膜、氧化物膜、或氮化物膜，或处于包含多晶硅的状态。台阶栅极掩模320还具有相当于后续待形成的栅极宽度的1至3.5倍的宽度。蚀刻工艺还被执行来使得台阶剖面的侧表面相对于衬底300的上表面具有10至90°的倾斜。
特别地，根据本发明第一实施例，在蚀刻工艺中蚀刻器件隔离膜310的邻近待形成存储节的区域的部分、以及半导体衬底300的与有源区相对应的部分。因此，台阶剖面的下表面延伸至器件隔离膜310的邻近有源区的特定部分，从而去除在器件隔离膜310与有源区之间的衬底330上形成的台阶。结果，可以防止短路在将在后面形成的栅极电极与结之间发生。
其后，去除台阶栅极掩模320，如图4B所示。在此状态下，第一阈值电压控制离子333注入到衬底300的有源区中。第一阈值电压控制离子333可以是低浓度P型杂质离子。
接着，在注入了第一阈值电压控制离子333(未示出)的衬底300的有源区与台阶剖面交叠处的区域进行通常的栅极形成工艺，如图4C所示。由此，形成具有多层结构的栅极340。详细地说，栅极340具有一叠层结构，该结构包括顺序形成在衬底300上的栅极氧化物膜341、栅极导电膜344、以及掩模氮化物膜345。栅极导电膜344具有包括顺序叠置的栅极多晶硅膜342和硅化钨膜343的叠层结构。
然后，在栅极340的侧壁上进行氧化工艺，从而形成侧壁氧化物膜350。每个侧壁氧化物膜350用作阻挡层以保护栅极340的相关侧壁免受外界影响。
接着，在设置有侧壁氧化物膜350的衬底300上形成掩模360，使得衬底300在位线节形成区域之外的区域中被遮蔽。使用掩模360作为离子注入掩模，向暴露的位线节形成区域中注入第二阈值电压控制离子336。在此情况下，第二阈值电压控制离子336可以是浓度比第一阈值电压控制离子333(图4B)的浓度高1×1017/cm3或更多的P型杂质离子。
在如上所述，注入位线节形成区域中的P型杂质离子的浓度比注入存储节形成区域中的P型杂质离子的浓度高1×1017/cm3或更多的情形下，可以形成具有满足后续的结形成工艺中的源极/漏极结的各特性的非对称结结构的源极/漏极结，其中n型杂质离子作为源极/漏极形成离子注入。
其后，向衬底300的有源区的未由栅极340覆盖的部分中注入源极/漏极形成离子，从而形成源极/漏极结370，如图4D所示。在此情况下，根据先前注入衬底300中的第一与第二阈值电压控制离子之间的浓度差，源极/漏极结370具有满足源极/漏极结370各个特性的非对称结结构。
接着，在形成有源极/漏极结370的衬底300的整个上表面上沉积氮化物膜(未示出)。随后，衬垫蚀刻(spacer-etch)该氮化物膜，从而在栅极340的每个侧壁上形成侧壁氮化物膜380。侧壁氮化物膜380设置在栅极340的相关侧壁上，连同侧壁氧化物膜350一起，由此形成栅极隔离壁(如图3所示)。
以下，将参照图6和图3介绍根据本发明第二实施例的晶体管。
图6为截面图，示出根据本发明第二实施例的晶体管的结构。
图6所示的根据本发明第二实施例的晶体管的结构大致与第一实施例的相同。因此，以下说明将仅给出第二实施例的晶体管的与第一实施例的不同的结构部分。
在台阶剖面的上和下表面的位置方面，第二实施例的晶体管与第一实施例的不同。即，在根据第一实施例的晶体管的台阶剖面中，其下表面在存储节和栅极形成区域的靠近存储节的部分之上延伸，如图3的部分“A”所示，以最小化限定在有源区与器件隔离区之间的台阶，并由此防止短路在栅极与结之间产生。然而，在根据第二实施例的晶体管的台阶剖面中，其下表面在位线节和栅极形成区域的靠近位线节的部分之上延伸，如图6的部分“B”所示。
当然，第二实施例的晶体管结构具有与第一实施例相同的效果，因为第一和第二实施例的台阶剖面都分别具有用作扩散阻挡层的侧表面。
根据本发明上述实施例的晶体管的效果参照图7概括。参照图7，可见，当在相应于传统晶体管的情况A中，在位线节处进行额外的离子注入工艺从而形成具有非对称结构的结区域时，额外地注入到位线节内的离子扩散到存储节中，由此导致电场强度的增大。结果，出现漏电流量增大，从而出现刷新特性下降。然而，在相应于本发明晶体管的情况B下，根据具有侧表面的台阶剖面，确保了所需的沟道长度。台阶剖面的侧表面还防止额外地注入到位线节中的离子扩散到存储节中。因此，可以防止存储节的离子浓度增大，由此降低电场集中现象。结果，实现了器件刷新特性的改善。
由上述显见，根据本发明，可以通过台阶剖面的作用增大栅极的有效沟道长度。台阶剖面的侧表面还用作扩散阻挡层，防止存储节与位线节之间发生离子扩散，由此稳定器件特性。因此，具有改善器件刷新特性的优点。

Claims (11)

1.一种晶体管，包括：
半导体衬底，限定有有源区和器件隔离区；
栅极，形成在该半导体衬底上；
绝缘隔离壁，形成在该栅极的各侧壁上；以及
源极/漏极结，形成在该栅极两侧处的该半导体衬底中，该源极/漏极结分别具有非对称结结构，
其中，该栅极具有设置在该衬底的该有源区上的下部，该下栅极部分具有一台阶剖面，该台阶剖面具有下表面、上表面和垂直延伸的侧表面。
2.如权利要求1的晶体管，其中该台阶剖面的该侧表面具有50至2500的高度。
3.如权利要求1的晶体管，其中该侧表面具有10至90°的倾斜。
4.如权利要求1的晶体管，其中该台阶剖面的所述下和上表面具有相同的面积。
5.如权利要求1的晶体管，其中该台阶剖面的该下表面邻近位线节设置。
6.如权利要求1的晶体管，其中该台阶剖面的该下表面在存储节和该器件隔离区的邻近该存储节的预定部分之上延伸。
7.一种制造晶体管的方法，包括步骤：
在半导体衬底上形成器件隔离膜，从而在该半导体衬底中限定出有源区和器件隔离区；
在该半导体衬底的该有源区上形成台阶栅极掩模；
使用该台阶栅极掩模作为蚀刻掩模，蚀刻该半导体衬底至预定深度，由此形成台阶剖面；
向形成有该台阶剖面的该半导体衬底中注入第一阈值电压控制离子；
在注入有该第一阈值电压控制离子的该半导体衬底上形成栅极；
在形成有该栅极的该半导体衬底上形成掩模，从而遮蔽存储节区域并暴露位线节区域；
使用该掩模作为离子注入掩模，向暴露的位线节区域中注入第二阈值电压控制离子；以及
去除该掩模，然后向该半导体衬底中注入源极/漏极形成离子，由此形成源极/漏极结。
8.如权利要求7的方法，其中使用该台阶栅极掩模作为蚀刻掩模蚀刻该半导体衬底的步骤中的该预定深度为50至2500。
9.如权利要求7的方法，其中使用该台阶栅极掩模作为蚀刻掩模蚀刻该半导体衬底的步骤中的该半导体衬底被蚀刻成具有10至90°的倾斜。
10.如权利要求7的方法，其中该台阶栅极掩模具有等于该栅极的宽度的1至3.5倍的宽度。
11.如权利要求7的方法，其中该第二阈值电压控制离子具有的浓度比该第一阈值电压控制离子的浓度高1×1017/cm3或更多。
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