KR100729923B1 - 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 - Google Patents

스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 스텝 STI(Shallow Trench Isolation) 프로파일(Profile)을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법에 관한 것으로, STI 양 측벽에 스페이서를 형성한 후, 스텝 STI 식각을 실시하여 스텝 STI 프로파일을 형성함으로써, 넓은 액티브 폭을 확보할 뿐만 아니라, 셀 영역 및 주변 영역의 트랜지스터 성능을 향상시킬 수 있다. 이로 인해, 칩 사이즈가 감소 되어 코스트(cost)를 절감시키고, 셀 전류 향상 및 프로그램 속도를 향상시킨다. 그리고 스텝 STI 프로파일을 형성한 후, 어닐 공정을 함으로써, 산화공정시 스텝 STI 에지(edge)의 코너(corner) 부근의 산화막에 시닝(thinning)이 발생하는 것을 방지할 수 있다.
스텝 STI 프로파일, 셀 전류, 트랜지스터

Description

스텝 ＳＴＩ 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법{Method of forming transistor using the step shallow trench isolation profile in a nand flash memory device }
도 1은 일반적인 트랜지스터의 레이아웃을 나타낸다.
도 2는 일반적인 트랜지스터의 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 스텝 STI 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법을 설명하기 위해 도시한 단면도이다.
도 4는 스텝 STI 액티브 폭을 확보한 트랜지스터의 레이아웃이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 반도체 기판 302 : 패드 산화막
304 : STI 질화막 306 : 트렌치
308 : 측벽 산화막 310 : HDP 산화막
312 : 스텝 STI 스페이서 314 : 스텝 STI 프로파일
316, 318 : 접합 이온주입 A : 스텝 STI 프로파일의 공간
B : 스텝 STI 프로파일의 깊이 C : 스텝 STI 스페이서의 공간
D : 스텝 STI 깊이 및 게이트 간극 E : 게이트 높이
본 발명은 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법에 관한 것으로, 특히, 스텝 STI(shallow trench isolation) 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로, 낸드 플래쉬 메모리는 기본 특성상 휴대기기의 대용량 저장 장치로 사용되고, 메모리의 특성을 유지시키면서 소형화 및 비트(bit)당 비용을 줄이는 것이 목적이다. 비트당 비용을 줄이기 위해서는 기본적으로 셀(cell) 영역과 주변(peri) 영역의 트랜지스터 크기를 감소시켜 전체적인 면적을 감소시켜야 하나, 이로 인해, 트랜지스터의 성능이 급격하게 감소되는 단점이 있다.
현재, 이러한 단점을 방지하기 위해 트랜지스터의 게이트 길이를 한계 크기 이하로 감소시키고, 기가(Giga) 비트 이상의 낸드 플래쉬 메모리에서는 0.1um 이하의 셀 게이트 길이 및 0.1Xum정도의 주변장치의 트랜지스터 게이트 길이를 사용한다. 그러나, 트랜지스터의 누설 전류 문제등 다양한 소자적인 또 다른 문제점을 야기시키기 때문에 포켓(Pocket), 할로(Halo) 등의 여러가지 기법을 사용하여 이를 방지하고 있는 실정이다.
도 1은 일반적인 트렌지스터의 레이아웃을 나타낸 것으로 M은 메탈을 CT는 콘택을 말하며, FOX는 액티브와 액티브 사이의 영역을 말한다. 그리고, 전체적인 칩(chip) 사이즈를 감소시키고 셀 및 주변장치의 트랜지스터의 성능을 유지하기 위해서는, 도 1에서 제시한 액티브 폭(ACT)을 넓게 확보해야 한다. 그러나 이 경우 극단적인 짧은 채널 소자의 특성으로 인하여 단위 트랜지스터가 누설 전류에 매우 취약하게 되어 셀의 프로그램과 소거 상태가 잘못 리드되고, 회로의 오동작을 유발시키거나 스탠바이(standby) 전류를 증가시키게 된다. 결국은 충분한 트랜지스터 전류를 확보하기 힘들기 때문에 트랜지스터 성능에 문제가 발생하게 된다.
상술한 바와 같이, 게이트 길이의 감소에 따른 누설 전류 문제점을 보상하기 위해 일반적으로 사용하고 있는 트랜지스터의 단면도를 도 2에 나타내고 있다. 도 2에 대해 간략하게 말하면, 반도체 기판(100)상에 게이트(140)를 형성한 후, 이온 주입을 통해 접합의 결핍 폭을 감소시켜 누설 전류를 보상하고, 게이트(140) 양 측벽에 스페이서(150)를 형성한다. 이 방법은 포켓 및 할로 주입(130)을 접합 에치 (edge)에 선택적으로 주입함으로서 접합의 결핍 폭을 감소시켜 누설 전류를 보상하는 방법이다. 또한, 딥(deep) 접합(110)의 문제점을 보상하여 샬로우 접합(120)을 구성하고, 이외에도, Rs(면저항) 및 Rc(콘택저항)를 낮추기 위해 Si 및 Ge 사전 주입에 의한 비결정등의 접합을 형성하는 등의 여러 방법을 사용하고 있다.
그러나 이 방법 또한, 공정상의 어려움과 각 단위 트랜지스터의 특성 확보가 어렵기 때문에 칩 사이즈의 감소 및 트랜지스터 특성 확보가 어렵다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 스페이서를 이용한 스텝 STI 프로파일을 형성하여 실제 STI 피치(pitch)보다 넓은 액티브 폭을 확보함으로써, 셀 영역과 주변영역의 트랜지스터 성능을 향상시키는 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 스텝 STI 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법은, 반도체 기판상에 패드 산화막 및 절연 질화막을 형성한 후 마스크 패턴에 의해 소자 분리용 트렌치를 형성하는 단계와, 상기 트렌치 내부에 측벽 산화막을 형성하는 단계와, 상기 트렌치 내부가 완전 매립되도록 상기 반도체 기판 전면에 고밀도 플라즈마 산화막을 형성하는 단계와, 상기 절연 질화막이 드러나도록 상기 고밀도 플라즈마 산화막을 화학적기계적연마 공정으로 제거하는 단계와, 상기 절연 질화막을 제거하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 양 측벽에 스텝 소자 분리막 스페이서를 형성하는 단계와, 스텝 소자 분리막 식각 공정을 통해 상기 패드 산화막을 제거하여 스텝 소자 분리막 프로파일을 형성하는 단계를 포함하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 스텝 STI 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. 다음과 같이, 스텝 STI 공정을 진행하는 것은 트랜지스터의 액티브 폭을 확보하여 셀 영역 및 주변 영역의 트랜지스터의 성능을 확보하고, 칩 사이즈를 감소시키기 위해서이다.
도 3a를 참조하면, 반도체 기판(300)상에 패드 산화막(302), STI 질화막(304)을 순차적으로 형성한 후, 반도체 기판(300) 상부에 STI 마스크(미도시)를 형성한다. 형성된 STI 마스크(미도시)를 이용한 사진 및 현상 공정으로 STI 질화막(304), 패드 산화막(302) 및 반도체 기판(300)을 선택적으로 식각하여 반도체 기판(300) 소정영역에 트렌치(306)를 형성한다. STI 마스크(미도시)를 제거한 후, 측벽 산화공정을 실시하여 트렌치(306)상에 측벽 산화막(308)을 형성한다. 형성된 측벽 산화막(308)이 트렌치(306) 내부에만 잔류하도록 식각한다.
도 3b를 참조하면, 트렌치(306) 내부가 완전 매립되도록 갭필(gap fill) 공정을 실시하여 반도체 기판(300) 상부에 HDP(High Density Plasma) 산화막(310)을 형성한다. CMP(Chemical Mechanical Polishing) 공정과 클리닝(Cleaning) 공정으로 STI 질화막(304)이 드러나도록 HDP 산화막(310)을 연마한 후, STI 질화막(304)을 제거하여 기본 STI 프로파일을 완성한다. 이때, 반도체 기판(300)과 FOX와의 높이를 EFH(Effective FOX Height)로 정의하여 제어 한다. 이는 각 단위 트랜지스터의 모트(Moat)형성 및 터널 산화막의 데미지(damage)를 방지하기 위해서이다. 일반적 인 STI는 EFH를 200Å 내지 500Å의 두께로 유지시킨다.
도 3c를 참조하면, STI 프로파일 양 측벽에 스텝 STI 스페이서(312)를 형성한다. 이때, 스텝 STI 스페이서(312)는 100Å 내지 1000Å의 두께로 LP-TEOS, HTO 또는 MTO의 산화막 물질과 질화막으로 형성한다. 스텝 STI 스페이서(312) 증착 두께를 너무 작게 형성하는 것은 최종 스텝 STI 프로파일(314)을 구성한 후, 트랜지스터를 형성할 경우, 측벽 방향의 액티브 깊이가 작게 되어 접합 깊이가 너무 작아지기 때문에 측벽에 형성된 접합의 액티브로서의 역할에 문제가 발생할 수 있다. 그러므로, 최소 100Å이상으로 형성한다. 최대 두께는 스텝 STI 액티브 영역(A) 및 후속 공정 단계인 폴리 증착공정에서 스텝 STI 프로파일(314)을 보이드 없이 채울 수 있는지 판단하여 결정한다. 만약, 스텝 STI 스페이서(312) 증착 두께를 증가시킬 경우, 스텝 STI 프로파일(314)에서 얻을 수 있는 액티브 폭(A) 증가의 효과가 줄어 들게 됨으로 적절히 판단하여야 한다. 그런 다음, 원하는 깊이의 스텝 STI 프로파일(314)을 확보하기 위해 스텝 STI 식각을 실시하고, 스텝 STI 식각을 통해 스텝 STI 프로파일(314)을 형성함으로써, 스텝 STI 액티브 영역(316)의 패드 산화막(302)이 제거된다.
이어서, 스텝 STI를 형성함으로써 스텝 STI 깊이(B)의 2배수 만큼 액티브 깊이가 증가 함으로 트랜지스터의 온-전류(on-Current; 흐르는 전류)를 증가 시킬 수 있다. 이때, 도 3b에서는 단위 트랜지스터의 총 액티브 폭이 A+2C가 되는데, 스텝 STI 프로파일(314)을 도 3c처럼 형성함으로써 2×B만큼의 액티브 폭을 확보할 수 있다. 그러므로 도 3c에서의 총 액티브 폭은 A+2C+2B가 되어 칩 사이즈는 동일하게 유지하되 단위 트랜지스터의 성능은 향상된다.
또한, 스텝 STI 액티브 영역(A)을 확보한 상태에서 2×B 만큼의 액티브 폭을 제외한 단위 트랜지스터를 구현한다. 이로 인해, 온-전류가 증가되지 않은 동일한 트랜지스터의 성능에서, 칩 사이즈를 줄 일 수 있다.
여기서, A는 스텝 STI 프로파일의 공간을, B는 스텝 STI 프로파일의 깊이를, C는 스텝 STI 스페이서의 공간을 나타낸다.
더 나아가, 낸드 플래쉬 메모리 소자의 셀에서 단위 셀당 액티브 폭이 증가함으로써, 셀 전류가 증가할 뿐만 아니라, 액티브 영역의 폭 증가에 따른 FN(Fouler-Nordheim) 전류 증가로 프로그램 속도 또한 증가한다.
도 3d를 참조하면, 스텝 STI 식각으로 스텝 STI 프로파일(314)을 형성한 후, 접합 이온 주입(316 및 318)을 실시한다. 이때, 액티브가 측벽 영역에도 형성되어 있으므로 접합 주입 공정에서는 경사를 가지고 진행 되어야 한다. 그러므로, 게이트 높이(E)와 스텝 STI 깊이 및 게이트 간극(D)을 고려하여 tan(α)< D/E가 되도록 이온 주입을 진행한다. 이어, 이의 조건을 만족 시키도록 1차 접합 이온 주입(316)은 반도체 기판(300)과 수직 되는 각도로, 2차 접합 이온 주입(318)은 4도 내지 15도의 각도로 회전하여 두얼(Dual) 이온 주입방식으로 실시한다. 또한, 형성된 스텝 STI에 후속 공정으로 폴리를 증착 한다. 그러므로, 도 3c에 나타낸 스텝 STI 프로파일(314)의 깊이(B), 공간(A)의 비인 AR(Aspect Ratio)은 폴리 증착이 가능할 정도의 스텝 STI 액티브 영역을 확보 하여야 한다.
이어서, 상술한 바와같이, 위의 규칙들을 만족 할 경우 스텝 STI의 형성이 가능하며, 스텝 STI 어닐 공정을 실시한 후, 터널 산화공정을 진행한다. 이때, 터널 산화 공정시 스텝 STI 공정에서 형성된 STI 에지(edge)의 코너(corner)부근이 날카로운 형태를 가지게 되면 산화공정에서 산화막이 시닝(Thinning) 될 수 있다. 그러므로, 스텝 STI 식각 후, 탑(Top) 및 바툼(Bottom) 라운딩(Rounding)을 위한 어닐 공정을 800℃ 내지 1100℃의 온도 영역에서 10Å 내지 30Å의 두께로 진행하여 산화막이 시닝되는 것을 방지하거나, 래디컬(radical) 산화공정을 사용하여 산화공정이 이루어지도록 하여 산화막이 시닝되는 것을 방지한다. 이러한, 산화막 시닝이 발생할 경우, 트랜지스터에 험프(hump)가 발생할 가능성이 높기 때문에 반드시 스텝 STI 어닐 공정이나 래디컬 터널 산화공정을 실시 하여야 한다.
이어서, 터널 산화막 형성 후, 폴리 증착등의 일반적인 후속 공정을 진행하여 낸드 플래쉬 메모리의 단위 트랜지스터를 형성한다.
도 4는 상술한 바와 같이, 스텝 STI 프로파일을 이용한 트랜지스터의 레이아웃이다. 도 4는 액티브 영역(ACT)에 스텝 STI 액티브(STI ACT) 영역을 확보하여 도 1의 액티브 영역(ACT)보다 넓은 액티브 영역(ACT)을 확보하였다. 이로 인해, 트랜지스터의 성능이 향상되고 칩 사이즈가 감소된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 스페이서 형성 및 식각을 통해 스텝 STI 프로파일을 형성함으로써, 넓은 액티브 폭을 확보하고, 셀 영역 및 주변영역의 트랜지스터 성능을 향상시킬 수 있는 효과가 있다. 또한, 칩 사이즈가 감소 되어 코스트를 절감시킬 수 있고, 셀 전류 향상 및 프로그램 속도가 향상되는 효과가 있다.

Claims (10)

  1. 반도체 기판상에 패드 산화막 및 절연 질화막을 형성한 후 마스크 패턴에 의해 소자 분리용 트렌치를 형성하는 단계;
    상기 트렌치 내부에 측벽 산화막을 형성하는 단계;
    상기 트렌치 내부가 완전 매립되도록 상기 반도체 기판 전면에 고밀도 플라즈마 산화막을 형성하는 단계;
    상기 절연 질화막이 드러나도록 상기 고밀도 플라즈마 산화막을 화학적기계적연마 공정으로 제거하는 단계;
    상기 절연 질화막을 제거하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막 양 측벽에 스텝 소자 분리막 스페이서를 형성하는 단계; 및
    스텝 소자 분리막 식각 공정을 통해 상기 패드 산화막을 제거하여 스텝 소자 분리막 프로파일을 형성하는 단계를 포함하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  2. 제1항에 있어서, 상기 스텝 소자 분리막 스페이서는 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  3. 제1항에 있어서, 상기 스텝 소자 분리막 스페이서는 LP-TEOS, HTO 또는 MTO의 산화막과 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  4. 제1항에 있어서, 상기 스텝 소자 분리막 프로파일의 깊이와 공간의 비에 의해 상기 스텝 소자 분리막 식각 공정을 실시하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  5. 제1항에 있어서, 상기 스텝 소자 분리막 프로파일을 형성한 후, 1차 이온 주입과 2차 이온 주입을 실시하는 단계를 더 포함하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  6. 제1항에 있어서, 상기 스텝 소자 분리막 프로파일을 형성한 후, 어닐 공정과 터널 산화공정을 순차적으로 실시하는 단계를 더 포함하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  7. 제5항에 있어서, 상기 1차 이온 주입시 상기 반도체 기판과 수직되는 각도로 회전하여 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  8. 제5항에 있어서, 상기 2차 이온 주입시 4도 내지 15도의 각도로 회전하여 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  9. 제6항에 있어서, 상기 스텝 소자 분리막 어닐 공정은 800℃ 내지 1100℃의 온도 영역에서 10Å 내지 30Å으로 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
  10. 제6항에 있어서, 상기 터널 산화공정시 래디컬 산화공정을 사용하여 산화공정이 이루어지도록 형성하는 것을 특징으로 하는 스텝 소자 분리막 프로파일을 이용한 낸드 플래쉬 메모리 소자의 트랜지스터 형성방법.
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