CN1692473A - 制造及建构存储单元之方法 - Google Patents
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Abstract
存储单元系包括于一半导体材质中的一源极区域(1)以及一漏极区域(2)，以及，于该源极以及漏极区域之间所提供的一沟道区域(3)之上，一具有一储存层(D’)位于边界层(A、C)之间的三层层结构以及位于该三层层结构之上的一栅极电极(G)，并且，在该沟道区域之上，该储存层(D’)系被由Al2O3所制成的一蚀刻层(B’)所取代。在制造期间，该蚀刻层(B’)系被侧向地蚀刻出来，因此，该第二边界层(C)系受到底切，而所形成之空隙则是由该储存层(D’)之该材质(D)所填满，再者，提供适当的间隙壁则是使得该存储单元的尺寸可以加以定义。
Description
本发明系相关于一种用于制造一EEPROM之一存储单元的方法，并且，亦相关于一种如此之一存储单元的建构。
半导体存储技术最重要之发展目标的其中之一就是让存储单元更小，亦即，于每个储存信息单元(位)使用更小的硅面积，在此状况下，即产生了问题，一方面，被捕捉于在一介电储存层(其大约为40nm)中之电荷的空间范围相关于该存储晶体管减少的有效沟道长度，其系变得更大，并且，另一方面，当写入以及抹除循环不断增加时，所储存之电荷则倾向于越难分开，再说，若是用于操作该存储单元所需要之源极-漏极电压系顺利地获得降低时，则其对于微型化的企图会较具优势，而此电压系至少在CHE(Channel Hot Electron，沟道热电子)所程序化的例子中时，是主要地由材质特有之特质，如电性阻障高度，所预先决定，而在惯用之层结合SiO2/SiN4/SiO2的例子中，其系约为3.1eV，因此，系需要寻找适合之新的层结合以达成降低的需求。
接下来所叙述之种类的存储单元系适合用于独立计算机的应用，以及所谓的内嵌式的应用。许多具有一介电黏着层作为储存层的单元其本身系已为已知，而接下来根据本发明所叙述之存储单元系亦具有包括一介电黏着层以作为储存层的一层架构，此型态的存储单元系可以被用于，举例而言，一就其本身而言为已知的虚拟接地NOR结构、或是用于一共同接地NOR结构中，而它们系可以藉由，举例而言，沟道热电子而加以程序化，并且可以藉由热洞(Hot Holes)而被抹除。
本发明的一目的即在于具体指出一EEPROM之一存储单元的制造方法以及架构，而藉此，系使得一更进一步微型化的内存成为可能。
此目的系藉由具有权利要求第一项之特征的方法以及藉由具有权利要求第七项之特征的存储单元而加以达成，至于精细的改进则呈现于附属权利要求之中。
存储单元系包括于一半导体材质中的一源极区域以及一漏极区域，以及，于该源极以及漏极区域之间所提供的一沟道区域之上，一具有一储存层位于边界层之间的三层层结构以及配置于该三层层结构之上的一栅极电极，并且，该储存层系被中断于该沟道区域之上，并且被由Al2O3所制成的一蚀刻层所取代。在制造期间，系施加一三层层结构，而该三层层结构系包括一第一边界层，其较佳地是二氧化硅，一蚀刻层，其较佳地是Al2O3，一第二边界层，其较佳地是SiO2。在较佳实施例中，该等边界层系亦可以由硅化锆或硅化铪所取代。
在每一个例子中，来自该源极以及漏极区域的侧向蚀刻系对该中间层进行蚀刻，因此，该第二边界层系受到底切，而如此所产生的空隙则被作为该储存层之材质所填满，较佳地是氮化硅，再者，提供适当的间隙壁组件(间隙壁)则是使得该存储单元的尺寸可以以一设想的方式加以定义。
该制造方法的例子以及该存储单元的较佳实施例系将于之后以第1图至第5图、第2A图、第2B图、以及第1A图至第3B图做为参考而有更详细的叙述。
第1图至第5图：其系显示一较佳之制造方法之中间产物的剖面图；
第2A图以及第3A图：其系显示第2图以及第3图之另一个选择；以及
第1B图、第2B图以及第3B图：其系分别为第1图、第2图以及第3图之另一个选择。
现在，该方法之较佳实施例将以该些图作为参考而加以叙述，而这些实施例系亦揭示了所完成之存储单元的较佳示范性实施例。制造程序系以，举例而言，一CMOS技术之惯用方法步骤开始，首先，活性区域系藉由一STI(Shallow Trench Isolation，浅沟渠隔离)而进行隔离，接着，成长一衬垫氧化物层，并且，沉积一衬垫氮化物层，其中，提供予该STI之沟渠系藉由一光屏蔽技术而进行蚀刻，并且，系接续地被氧化物所填满，而紧接着执行的是，适合的平面化方法，例如，CMP(Chemical Mechanical Polishing，化学机械研磨)，然后，该衬垫氮化物系进行蚀刻，以及该CMOS组件所需要之p型井以及n型井则是藉由导入掺质而加以形成，在此步骤中，制造该等存储单元所需要之该等已掺杂区域，除了该源极区域以及该漏极区域之外，系亦加以制造，最后，以一惯用之方式，藉由硼以及磷的一屏蔽植入，以及该掺杂的接续回火即可完成。如此一来，即完成了半导体晶圆已知的一预处理。
而为了制造该等存储单元，首先，该遮蔽氧化物(衬垫氧化物层)系加以移除，然后，根据本发明之一三层的层结构会先被沉积而覆盖整个区域，第1图系举例说明一基板S(一半导体本体或是具有半导体层顺序施加于其上之基板)的贯穿剖面，而接下来所叙述之各层系施加于该基板S之上。首先，作为一第一边界层A的一层系进行沉积，其较佳地是具有等同于大约5nm之一氧化物层的厚度，此层系可以是，举例而言，一热产生之SiO2、硅化锆、或是硅化铪，在此例子中，一硅化锆层或是一硅化铪层系较佳地藉由ALD(Atomic LayerDeposition，原子层沉积)而加以制造。
接着被提供作为蚀刻层B的一层，较佳地是由Al2O3制成者，系相同地被沉积而覆盖于其整个区域之上，并且，同样地，系藉由ALD而进行沉积。紧接着，位于其上的是一第二边界层C，而其系具有与一大约10nm之氧化物层相等之厚度，并且，该第二边界层系较佳地由与该第一边界层A相同之材质所制成，因此，在此例子中，该第二边界层C系可以为较佳地藉由ALD进行施加的SiO2、硅化锆、或是较佳地藉由ALD进行施加的硅化铪。
当这些层已经被施加而覆盖整个区域后，该等层于该基板被提供作为CMOS构件之一区域的位置，系会藉由一屏蔽技术而进行移除，而为了这个目的，系可以使用HF(hydrofluoric acid氢氟酸)。若是此三层结构的介电特质无法满足作为栅极介电质的功能时，则较佳地的是特地依次成长一分开的栅极氧化物、或是各种栅极氧化物，藉此，该三层之层结构的特质系可能会受到影响，而若适当的话，此系必须会于定义该等层之尺寸时被相对应地加以考虑。
接着，作为栅极电极G，较佳地是，沉积80nm厚度的多晶硅，并且，大约50nm厚度的一氮化物层则被施加于其上，然后，藉由一光屏蔽技术，该氮化物层系进行图案化，以形成一硬屏蔽H，而该硬屏蔽H则在该光阻屏蔽被移除之后，被用作为该栅极电极G于图案化时的屏蔽。
首先，该栅极电极系进行图案化而成为沿着所提供之一位线的存储单元列的条带，而对该多晶硅之蚀刻则是停止于该第二边界层C，因此，系制造出于第1图中的剖面图所举例说明的中间产物。
一有可能的另一选择则是举例说明于第1B图中的剖面图，在该状况下，该蚀刻(较佳地是干蚀刻)系会持续向下，一直到该第一边界层A，而若该蚀刻层B系为Al2O3时，则此材质系可以藉由，举例而言，含氯或含溴的气体而加以移除。
依照一开始所叙述之第1图至第3图的不同版本，一间隙壁层系接着进行施加，而其较佳地是一具有40nm厚度的氧化物，然后，以一已知的方式，间隙壁组件Sp(第2图)系可藉由对该间隙壁层进行非等向性蚀刻而自原先呈现均匀厚度的该层制得。再来，用于源极1以及漏极2区域的掺质，则是利用具有该间隙壁组件被制于两侧上之该栅极电极而加以导入，而若该半导体材质、或形成在该半导体材质中之一井系于一开始以p引导(p-conducting)的方式进行掺杂的话，则在此例子中，一n+-型位线植入即可藉由，举例而言，砷的导入而加以实现，如此的结果是，提供作为沟道区域3的一区域系会呈现于该源极区域1以及该漏极区域2之间。
接着，该三层的层结构系会有关于该间隙壁组件Sp而进行侧向地移除，而此系可藉由，举例而言，RIR(Reactive Ion Etching，活性离子蚀刻)而加以完成，然后，该蚀刻层B系有选择性地有关于该等边界层A、C而被侧向地蚀刻，较佳地是湿化学地蚀刻，因此其系于该第二边界层C之下被蚀刻一可由蚀刻率决定之深度，若该边界层系为SiO2以及该蚀刻层为Al2O3时，则该Al2O3系仍然可以在恰好高于800℃的一热处理之后，藉由使用H3PO4(phosphoric acid，磷酸)且有关于该等边界层之该氧化物而被选择性地进行蚀刻，至于该蚀刻率，其系大部分取决于该Al2O3分别之热处理，一典型地大约每分钟5nm的蚀刻率系可以为了在此所设想的程序执行而加以固定。此方法步骤的结果系举例说明于第2图中的剖面图，在此，该蚀刻出的区域4系可以加以辨识，同时，仅呈现出该蚀刻层的剩余部分B’。
第2A图系举例说明一另一个选择，其中，依照第1B图的剖面图，在提供为该等存储单元之区域中，该第一边界层A系于一开始仍然呈现为覆盖整个区域的状况。
之后，提供作为该储存层的材质系沉积于第2图中所举例说明的结构之上，因此得出在第3图中所举例说明的结构，在此例子中，该层的该材质D系以一大致上均匀之厚度呈现在顶侧，而在同时，该蚀刻层先前被蚀刻出的区域，在该第一边界层A以及该第二边界层C之间的分别部分系被填满。该材质D呈现在该等边界层之间的这些部分则是形成了储存层D’，而该储存层D’系较佳地是为氮化物(Si3N4)，以及该材质D较佳地是藉由LPCVD(Low Pressure Chemical VaporDeposition，低压化学气相沉积)而进行沉积。
据此，制造程序系会根据该存储单元所设想的应用而继续进行。由于剩余的方法步骤系会对应至已知制造一半导体层的方法步骤，因此，在此，为了完成程序，仅一个可能的架构被作为例子而于之后以第4图以及第5图做为参考有更进一步的叙述，而此例子系会产生一个被提供作为一虚拟接地NOR结构的存储单元，为了此目的，首先，该材质D在一存储单元装置的该等存储单元间的区域中，亦即，该源极区域以及该漏极区域之上，的部分系被移除，然后，由于一氮化物，举例而言，系进行蚀刻，因此，根据蚀刻时间，若适当的话，一间隙壁D(请参阅第4图)系会余留在该栅极电极的侧壁，接着，用于一自行对准硅化(siliconization)的金属系被沉积于该半导体材质之上，较佳地是钛、或钴，然后，该硅化则是藉由一热处理步骤而起始，而未被硅化的材质接着会被移除，再者，提供作为该位5的金属系被沉积于相邻存储单元的该栅极电极之间，再接着沉积一氧化物，例如，TEOS，并且，举例而言，RIE，以进行平面化，而该硬屏蔽之该氮化物则是，较佳地，被湿化学地进行移除(例如，利用热磷酸)。
正如在第5图中之剖面图所举例说明，在该平面化以及该硬屏蔽的移除之后，一分别的氧化物层6系呈现在该位线5之上，并且，该栅极电极G的顶侧系被移去覆盖物，接着，一层或是层顺序系被沉积于其上，并且，系进行图案化以作为一字符线，该层顺序系为沉积于上的，举例而言，一多晶硅层7以及一金属8，较佳地是WSi，该等字符线的图案化系可以再次藉由一硬屏蔽，例如，由氮化物制成者，而加以实现，该硬屏蔽系以一贯的方式，藉由一光屏蔽技术而进行图案化。
此外，更进一步之已知且用于电连接该等存储单元的个别构件、并用于驱动周边装置的方法步骤系加以实现。在该等字符线的图案化期间，因为该栅极电极G在平行于该等字符线的区域，亦即，第5图之图式平面的前面以及后面的区域，中系亦加以移除，因此，个别之存储单元系于该位线5的方向上彼此隔离，该多晶硅系可以以有关于该第二边界层C之该氧化物的高选择性而进行蚀刻，而其系可以在该等字符线之间导入抗轰击植入(anti-punch implantation)，有可能的是藉由一光屏蔽技术，紧接着，仍然是晶体管架构之更进一步步骤，例如：栅极再氧化、氮化物间隙壁之制造及/或氧化物间隙壁、LDD植入以及HDD植入、以及沉积氮化物作为钝化层以及亦沉积BPSG(borophosphosilicate glass，硼磷玻璃)，以及以CMP进行之接续平面化，接触孔以及用于接线之金属化的制造以及填满，与剩余钝化层之应用系亦以一已知的方式加以执行。
依照第2A图，若是该第一边界层A系并不会被回蚀至该栅极电极以及该间隙壁组件Sp所占用的区域，则依照第3A图，在该材质D被提供作为该储存层的应用之后，系会造成一稍微修饰过的架构，接着，在一接续的方法步骤中，该第一边界层A系可以有关于该存储单元而被侧向地移除，较佳地是，在该储存层之该材质D的该回蚀之后。
从第1B图的剖面图所举例说明的结构开始，其系有可能尽早在制造该间隙壁组件之前，先侧向地蚀刻出该蚀刻层B，并且施加提供作为该储存层D’的该材质D，接着，依照第2B图的剖面图，该材质D系较佳地被非等向性地进行回蚀，因此，仅该储存层D’以及至多窄的间隙壁会余留在该栅极电极的该侧壁，然后，在该制造方法的不同版本中，则仅被提供作为该间隙壁组件地该层会于一开始时被沉积覆盖于整个面积，并接着进行非等向性回蚀，以形成在第3B图中之剖面图所举例说明的该等间隙壁组件，至于剩下之所叙述的步骤，系以原则上以相同的方式接续下去。
符号列表
1 source region源极区域
2 drain region漏极区域
3 channel region沟道区域
4 etched-out region蚀刻出的区域
5 bit line位
6 oxide layer氧化物层
7 polysilicon layer多晶硅层
8 metal金属
A first boundary layer第一边界层
B etching layer蚀刻层
B’residual portions of the etching layer蚀刻层的剩余部分
C second boundary layer第一边界层
D material of the storage layer储存层之材质
D’storage layer储存层
G gate electrode栅极电极
H hard mask硬屏蔽
S substrate基板
Sp spacer element间隙壁组件
Claims (7)
1.一种用于制造一EEPROM之一存储单元的方法，在该存储单元中，
-一源极区域(1)以及一漏极区域(2)系形成于半导体材质之中；以及
-一具有一储存层(D’)位于边界层(A、C)之间的三层层结构以及一栅极电极(G)系被施加于该源极以及漏极区域之间所提供的一沟道区域(3)之上，
其特征在于，
在一第一步骤中，一第一边界层(A)、一蚀刻层(B)、一第二边界层(C)以及一栅极电极(G)系被施加于一半导体(S)或一半导体层的一顶侧上，其中，该蚀刻层(B)系由有关于该第一边界层(A)之材质以及同样有关于该第二边界层(C)之材质而可被选择性蚀刻的材质所制成；
在一第二步骤中，至少在被提供作为内存电路之一区域外的该第二边界层(C)以及该蚀刻层(B)系加以移除；
在一第三步骤中，在该第二边界层(C)之下的部分该蚀刻层(B)系藉由一分别之侧向蚀刻攻击而加以移除，因此，仅该蚀刻层的一剩余部分(B’)余留于该源极区域以及该漏极区域之间的该沟道区域之上；
在一第四步骤中，在该第二边界层(C)之下，至少该蚀刻层(B)之该材质已经被移除的那些区域系被该储存层(D’)之该材质所填满；以及
在一第五步骤中，存储单元电性连接的更进一步方法步骤系紧接着加以进行。
2.根据权利要求第1项所述之方法，其中，
在该第二步骤中，首先，间隙壁组件(Sp)系被产生于面对该源极区域以及该漏极区域之该栅极电极(G)的两侧之上，而该间隙壁组件系会定义出该三层层结构的一设想侧向范围，并且，在该栅极电极(G)以及该间隙壁组件(Sp)所覆盖之区域外的该第二边界层(C)、该蚀刻层(B)以及该第一边界层(A)系加以移除。
3.根据权利要求第1项所述之方法，其中，
在该第二步骤中，首先，间隙壁组件(Sp)系被产生于面对该源极区域以及该漏极区域之该栅极电极(G)的两侧之上，而该间隙壁组件系会定义出该第二边界层(C)的一设想侧向范围，并且，在该栅极电极(G)以及该间隙壁组件(Sp)所覆盖之区域外的该第二边界层(C)以及该蚀刻层(B)系加以移除。
4.根据权利要求第1项所述之方法，其中，
在该第二步骤中，在该栅极电极(G)所覆盖之区域外的该第二边界层(C)以及该蚀刻层(B)系加以移除，并且，在该第四以及第五步骤之间，间隙壁组件(Sp)系被产生于面对该源极区域或该漏极区域之该栅极电极(G)的两侧之上。
5.根据权利要求第1至第4项其中之一所述之方法，其中，
该第一边界层(A)系由SiO2、硅化锆、或硅化铪所制成；
该蚀刻层系由Al2O3所制成；以及
该第二边界层(C)系由SiO2、硅化锆、或硅化铪所制成。
6.根据权利要求第5项所述之方法，其中，
该等边界层(A、C)系为由ALD(Atomic Layer Deposition，原子层沉积法)所
制成之硅化锆、或硅化铪。
7.一种EEPROM之存储单元，其中，
一源极区域(1)以及一漏极区域(2)系被配置于一半导体材质之中；以及
一具有一储存层(D’)位于边界层(A、C)之间的三层层结构以及位于该三层层结构之上的一栅极电极(G)系呈现于该源极以及漏极区域之间所提供的一沟道区域(3)之上，
其特征在于，
在该沟道区域(3)之上，该储存层(D’)系被由Al2O3所制成且配置于该等边界层(A、C)之间的一区域所中断。
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