CN1672261A - Soi晶片的制造方法 - Google Patents
Soi晶片的制造方法 Download PDFInfo
- Publication number
- CN1672261A CN1672261A CNA038181886A CN03818188A CN1672261A CN 1672261 A CN1672261 A CN 1672261A CN A038181886 A CNA038181886 A CN A038181886A CN 03818188 A CN03818188 A CN 03818188A CN 1672261 A CN1672261 A CN 1672261A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- ion
- thickness
- conjunction
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 230000003746 surface roughness Effects 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 100
- 239000010408 film Substances 0.000 claims description 71
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 229940090044 injection Drugs 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 235000012431 wafers Nutrition 0.000 abstract description 99
- 238000005468 ion implantation Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000005498 polishing Methods 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 5
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- -1 hydrogen ions Chemical class 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000003595 mist Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 238000012417 linear regression Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
为了对应所需的SOI层(5)的厚度,调整上述结合单晶硅薄膜(15)的厚度,通过离子注入的能量,调整上述剥离用离子注入层形成步骤中的剥离用离子注入层(4)的由离子注入表面(J)开始的形成深度(dl+tx)。然后,上述剥离用离子注入层(4)由离子注入表面(J)开始的形成深度越小,上述离子注入的剂量设定得越小。如果剂量减小,则剥离面的面粗糙度也减小,可将平坦化步骤的结合单晶硅薄膜的剥离面的研磨量设定得较小。其结果是,在形成较薄的SOI层的时候,可提高SOI层的膜厚度均匀性。由此,提供下述SOI晶片的制造方法,该方法即使在SOI层的要求膜厚的等级非常小的情况下,仍可将晶片内的膜厚均匀性和晶片之间的膜厚度均匀性这两者减小到足够小的程度。
Description
技术领域
本发明涉及SOI晶片的制造方法。
背景技术
在移动电话等的移动体通讯中,一般,对数百MHz以上的高频信号进行处理,要求高频特性良好的半导体器件。比如,在CMOS-IC、高耐压型IC等的半导体器件中,采用下述所谓的SOI晶片,其中,在单晶硅衬底(以下也称为“主晶片”)上,形成硅氧化膜绝缘体层(埋入氧化膜),在其上叠置作为SOI(Silicon on Insulator)层的另一单晶硅层。在将其用于高频半导体器件的时候,为了降低高频损失,主晶片必须采用高电阻率的单晶硅。
但是,SOI晶片的具有代表性的制造方法为贴合方法。在该贴合方法中,将形成主晶片的第1单晶硅衬底,与形成作为元件形成区域的SOI层的第2单晶硅衬底(以下称为结合晶片(bond wafer)),按照在它们之间夹设上述氧化硅膜的方式进行贴合,然后,按照所需的膜厚,减小结合晶片(bond wafer)的厚度,对该结合晶片(bond wafer)进行薄膜化处理,由此,使结合晶片(bond wafer)形成SOI层。
减小结合晶片(bond wafer)厚度的方法有几种,但是,作为比较容易获得均匀膜厚,而又比较简单的方法,被认知的有SMART CUT法(商标名)。在该方法中,相对结合晶片(bond wafer)的贴合面(作为第1主表面),按照在一定深度位置,注入氢离子,形成高浓度氢层,在贴合后,在该高浓度氢层处,剥离结合晶片(bond wafer)。
但是,上述方法具有下述这样的缺点。即,在SMART CUT法中,如图8A所示,在剥离后获得的SOI晶片50’(标号7表示主晶片,标号2表示氧化硅膜)的SOI层8的表面上,形成伴随离子注入而产生的损坏层8a,另外,剥离面本身的粗糙度通常大大超过制品等级的Si晶片的镜面。过去,为了去除该损坏层8a,通过研磨量较小的镜面研磨(通称为“接触抛光(touch polish)”,采用化学机械研磨),对剥离后的SOI层8的表面进行镜面化处理。采用该方法,虽然剥离面的短波长的粗糙成分可较容易地去除,但是,会出现研磨量的晶片面内不均匀的新难点。其结果是,如图8B所示,在所获得的SOI层的膜厚t的分布中,同一晶片内的标准偏差值σ1会产生1~2nm。另外,如图8C所示,对于同一方法制作的镜片组的晶片之间,膜厚t(t1,t2,t3)的标准偏差值σ2,产生3nm以上的分布。特别是,在剥离面的面粗糙度较大的时候,由于研磨量增加,故研磨后的SOI层的膜厚分布容易变差。
在必须要求较厚的SOI层的时候,一般增加高浓度氢层的形成深度,在必须要求较薄的SOI层的时候,减小高浓度氢层的形成深度。另一方面,在过去,为了产生剥离,人们考虑有必要不依据高浓度氢层的形成深度,而以一定的临界剂量以上量注入氢,因此在形成特别薄的SOI层的时候,采用与形成较厚的SOI层的时候相同程度的离子剂量等级。其结果是,由于在获得较薄的SOI层的情况下,仍不得不按照与形成较厚的SOI层的时候,增加相同的程度的剥离面的粗糙度,故SOI层的厚度越小,研磨量的晶片面内均匀性的影响,则相对地扩大。
从目前的镜面研磨技术的水平来说,这样的膜厚的误差是不可避免的,只要SOI层的膜厚保持在100nm以上,则没有特别大的问题。但是,近年,在作为SOI晶片的主要用途的CMOS-LSI等中,由于元件的微小化和高集成化的倾向日益显著,在数年前为100nm程度的,称为超薄膜的类型现在也不足为奇。目前,作为超薄膜SOI层所要求的平均膜厚大大地小于100nm,从数十nm(比如,20~50nm)起,根据需要,有时可到10nm。这时,上述那样的膜厚不均匀的程度影响所需的平均膜厚的10%~数10%,而这必然直接导致采用SOI晶片的半导体器件的品质降低,以及制造产品合格率的降低。
本发明的课题在于提供一种SOI晶片的制造方法,该方法即使在SOI层的要求膜厚非常小的情况下,仍可将晶片内的膜厚均匀性和晶片之间的膜厚均匀性这两者减小到足够小的程度,进而,即使在加工成超微小,或高集成度的CMOS-LSI等的情况下,仍可抑制品质误差,提高制造产品合格率。
发明的公开方案
为了解决上述课题,本发明的SOI晶片的制造方法的步骤包括:
绝缘膜形成步骤,即,至少在在第1衬底(相当于主晶片)和由单晶硅形成的第2衬底(相当于结合晶片(bond wafer))中的其中任何一个的第1主表面上,形成绝缘膜;
剥离用离子注入层形成步骤,即,从第2衬底的第1主表面侧的离子注入表面,注入离子,由此形成剥离用离子注入层;
贴合步骤,即,将形成有上述剥离用离子注入层的第2衬底的第1主表面与上述第1衬底的第1主表面,按照在它们之间夹设上述绝缘膜的方式贴合;
剥离步骤,即,在上述贴合步骤后,在上述剥离用离子注入层处,将应构成SOI层的结合单晶硅薄膜从第2衬底上剥离掉;
平坦化步骤,即,对上述结合单晶硅薄膜的剥离面侧进行平坦化处理,形成上述SOI层;
其特征在于:为了对应需要的SOI层的厚度,调整上述结合单晶硅薄膜的厚度,通过离子注入的能量的值,调整上述剥离用离子注入层形成步骤中剥离用离子注入层距离离子注入表面的形成深度,上述剥离用离子注入层距离离子注入表面的形成深度越小,上述离子注入的剂量设定得越小。此外,本说明书中所称“离子注入表面”是指,在结合晶片(bond wafer)的第一主表面上形成绝缘膜时的绝缘膜表面,不形成绝缘膜时的结合晶片(bond wafer)的第一主表面(硅表面)。
本发明人在SMART CUT法中,针对为了使结合晶片(bond wafer)剥离所使用的离子注入的剂量,根据实验,进行再次验证,并得出一个新的观点。即,为了对应所需的SOI层的厚度,调整剥离用离子注入层的形成深度,必须调整离子注入的能量,另外,在过去,认为用于产生剥离的临界离子剂量不依赖离子注入深度,而是一定的,但是,根据本发明人的分析可知,离子注入深度越小,即使用小的剂量,仍可产生剥离。即,剥离用离子注入层的形成深度越小,剥离所必需的临界剂量越小。另一方面,注入离子的剂量也影响剥离面的粗糙度,剂量越小,则剥离面的粗糙度也变小。因此,剥离用离子注入层距离第1主表面的形成深度变小的时候,离子的注入量设定为较小的量。而剂量变小,则剥离面的粗糙度也变小,形成较薄的SOI层的时候,可提高该SOI层的膜厚均匀性。
另外,在平坦化步骤包括对结合单晶硅薄膜的剥离面进行研磨的研磨步骤的时候,可提高SOI层的膜厚均匀性。具体来说,通过剥离而获得的结合单晶硅薄膜的剥离面的面粗糙度越小,可将上述研磨步骤的结合单晶硅薄膜的剥离面的研磨量设定得越小。即,如果剥离面的面粗糙度变小,则可缩小研磨步骤的结合单晶硅薄膜的剥离面的研磨量,可有效地减小该研磨量的晶片面内不均匀性的影响。
比如,如果形成于结合晶片(bond wafer)上的绝缘膜的厚度一定,则在所需的SOI层的厚度变小的时候,上述离子注入的剂量的设定也对应于该厚度而变小,并且,将上述研磨步骤中结合单晶硅薄膜的剥离面的研磨量的设定也变小。即,如果结合单晶硅薄膜变薄,进而最终的SOI层变薄,由于剥离用离子注入层的形成位置变浅,故离子注入的剂量减少,并且因为可减少剥离面平坦化时的研磨量,故可以大幅度地减少研磨量不均匀的影响。其结果是,尽管SOI层厚较小,仍可将晶片内的膜厚均匀性和晶片之间的膜厚均匀性这两者减小到足够小的程度。
附图的简要说明:
图1为表示本发明的SOI晶片制造方法的第1实施例的步骤说明图;
图2A,图2B,图2C为本发明的第1效果说明图;
图3为表示本发明的SOI晶片制造方法的第2实施例的步骤说明图;
图4为表示本发明的SOI晶片制造方法的第3实施例的步骤说明图;
图5为本发明的第2效果说明图;
图6为表示离子注入的能量(加速电压),与产生剥离的临界剂量之间的关系的曲线图;
图7为表示离子注入的能量(加速电压),与结合单晶硅薄膜的剥离厚度之间的关系的曲线图;
图8A,图8B,图8C为表示过去制造SOI晶片的方法中的问题点的示意图。
用于实施发明的优选形式
下面对用于实施本发明的优选形式进行描述。
图1为说明本发明的SOI晶片的制造方法的基本实施形式的图。首先,如步骤(a)所示,准备例如由单晶硅形成的作为第1衬底的主晶片7,和步骤(b)所示的作为第2单晶硅衬底的结合晶片(bond wafer)1。如步骤(c)所示,在结合晶片(bond wafer)2的至少第1主表面J侧,形成作为绝缘膜的氧化硅膜2。该氧化硅膜2的形成可通过比如,湿式氧化、干式氧化等的热氧化方式而实现,也可采用比如,CVD(Chemical VaporDeposition)等方法。考虑到用作例如MOS-FET等的绝缘层,使该氧化硅膜的膜厚tx,为大于50nm至小于2μm的程度的值。主晶片7也可采用石英衬底、蓝宝石衬底等绝缘性衬底,或GaAs、InP、SiC等化合物半导体衬底,但是,如果考虑增加口径和成本方面,则最好如本实施例,采用单晶硅衬底。另外,也可代替氧化硅膜2,而由氮化硅膜,氧氮化硅膜等形成绝缘膜。
接着,如步骤(d)所示,在结合晶片(bond wafer)1的第1主表面J侧,在本实施例中,将氧化硅膜2的表面作为离子注入面,通过照射氢离子束等方法,注入离子,形成剥离用离子注入层4。用于形成剥离用离子注入层4的离子,可以由氢离子和稀有气体(He、Ne、Ar、Kr、Xe)离子形成的离子组中选择至少1种离子。在本实施例中,采用氢离子,但是,也可代替氢离子,注入氦离子、氖离子、氩离子等稀有气体离子,由此,形成剥离用离子注入层4。
形成剥离用离子注入层4的结合晶片(bond wafer)1和主晶片7用清洗液清洗,另外,如步骤(e)所示,在氧化硅膜2的形成侧(即,第1主表面J,K侧),将两个晶片1,7贴合。接着,如步骤(f)所示,在400~600℃的低温下,对该叠层体进行热处理,由此,结合晶片(bondwafer)1在剥离用离子注入层4的大致浓度峰值位置剥离,残留于主晶片7侧的部分形成结合单晶硅薄膜15(剥离步骤)。另外,通过提高形成剥离用离子注入层4时的离子注入量,或预先对重合面进行等离子处理而使表面进行活性化,由此,可省略剥离热处理。另外,剥离后的残余的结合晶片(bond wafer)部分3在对剥离面再次研磨后,可重新用作结合晶片(bond wafer),或主晶片。
为了获得最终的SOI晶片,在上述剥离步骤后,必须进行通过氧化硅膜2,将主晶片7和SOI层(结合单晶硅薄膜15)牢固结合的结合热处理。该结合热处理通常在1000~1250℃的高温下,在氩气等惰性气体、氢气,或它们的混合气体中进行。另外,也可以在该结合热处理之前,在比其低的温度下(700~1000℃),进行用于保护SOI层表面的氧化热处理。
另外,可进行下述的平坦化热处理,即,对剥离后的结合单晶硅薄膜15的剥离面,或对该膜15通过研磨进行平坦化处理所形成的研磨表面进行进一步的平坦化处理。该平坦化热处理可在氩气等的惰性气体、氢气,或它们的混合气体中,在1100~1380℃的温度下进行。具体来说,不但可采用一般的如间歇式的竖式炉、卧式炉等直热加热式的热处理炉而进行,而且还可采用通过照明加热等方式,在数秒、数分钟内结束热处理的单张式RTA装置而进行。该平坦化热处理还可兼用作前述的结合热处理。
在图1的步骤(d)中,剥离用离子注入层4按照下述方式形成,该方式为:在测定晶片的深度方向的氢浓度分布(profile)时,比如,在50~300nm的范围内的深度(d1:在表面上形成氧化硅膜2的时候,是指除了氧化硅膜2以外的深度),产生氢浓度的峰值位置。该深度d1与结合单晶硅薄膜15的厚度相对应。在第1深度d1小于50nm的时候,不能获得足够的厚度的结合单晶硅薄膜15,如果上述深度超过300nm,则SOI层所需的厚度在50nm以下的时候,下述的研磨量过大,无法良好地确保膜厚分布。
在形成上述剥离用离子注入层4时,该剥离用离子注入层4距离子注入表面的形成深度d1+tx通过离子注入的能量(加速电压)而调整。具体来说,该剥离用离子注入层4的形成深度(d1+tx)越大,离子注入的能量值设定得越大。例如硅氧化膜的厚度tx设定在20~200nm的范围内,对应于结合硅单结晶薄膜15的厚度的剥离用离子注入层4的形成深度d1设定在上述的50~300nm的范围内,此时,d1+tx在70~500nm的范围内。为了通过采用氢离子的离子注入,按照该深度,形成剥离用离子注入层4,可在3keV~50keV的范围内,调整离子注入的能量。
另外,剥离用离子注入层4中的由离子注入表面开始的形成深度d1+tx越小,在剥离用离子注入层4,用于产生剥离所要注入的离子的临界剂量越小。于是,剥离用离子注入层4的形成深度d1+tx越小,离子的剂量设定得越小。在d1+tx在70~500nm的范围内的场合,形成剥离用离子注入层4用的离子的剂量可设定在3×1016个/cm2~5×1016个/cm2的范围内。
如图2A~图2C所示,剥离后的结合单晶硅薄膜15的表面(剥离面)因随着离子注入而产生的损坏层8的形成而变得粗糙。于是,通过研磨(接触抛光touch polish),去除该损坏层8,对结合单晶硅薄膜15的表面进行平坦化处理,形成最终的SOI层5,获得SOI晶片50。损坏层8的表面粗糙度越大,则该平坦化处理用的研磨量必须设定的越大。但是,如果研磨量增加,则该研磨量的面内方向的误差对最终的SOI层5的膜厚分布产生较大影响,很难获得所希望的膜厚分布的SOI层5。于是,最好平坦化处理的研磨量尽可能地小,为此,需要减小剥离面的面粗糙度。这一点不单是在只通过研磨进行平坦化步骤的时候,还包括在热处理的平坦化后进行研磨的时候,或在研磨的平坦化后,进行热处理的时候,也是完全相同的。
如前所述,剥离用离子注入层4的形成深度越小,剥离所必需的临界剂量越小。在剥离用离子注入层4的形成深度(图2A,图2B,图2C:d1+tx)变小的场合,离子注入的剂量也设定得较小。在氧化硅膜2的膜厚tx一定的时候,所需的SOI层的厚度(图2A,图2B,图2C:t1,t2,t3)越小,剥离用离子注入层4的形成深度d1+tx越小,离子注入的剂量也对应于该厚度(图2A,图2B,图2C:t1,t2,t3,或深度d1+tx),而被设定得较小。于是,抑制剂量而获得的较薄结合单晶硅薄膜15的剥离面的粗糙度Rms可减少,可将平坦化步骤的研磨量tp设定得较小。其结果是,SOI层5越薄,研磨量tp越小,不易产生研磨量不均匀的影响,可将SOI层5的晶片内的膜厚均匀性和晶片之间的膜厚均匀性这两者减小到足够小的程度。比如,即使在将SOI层5的平均厚度设定在10~50nm的范围内的情况下,仍可按照同一晶片内的膜厚的标准偏差值,比如1.5nm以下,确保SOI层5的膜厚均匀性。另外,可象图5所示的那样,将同一类型的晶片之间的膜厚t(=t1,t2,t3)的标准偏差值σ2确保在3nm以下。特别是,SOI层5的形成厚度在20nm或其以下的超薄膜的情况下,仍可将晶片内和晶片之间的膜厚误差,减小到足够实用的范围。另外,在最终膜厚程序中,即使在省略研磨,仅做热处理的平坦化处理的情况下,仍可获得比过去更优良的表面状态,因此,可进一步减小膜厚误差。
图6是在通过氢离子注入,形成剥离用离子注入层的时候,以各种方式改变氢离子注入的能量(加速电压)的同时,测定的剥离所必需的临界剂量的图。从该图可知,能量越小,临界剂量明显地减少。另外,如果能量减少,则临界剂量基本以直线方式减少(该图给出表示通过直线回归获得的,临界剂量与能量之间的关系的实验式)。另外,图7表示在结合晶片(bond wafer)1侧,形成30nm的氧化硅膜2时,以及形成145nm的该膜2时的相应场合,氢离子注入的能量(加速电压),与结合单晶硅薄膜15的剥离厚度(即,剥离用离子注入层4的形成深度d1)之间的关系。从该图可知,在任何时候,能量越高,结合单晶硅薄膜15的厚度越大。另外还知道,通过减小氧化硅膜2的厚度,可减少获得相同的剥离厚度所需的能量。
另外,按照图1的步骤,进行以下的实验。即,通过设定各种的离子注入能量与剂量,形成剥离用离子注入层4,对应于作为目标的SOI层5的厚度,改变剥离后的单晶硅层厚(图1的d1),另外,对应于剥离面的粗糙度Rms,调整研磨量,通过机械的化学的研磨方式,进行平坦化研磨,由此,制造SOI晶片。离子注入的剂量对应于已设定的离子注入的能量,按照图6中的实验式(y=4×1014x+3×1016)而确定。此外,剥离面的粗糙度Rms为通过以下的方法而计算的,即二次幂平均平方根粗糙度。即,通过原子间力显微镜,测定SOI层主表面的3次元形状轮廓,测定面积为10μm×10μm(在设定高度方向为z的x-y-z正交坐标系时,通过x-y平面的投影面积表示),每个测定点的高度方向指标测定值由Z表示,其平均值由Zm表示,全部的测定点的(Z-Zm)2之和为∑(Z-Zm)2,将其与测定点数N相除而得到的值的平方根由Rms表示,其按照下述式计算:
Rms={(1/N)×∑(Z-Zm)2}1/2
另外,通过反射分光法,测定SOI层5的面内厚度分布,求出平均膜厚和均匀性指数(标准偏差为σ时的,3σ的值)。以上的结果列于表1中。
表1
比较实例1 | 实施例1 | 实施例2 | 实施例3 | |
目标膜厚 | 300nm | 50nm | 20nm | 20nm |
氧化硅膜厚度 | 150mm | 150nm | 150nm | 30nm |
注入能量 | 50keV | 15keV | 11keV | 3.6keV |
剂量 | 5.0E16 | 3.6E16 | 3.5E16 | 3.2E16 |
结合单晶硅层厚 | 390mm | 112nm | 80nm | 76nm |
Rms(10μm角) | 6.7nm | 4.1nm | 3.7nm | 3.3nm |
研磨量 | 100nm | 63nm | 60nm | 55nm |
最终SOI层厚 | 290nm | 49nm | 20nm | 21nm |
膜厚均匀性 | 2.0nm | 1.2nm | 1.0nm | 0.7nm |
如果为了对SOI层5进行薄膜化处理,减小离子注入的能量,则必要的剂量也减少。结果得知,剥离面的粗糙度Rms也变小,平坦化研磨的研磨量也可以设定得较小。另外,设定的研磨量较小所获得SOI层的膜厚均匀性也良好。特别是,在膜厚均匀性的等级保持在1.5nm以下时,最好,剥离面的粗糙度Rms在4.5nm以下。
以上,对本发明的实施例进行了描述,但是,本发明不限于该实施例,只要不脱离权利要求书所记载的技术范围,可添加各种变形,或进行改进。比如,如图3的步骤(a)和(b)所示,也可只在主晶片7侧,形成氧化硅膜2。在该方案中,由于在形成剥离用离子注入层4的结合晶片(bondwafer)1侧,未形成氧化硅膜2,故与图1的步骤相比,可只按照氧化硅膜2的厚度tx的厚度,减小剥离用离子注入层4的形成深度,进而,减少离子注入的能量。其结果是,在获得相同厚度的结合单晶硅薄膜15,进而获得SOI层5时,可以设定较低的剂量,并通过减小剥离面的粗糙度,进而减少平坦化的研磨量,进一步提高所获得的SOI层5的膜厚均匀性的等级。
此时,在形成剥离用离子注入层4时,由于省略氧化硅膜2,故离子注入深度设定为与距第1主表面J’的形成深度d1’相等即可。在d1’设定在上述50~30nm的范围内的场合,为了以该深度形成剥离用离子注入层4,采用氢离子的离子注入,可将离子注入的能量调整在1~25keV的范围内。另外,用于形成剥离用离子注入层4的离子的剂量可在3×1016个/cm2~4×1016个/cm2的范围内。
另外,也可以如图4的步骤(a)和(b)所示,在主晶片7和结合晶片(bond wafer)1这两者的贴合面上,形成氧化硅膜2a、2b。同样在此时,由于氧化硅膜的厚度的一部分分摊到结合晶片(bond wafer)7侧,故可减少结合晶片(bond wafer)1侧的氧化硅膜2a的厚度,虽然不同于图3的情况的程度,但是,在获得相同厚度的结合单晶硅薄膜15,进而获得SOI层5时,可设定较低的离子注入的剂量,可进一步提高所获得的SOI层5的膜厚均匀性的等级。
此外,在实际的SOI晶片的制造步骤(批量生产步骤)中,本发明适用于对应所需的SOI晶片的SOI层的膜厚,或埋入氧化膜的膜厚度,用于进行注入深度的不同的离子注入。比如,在必须制造埋入氧化膜的膜厚一定,SOI层的膜厚规格不同的多种SOI晶片的时候,在膜厚规格越小,离子注入深度也越小,将离子注入的能量和剂量也设定得越小的条件下,制造SOI晶片。由此,在SOI层的膜厚较薄的规格品的情况下,与膜厚较大的规格品相比较,其相对的膜厚均匀性也不会变差,可制造具有优良的膜厚均匀性的SOI晶片。
Claims (5)
1.一种SOI晶片的制造方法,该方法包括:
绝缘膜形成步骤,即,在第1衬底和由单晶硅形成的第2衬底中至少在其中一个的第1主表面上,形成绝缘膜;
剥离用离子注入层形成步骤,即,从第2衬底的第1主表面侧的离子注入表面,注入离子,由此,形成剥离用离子注入层;
贴合步骤,即,将形成有上述剥离用离子注入层的第2衬底的第1主表面,与上述第1衬底的第1主表面,按照在它们之间夹设上述绝缘膜的方式贴合;
剥离步骤,即,在上述贴合步骤后,在上述剥离用离子注入层处,将应构成SOI层的结合单晶硅薄膜从第2衬底上剥离掉;
平坦化步骤,即,对上述结合单晶硅薄膜的剥离面侧进行平坦化处理,形成上述SOI层;
其特征在于:为了对应所需的SOI层的厚度,调整上述结合单晶硅薄膜的厚度,通过离子注入的能量的值,调整于上述剥离用离子注入层形成步骤中的上述剥离用离子注入层的由离子注入表面开始的形成深度,同时,进行以下设定,即上述剥离用离子注入层中的由离子注入表面开始的形成深度越小,上述离子注入的剂量越小。
2.根据权利要求1所述的SOI晶片的制造方法,其特征在于上述平坦化步骤包括对上述结合单晶硅薄膜的剥离面侧进行研磨的研磨步骤。
3.根据权利要求2所述的SOI晶片的制造方法,其特征在于上述结合单晶硅薄膜的剥离面的面粗糙度越小,上述研磨步骤中的上述结合单晶硅薄膜的剥离面的研磨量设定得越小。
4.根据权利要求3所述的SOI晶片的制造方法,其特征在于上述所需的SOI层的厚度越小,上述离子注入的剂量设定得越小,并且,上述研磨步骤的结合单晶硅薄膜的剥离面的研磨量设定得越小。
5.根据权利要求1~4中的任何一项所述的SOI晶片的制造方法,其特征在于上述绝缘膜为氧化硅膜。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP219308/2002 | 2002-07-29 | ||
JP2002219308A JP2004063730A (ja) | 2002-07-29 | 2002-07-29 | Soiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1672261A true CN1672261A (zh) | 2005-09-21 |
CN100419960C CN100419960C (zh) | 2008-09-17 |
Family
ID=31184730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB038181886A Expired - Fee Related CN100419960C (zh) | 2002-07-29 | 2003-07-16 | Soi晶片的制造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7320929B2 (zh) |
EP (1) | EP1548834A1 (zh) |
JP (1) | JP2004063730A (zh) |
KR (1) | KR20050025591A (zh) |
CN (1) | CN100419960C (zh) |
WO (1) | WO2004012268A1 (zh) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7749861B2 (en) | 2005-12-19 | 2010-07-06 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing SOI substrate and SOI substrate |
CN101490806B (zh) * | 2006-07-14 | 2010-09-22 | 信越半导体股份有限公司 | 剥离晶片的再利用方法 |
CN101432849B (zh) * | 2006-04-27 | 2011-03-16 | 信越半导体股份有限公司 | Soi晶片的制造方法 |
CN102339769A (zh) * | 2010-07-19 | 2012-02-01 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
CN103222028A (zh) * | 2010-11-19 | 2013-07-24 | 康宁股份有限公司 | 改进的同步多离子注入工艺及使用该工艺制作的装置半导体结构 |
US9041214B2 (en) | 2010-07-19 | 2015-05-26 | Soitec | Bonded processed semiconductor structures and carriers |
CN108723897A (zh) * | 2018-05-31 | 2018-11-02 | 西安理工大学 | 单晶SiC的离子注入表面改性与纳米尺度抛光方法 |
CN109671801A (zh) * | 2017-10-13 | 2019-04-23 | 济南晶正电子科技有限公司 | 超薄超平晶片基板及其制备方法 |
CN110349843A (zh) * | 2019-07-26 | 2019-10-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、生物识别器件、显示装置 |
CN113664694A (zh) * | 2021-07-29 | 2021-11-19 | 山西烁科晶体有限公司 | 碳化硅双面抛光中硅面及碳面去除厚度的测定方法 |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2871172B1 (fr) * | 2004-06-03 | 2006-09-22 | Soitec Silicon On Insulator | Support d'epitaxie hybride et son procede de fabrication |
EP2293326A3 (en) * | 2004-06-10 | 2012-01-25 | S.O.I.TEC Silicon on Insulator Technologies S.A. | Method for manufacturing a SOI wafer |
JP4730581B2 (ja) | 2004-06-17 | 2011-07-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
WO2006001504A1 (en) | 2004-06-25 | 2006-01-05 | Fuji Photo Film Co., Ltd. | Optical compensatory film, process for producing the same, and polarizing plate and liquid crystal display employing the same |
EP2048706B1 (en) * | 2004-09-21 | 2012-12-12 | Soitec | Transfer method with a treatment of a surface to be bonded |
JP2006140187A (ja) * | 2004-11-10 | 2006-06-01 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
JP4587034B2 (ja) * | 2005-03-16 | 2010-11-24 | 信越半導体株式会社 | Soiウェーハの設計方法 |
EP1798764A1 (en) * | 2005-12-14 | 2007-06-20 | STMicroelectronics S.r.l. | Process for manufacturing wafers usable in the semiconductor industry |
JP2007173354A (ja) * | 2005-12-20 | 2007-07-05 | Shin Etsu Chem Co Ltd | Soi基板およびsoi基板の製造方法 |
JP2007220782A (ja) * | 2006-02-15 | 2007-08-30 | Shin Etsu Chem Co Ltd | Soi基板およびsoi基板の製造方法 |
JP5249511B2 (ja) * | 2006-11-22 | 2013-07-31 | 信越化学工業株式会社 | Soq基板およびsoq基板の製造方法 |
FR2912258B1 (fr) | 2007-02-01 | 2009-05-08 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat du type silicium sur isolant" |
JP5125194B2 (ja) * | 2007-04-10 | 2013-01-23 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
JP5119742B2 (ja) * | 2007-05-25 | 2013-01-16 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
JP5143477B2 (ja) * | 2007-05-31 | 2013-02-13 | 信越化学工業株式会社 | Soiウエーハの製造方法 |
US8101501B2 (en) * | 2007-10-10 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
JP5527956B2 (ja) * | 2007-10-10 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
JP5248838B2 (ja) * | 2007-10-25 | 2013-07-31 | 信越化学工業株式会社 | 半導体基板の製造方法 |
KR20090093074A (ko) * | 2008-02-28 | 2009-09-02 | 삼성전자주식회사 | Soi 웨이퍼의 제조 방법 |
US8741740B2 (en) * | 2008-10-02 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
US11181688B2 (en) | 2009-10-13 | 2021-11-23 | Skorpios Technologies, Inc. | Integration of an unprocessed, direct-bandgap chip into a silicon photonic device |
US8630326B2 (en) | 2009-10-13 | 2014-01-14 | Skorpios Technologies, Inc. | Method and system of heterogeneous substrate bonding for photonic integration |
US9923105B2 (en) | 2013-10-09 | 2018-03-20 | Skorpios Technologies, Inc. | Processing of a direct-bandgap chip after bonding to a silicon photonic device |
US9018024B2 (en) * | 2009-10-22 | 2015-04-28 | International Business Machines Corporation | Creating extremely thin semiconductor-on-insulator (ETSOI) having substantially uniform thickness |
US8124427B2 (en) * | 2009-10-22 | 2012-02-28 | International Business Machines Corporation | Method of creating an extremely thin semiconductor-on-insulator (ETSOI) layer having a uniform thickness |
US8110483B2 (en) * | 2009-10-22 | 2012-02-07 | International Business Machines Corporation | Forming an extremely thin semiconductor-on-insulator (ETSOI) layer |
US8404562B2 (en) * | 2010-09-30 | 2013-03-26 | Infineon Technologies Ag | Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core |
US8822306B2 (en) | 2010-09-30 | 2014-09-02 | Infineon Technologies Ag | Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core |
US9231061B2 (en) * | 2010-10-25 | 2016-01-05 | The Research Foundation Of State University Of New York | Fabrication of surface textures by ion implantation for antireflection of silicon crystals |
US9922967B2 (en) | 2010-12-08 | 2018-03-20 | Skorpios Technologies, Inc. | Multilevel template assisted wafer bonding |
EP2573807A1 (en) * | 2011-09-23 | 2013-03-27 | Soitec | Semiconductor structure and process for bird's beak reduction |
WO2013109955A1 (en) * | 2012-01-18 | 2013-07-25 | Skorpios Technologies, Inc. | Vertical integration of cmos electronics with photonic devices |
FR2987682B1 (fr) * | 2012-03-05 | 2014-11-21 | Soitec Silicon On Insulator | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure |
JP6131179B2 (ja) * | 2013-12-06 | 2017-05-17 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
WO2015119742A1 (en) * | 2014-02-07 | 2015-08-13 | Sunedison Semiconductor Limited | Methods for preparing layered semiconductor structures |
FR3077924B1 (fr) * | 2018-02-13 | 2020-01-17 | Soitec | Structure demontable et procede de demontage utilisant ladite structure |
KR102533585B1 (ko) * | 2020-02-25 | 2023-05-18 | 주식회사 효산 | Soi 기판 제조 방법 |
CN113140450B (zh) * | 2020-01-19 | 2022-04-05 | 济南晶正电子科技有限公司 | 一种制备薄膜的方法及应用 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8725497D0 (en) * | 1987-10-30 | 1987-12-02 | Atomic Energy Authority Uk | Isolation of silicon |
FR2714524B1 (fr) * | 1993-12-23 | 1996-01-26 | Commissariat Energie Atomique | Procede de realisation d'une structure en relief sur un support en materiau semiconducteur |
US6191007B1 (en) * | 1997-04-28 | 2001-02-20 | Denso Corporation | Method for manufacturing a semiconductor substrate |
FR2774510B1 (fr) * | 1998-02-02 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats, notamment semi-conducteurs |
JP3456521B2 (ja) * | 1998-05-12 | 2003-10-14 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
JP3395661B2 (ja) * | 1998-07-07 | 2003-04-14 | 信越半導体株式会社 | Soiウエーハの製造方法 |
JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
-
2002
- 2002-07-29 JP JP2002219308A patent/JP2004063730A/ja active Pending
-
2003
- 2003-07-16 WO PCT/JP2003/009007 patent/WO2004012268A1/ja active Application Filing
- 2003-07-16 EP EP03771269A patent/EP1548834A1/en not_active Withdrawn
- 2003-07-16 CN CNB038181886A patent/CN100419960C/zh not_active Expired - Fee Related
- 2003-07-16 KR KR1020057000251A patent/KR20050025591A/ko not_active Application Discontinuation
- 2003-07-16 US US10/522,413 patent/US7320929B2/en not_active Expired - Lifetime
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7749861B2 (en) | 2005-12-19 | 2010-07-06 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing SOI substrate and SOI substrate |
CN101341577B (zh) * | 2005-12-19 | 2011-08-03 | 信越半导体股份有限公司 | Soi基板的制造方法及soi基板 |
CN101432849B (zh) * | 2006-04-27 | 2011-03-16 | 信越半导体股份有限公司 | Soi晶片的制造方法 |
CN101490806B (zh) * | 2006-07-14 | 2010-09-22 | 信越半导体股份有限公司 | 剥离晶片的再利用方法 |
US9041214B2 (en) | 2010-07-19 | 2015-05-26 | Soitec | Bonded processed semiconductor structures and carriers |
CN102339769A (zh) * | 2010-07-19 | 2012-02-01 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
CN105489512A (zh) * | 2010-07-19 | 2016-04-13 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
US9553014B2 (en) | 2010-07-19 | 2017-01-24 | Soitec | Bonded processed semiconductor structures and carriers |
CN105489512B (zh) * | 2010-07-19 | 2018-01-30 | 硅绝缘体技术有限公司 | 临时半导体结构键合方法和相关的键合半导体结构 |
CN103222028A (zh) * | 2010-11-19 | 2013-07-24 | 康宁股份有限公司 | 改进的同步多离子注入工艺及使用该工艺制作的装置半导体结构 |
CN109671801A (zh) * | 2017-10-13 | 2019-04-23 | 济南晶正电子科技有限公司 | 超薄超平晶片基板及其制备方法 |
CN108723897A (zh) * | 2018-05-31 | 2018-11-02 | 西安理工大学 | 单晶SiC的离子注入表面改性与纳米尺度抛光方法 |
CN110349843A (zh) * | 2019-07-26 | 2019-10-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、生物识别器件、显示装置 |
CN110349843B (zh) * | 2019-07-26 | 2021-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、生物识别器件、显示装置 |
CN113664694A (zh) * | 2021-07-29 | 2021-11-19 | 山西烁科晶体有限公司 | 碳化硅双面抛光中硅面及碳面去除厚度的测定方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060040469A1 (en) | 2006-02-23 |
KR20050025591A (ko) | 2005-03-14 |
WO2004012268A1 (ja) | 2004-02-05 |
EP1548834A1 (en) | 2005-06-29 |
CN100419960C (zh) | 2008-09-17 |
US7320929B2 (en) | 2008-01-22 |
JP2004063730A (ja) | 2004-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100419960C (zh) | Soi晶片的制造方法 | |
US7601613B2 (en) | Manufacturing method of bonded wafer | |
CN100530531C (zh) | 复合基材的制造方法 | |
EP1998367B1 (en) | Method for manufacturing SOI wafer | |
EP1928020A1 (en) | Method of manufacturing a semiconductor heterostructure | |
KR102361311B1 (ko) | 접합웨이퍼의 제조방법 | |
EP3309819B1 (en) | Bonded soi wafer manufacturing method | |
KR20100120283A (ko) | Soi 기판의 표면 처리 방법 | |
EP2251895B1 (en) | Method for manufacturing bonded wafer | |
KR20160132017A (ko) | 접합 soi웨이퍼의 제조방법 | |
EP2157602A1 (en) | A method of manufacturing a plurality of fabrication wafers | |
US6964880B2 (en) | Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby | |
KR101543748B1 (ko) | Soi 웨이퍼의 제조방법 | |
JP4147577B2 (ja) | Soiウェーハの製造方法 | |
KR102095383B1 (ko) | 접합 웨이퍼의 제조방법 | |
US9082819B2 (en) | Process for thinning the active silicon layer of a substrate of “silicon on insulator” (SOI) type | |
CN111033719B (zh) | 绝缘体上半导体结构的制造方法 | |
CN105493232A (zh) | 贴合晶圆的制造方法 | |
JP2006013179A (ja) | Soiウェーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080917 Termination date: 20090817 |