CN1661723A

CN1661723A - 半导体集成电路

Info

Publication number: CN1661723A
Application number: CN2004100615591A
Authority: CN
Inventors: 布赖恩·阿特伍德; 渡部隆夫
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-02-24
Filing date: 2004-12-30
Publication date: 2005-08-31
Also published as: US7391667B2; US20070081380A1; JP4418254B2; KR20050086362A; TW200529228A; US7139214B2; US20050185474A1; JP2005243059A

Abstract

本发明一种提供一种使用了漏电电流小的3晶体管型动态单元的半导体集成电路。以降低待机时伴随通过3晶体管型动态单元中的存储晶体管的漏电电流的功率。在与电源端子之间设置连接构成存储器阵列的多个3晶体管型动态单元内的存储晶体管的源电极的开关。在动作时使上述开关导通，待机时使上述开关为非导通状态，由此截断待机时的漏电电流。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路，特别涉及一种使用了漏电电流小的3晶体管型动态单元的半导体集成电路。

背景技术

3晶体管型动态单元及使用了它的半导体集成电路早已为人所知。与使用6个晶体管的静态单元(以下称为“6T单元”)相比，由于元件数量少，因此集成化程度高；与单个晶体管型动态单元(1T单元)不同，由于具有读出时的增益，因此能够高速动作，这是其优点。

作为与3晶体管单元(以下称“3T单元”)有关的文献例，有专利文献1。该发明的目的在于通过将3T单元读出时存储Tr的源极电位从0伏变为负电位来实现读出时的高速化。

有关通过在沟道中使用极薄的半导体来利用膜厚方向的量子力学上的封闭效果以降低漏电电流的晶体管公开在专利文献2中。

上述以往的例子中虽然考虑了读出时的高速化，但没有考虑待机时的功率消耗。

3T单元考虑了利用作为其特性的高集成化或高速度性。因此，在降低功率消耗上没有下工夫，不适于在例如便携式设备等要求功率消耗低，特别是待机功率低的领域使用。

在读出动作时，3T单元的选择晶体管处于导通状态，流过依存于存储晶体管为导通状态或截止状态而不同的电流，读出位线中的电位出现变化。通过检测这种情况进行读出动作。待机时，由于所有单元的选择晶体管都截止，因此不管存储晶体管的状态如何，从读出位线流到存储晶体管的源电极中的电流几乎都被截断。

但是，由于选择晶体管为MOS晶体管，因此即使在截止状态下依然存在微小的漏电电流。如果存储器的容量达到数兆比特，则即使1个单元的漏电电流很小，但合计的电流值也变得很大。

[专利文献1]日本专利特开2000-11642号公报

[专利文献2]USP6576943

发明内容

本发明要解决的问题就是降低3T单元中待机时流过的漏电电流。

技术方案

如果简单地说明本申请所公开的发明中具有代表性的概要，则如下所述。

连接多个3晶体管存储器单元中的存储晶体管的源电极，在上述源电极与电源之间设置开关装置。动作时导通上述开关装置，将存储晶体管的源电极电压偏置到所希望的电压值。而在待机时，通过断开上述开关装置，截断流过存储器单元的漏电电流通路。

而且，用沟道区域的膜厚为5nm左右以下的膜形成晶体管，使用这样的晶体管作为3晶体管存储器单元的写入晶体管。

发明效果

本发明为包含用3晶体管存储器单元构成的存储器的半导体集成电路，能够大幅度地降低其待机状态的功率消耗。

附图的简要说明

图1表示本发明的半导体集成电路的存储器部分的基本结构的

实施例的图

图2表示图1的实施例中的存储器MC的等价电路的实施例

图3表示漏电电流截断电路LC的第一实施例的图

图4表示图3的实施例的时间图的实施例的图

图5表示漏电电流截断电路LC的第二实施例的图

图6表示图5的实施例的时间图的实施例的图

图7表示读出位线的预充电电路的实施例的图

图8表示图7的实施例的时间图的实施例的图

图9表示用来改善3T单元的保持特性的写入晶体管的剖视图的

实施例

图10使源电极S2的配线与位线相平行的实施例

图11表示图3的实施例的详细动作的时间图的实施例

图12表示图5的实施例的详细动作的时间图的实施例

图13表示图7的实施例的详细动作的时间图的实施例

图14表示用多个空单元高精度地产生读出时的参照电压的方法的原理的实施例

图15将图14的原理用于开位线的布局的实施例

图16将图14的原理用于折叠位线的布局的实施例

图17表示仅驱动局部位线来进行刷新的存储器阵列的结构的实施例

图18表示图17的动作的时间图的实施例

实施本发明的最佳形态

下面用附图说明本发明的实施例。

图1为表示用3T单元MC构成的本发明的存储器的基本结构的图。3T单元MC的电路结构表示在图2中。

如图2所示，本单元MC由选择晶体管MR1、存储晶体管MR2、写入晶体管MW这3个晶体管构成。存储器单元的写入晶体管MW的栅极与写入字线WWL相连，写入晶体管MW的源、漏极中的一极与写入位线WBL相连，选择晶体管MR1的栅极与读出字线RWL相连，选择晶体管MR1的源、漏极中的一极与读出位线RBL相连，写入晶体管MW的源、漏极中的另一极与存储晶体管MR2的栅电极相连，存储晶体管MR2的漏极与选择晶体管MR1的源、漏极中的另一极相连。存储器单元中使用的晶体管都是N沟道型晶体管。图1仅表示存储器阵列的结构和存储器阵列附近的周边电路。省略了刷新控制电路和控制脉冲产生电路等。另外，虽然这里表示的是存储器的结构，但无论是作为单个存储器动作的半导体集成电路还是存储器以外的搭载了微处理器或逻辑电路等的半导体集成电路，都能使用本发明。

在图1中，3T单元MC配置成二维，其上连接着读出字线RWL、写入字线WWL、读出位线RBL和写入位线WBL。并且，连接多根写入位线和多根写入字线的多个存储器单元的存储晶体管MR2的源电极S2用共同的配线与漏电电流截断电路LC相连。

写入、读出字线由X解码器XDEC和X驱动器XDRV选择控制，向第1方向延伸。读出位线和写入位线沿与第1方向交叉的第2方向延伸。并且，将写入位线驱动到与写入信号相对应的电位的写入放大器WA和检测并放大读出位线中读出的信号的读出放大器SA由Y解码器及输入输出电路I0控制。本实施例的读出写入动作与普通的存储器的控制相同，因此省略其说明，仅叙述漏电电流的截断。

在图1的实施例中，源电极S2连接到漏电电流截断电路中。因此，在例如动作时使漏电电流截断电路变成低阻抗状态，将S2的电位固定到接地电位，在待机时使LC变化到高阻抗状态，使S2为漂移状态，通过这样能够有效地截断所有的存储器单元的漏电电流。另外，从图2可知，即使存储晶体管MR2的源电极S2处于漂移状态，存储信息也能够原样地保持在栅极电容中。

图3中表示漏电电流截断电路LC的具体的实施例。图3为使用N沟道型MOS晶体管MSW作为漏电电流截断电路LC的实施例。3T单元的源电极S2与晶体管MSW的漏极相连，MSW的源电位与接地电源相连。由此，通过切换MSW的栅电极GSW的电位，能够控制漏电电流截断电路LC的阻抗。图4为表示了图3的实施例中栅电极GSW的电位控制方法的实施例。当图1的存储器处于动作状态ACT时，使GSW为高电位，当处于待机状态ST时，将GSW驱动到低电位。由此，在动作状态下由于S2处于接地电位，因此能够进行3T单元的读出动作，在待机状态下由于S2处于漂移状态，因此能够有效地截断3T单元的源电极S2中流过的漏电电流。晶体管MSW的大小根据在读出时同时选择的3T单元的数量，按能够获得读出所需要的足够的电流来决定。如果采用图3、4中所示的实施例，能够用由MOS晶体管构成的简单的开关有效地截断3T单元的漏电电流。另外，由于3T单元为动态单元，因此即使在待机时也需要刷新动作。3T单元的刷新是通过从元件中临时读出信息并再次写入而进行的。因此，即使在待机时，当进行刷新动作时，也使上述漏电电流截断电路LC处于低阻抗的状态来进行刷新。因此虽然在刷新期间流过了漏电电流，但由于时间很短，因此不会降低待机电流的削减效果。并且，虽然以上仅在待机时截断漏电电流，但也可以根据需要在写入动作时截断。此时，能够降低存储器处于动作状态时的功率消耗。

图5为漏电电流截断电路LC的别的实施例，图6为表示其动作的实施例。在图4的实施例中通过使源电极S2成为漂移状态来截断漏电电流，但在图5的实施例中通过使其为固定电位来截断漏电电流。具体为，如图6的实施例所示的那样，通过在动作时使栅电极GSW为高电位，使N沟道型晶体管MSW1处于导通状态、P沟道型晶体管MSW2处于截止状态，将S2保持在接地电位。或者，通过在待机状态时使GSW为低电位，使MSW1为截止状态，MSW2为导通状态，将S2的电位保持在与读出位线的预充电电压相等的电位VBP。S2中流过的漏电电流的主要成分为亚阈值电流，该亚阈值电流从预充电到高电位的读出位线RBL流过存储晶体管MR2的栅极电压为高电位状态的单元。因此，如果将源电极S2保持在与读出位线RBL的预充电电压相同的电压的话，则能够截断漏电电流。以上说明的图5的实施例虽然构成漏电电流截断电路LC的晶体管的数量增加，但由于将S2控制在固定电位，因此与漂移状态时相比，在担心S2的电位因受耦合等影响变动而增加漏电电流时有效。

以上的实施例中说明了通过控制存储晶体管MR2的源电极S2来截断漏电电流的实施例。接着用图7和8说明通过控制读出位线的预充电电路来削减漏电电流的实施例。图7为读出位线的预充电电路的实施例，预充电用的P沟道晶体管MPR与连接了多个存储器单元MC的读出位线RBL相连。当使栅电极GPR为低电位时，晶体管MPR导通，读出位线被预充电到电极SPR的电位。图8(a)、(b)为说明图7的电路的动作的时间图的实施例。图8(a)为通过组合作为源电极S2的控制的实施例的图3、4的实施例来提高漏电电流的截断效果的实施例，图8(b)为不使用源极侧的电流开关在预充电电路一侧截断漏电电流的实施例。

首先，说明图8(a)的实施例。在动作ACT时，除在读出动作READ时从存储器单元中读出信号的期间外，使MPR的栅电极GPR为低电位，使晶体管MPR导通。由此，读出位线RBL被预充电到与MPR的源极电位SPR相同的高电位。而在待机时，使MPR的栅电极GPR为高电位，断开MPR。而且，由于并用图3、4的实施例，因此待机时源电极S2中设置的晶体管MSW也断开。其结果，漏电电流被截断。如果采用本实施例，由于源电极S2一侧和预充电电路一侧的晶体管同时断开，因此与断开单个晶体管时相比能够提高漏电电流的截断效果。

下面说明图8(b)的动作。根据存储器的布置或结构或者能够利用的配线的数量，S2的配线有时困难。并且，根据存储器布置的阵列等，可以认为源电极S2中设置的开关晶体管及其控制电路的面积、功率的损耗有可能成为问题。在这样的情况下，本实施例是有效的。如图8(b)所示那样，在动作ACT时，除读出动作READ时从单元读出信号的期间以外，使MPR的栅电极GPR为低电位，接通晶体管MPR。

并且，在待机时也同样使GPR为低电位，接通晶体管MPR。由此，读出位线RBL被预充电。动作ACT时SPR的电位变为高电位VBP，读出位线RBL被预充电到高电位VBP。而在待机时由于SPR的电位被控制到接地电位GND，因此读出位线被放电到与晶体管MPR的阈值电压的绝对值相近的电位，然后，以MPR的漏电电流或流向接地的源电极S2的漏电电流慢慢地接近接地电位，漏电电流被截断。这样地，如果采用本实施例，即使存储晶体管MR2的源电极S2中不设置开关晶体管，待机时也不会恒定地从读出位线RBL中流出的漏电电流。另外，虽然在图8(b)中在待机时使预充电电路中的电极SPR的电位为接地电位，但由于电极SPR的配线电容大等理由，依情况不同，有时存在驱动SPR的电位的电路的消耗的问题。在这样的情况下，使SPR的电位无论是在动作时还是在待机时同样保持为高电位、同时使待机时预充电用的晶体管MPR的栅电极GPR的电位为高电位的方法是有效的。如果这样，由于待机时晶体管MPR截止，因此电极SPR几乎不流出电流。待机时读出字线RWL为低电位，存储器单元的晶体管MR1也截止。因此，即使SPR为高电位，流向S2的漏电电流也被截断。该方法由于也不需要电极SPR的驱动电路，因此具有面积或功率的消耗小的优点。另外，由于能够容易地从上述说明中明白该方法的动作，因此省略时间图。如上所述，通过在位线预充电电路一侧想办法能够截断漏电电流。另外，在上述图8(a)、图8(b)的实施例中由于在待机时的刷新动作时进行读出动作，因此需要将读出位线RBL预充电到所需的电位等。并且，虽然由于读出放大器等的结构有可能产生新的漏电电流的路径，但不用说，在这样的情况下通过设置用来适当截断漏电电流的开关，在待机时使其为截止状态，或者在待机时控制成为漏电电流的原因的电极的电位，与上述同样能够截断漏电电流。

以上叙述了截断3T单元的漏电电流的方法。如果采用这些实施例，能够大幅度地削减待机时的消耗电流，能够将使用了3T单元的存储器活用到迄今为止不能使用的低功率的领域中。

但是，如上所述，3T单元为动态元件的一种，必须要有刷新动作。因此，待机时的功率消耗除单元的漏电电流外，还消耗伴随刷新的电流。3T单元由于保持信息的存储晶体管MR2的栅极电容小，因此一般来说保持特性差的情况多。因此需要频繁地进行刷新，有时不能忽略其功率的消耗。此时，为了减少从存储电容的漏电电流，可以使用能够忽略栅极电流的材料作为存储晶体管MR2的绝缘膜或者使存储晶体管MR2的绝缘膜足够厚。例如，利用4.5nm左右以上的氧化膜是有效的。此时，如果使晶体管MR1、MR2为共同的绝缘膜厚度，则能够减小面积或制造过程的消耗。而且，为了降低从写入晶体管流出的漏电电流，使用图9(a)、图9(b)所示那样的沟道的膜厚在5nm以下的非常薄的多晶硅TFT晶体管是有效的。

图9(a)所示的实施例将晶体管MW呈平面地形成在半导体基板SUB内形成的元件分离区域ISO的上面。在本实施例中，CH为用厚度在5nm左右以下的薄膜多晶硅形成的沟道，如后面将要叙述的那样，由此能够将漏电电流减小到非常小以提高保持特性。OX为绝缘膜，WWL为作为写入字线的晶体管MW的栅电极，WBL为作为写入位线的源电极，SN为存储电极，相当于晶体管MW的漏极。在本实施例中，晶体管MW与普通的晶体管一样呈平面地形成在基板上。因此，晶体管MW形成的地方与没有形成的地方没有太大的台阶。因此具有用来连接晶体管MW与普通的晶体管的配线、传导等过程变得容易的优点。

图9(b)所示的为适用于改善了保持特性、同时高集成度地实现3T单元的实施例，在上述平面型的结构造成面积增加的问题时特别有效。本实施例为在3T单元的存储晶体管MR2的栅电极上开的孔的内部形成竖起型结构的晶体管MW的实施例。CH为晶体管MW的沟道部，由具有厚度在5nm左右以下的厚度的多晶硅等的薄膜等形成。晶体管MW的栅电极为圆筒状，其周围包围有氧化膜OX和沟道部CH。WBL为相当于写入位线的部分。晶体管MW的源、漏极区域中的一极(SN)为晶体管MW2的栅电极，控制通过栅极绝缘膜(OX)在半导体基板(SUB)内形成的半导体区域(S2、D2)之间流过的电流。

无论在图9(a)、图9(b)中的任何一种状态，当相当于栅电极的WWL的电位到达高电位时，沟道部CH导通，当为低电位时，变成非导通状态。由于沟道CH的厚度在5nm左右以下，非常薄，因此可以使截止时的漏电电流与普通的晶体管相比小非常多。普通的晶体管在断开时的漏电电流为10^-10到10^-12安培左右，而本实施例的沟道厚度在5nm左右以下的薄膜晶体管由于膜厚方向的量子力学的封闭效果，因此可以使漏电电流小到10^-19左右的程度。有关具有这种结构的薄膜沟道的场效应型晶体管，例如有以半导体元件及半导体集成电路为主题的发明记录在专利文献2中。如果采用本实施例，由于晶体管MW中的漏电电流非常小，因此能够长时间地保持保存在存储节点SN中的信息。由于能够存储在相当于SN的栅电极中的电荷量大约为10^-15C(库仑)级，因此如果假设MW的漏电电流为10^-19，则到漏电掉10％的电荷的时间大约为1000秒。如果考虑晶体管MW的漏电电流的不均等或高温时的动作，则设计上的保证值有时必须要设定为更小，虽然考虑到这些情况，但无论如何都可希望带来足够的降低待机电流的效果。因此，通过与上述3T单元中的降低漏电电流的实施例并用，能够实现包含待机电流非常小的存储器的半导体集成电路。

下面叙述，变型以上叙述过的实施例的实施例或实施例的详细动作，以及对于使用了图2那样的存储器单元的存储器有效，并通过与以上叙述的实施例相组合来提高实施例的效果的实施例。

图10为与位线相平行地配置了存储晶体管的源电极S2的配线的实施例。在图1的实施例中用与读出字线平行的配线将S2延长到阵列之外与漏电电流截断电路相连接，但在本实施例中，不仅使其为与读出位线相平行的配线，而且从每根读出位线中设置的漏电电流截断电路LC-1连接到LC-n。一般情况下，在访问存储器阵列时仅选择1根读出字线。因此，在本实施例这样的结构中，漏电电流截断电路LCi(i从1到n)只要能供给1个存储器单元的读出电流就可以。因此能够缩小构成LCi的开关电路的规模。因此，能够根据情况缩小包括控制LCi的周边电路的存储器整个电路的面积。虽然在图1的实施例中也可以将漏电电流截断电路分开配置到每条字线上，但本实施例还具有以下效果：在图2的3晶体管单元中即使选择读出字线使晶体管MR1导通，也不会破坏存储在MR2的栅电极中的信息。即，可以进行非破坏读出。因此，本实施例可以仅活用选择的读出字线上的存储器单元中的，与想要读出信息的单元相连接的漏电电流截断电路。只要利用解码器就能够容易地实现这种控制。其结果，如果采用本实施例，读出时的漏电电流也可以控制在必要的最小限度。

下面用图11、图12和图13说明图3、图5和图7所示的与漏电电流截断有关的实施例的动作。原理性的动作已用图4、图6和图8说明过，这里与存储器的动作状态相对应地说明。在图11、图12和图13中，将存储器的动作模式表示为Active(动作状态)、Stanby(待机状态)和Refresh(刷新状态)。虽然表示了图3、图5和图7的基本动作的图4、图6和图8同时还说明了写入动作，但这里为了简单而仅表示了读出动作。另外，图13(a)、图13(b)分别为与图8(a)、图8(b)相对应的实施例。虽然在这里刷新是在待机状态时进行的，但当然也可以根据需要在动作状态时进行。在图11、图12和图13中，RFCLK表示用来伴随刷新动作而进行读出、写入的刷新控制时钟。虽然在图3的存储器单元的刷新过程中需要再次写入读出的信息，但为了简单，图13(a)、图13(b)仅表示读出位线的波形。另外，在图3的存储器单元中，由于读出用与写入用的位线是分离的，因此能够高速地进行刷新动作。并且，虽然这里将信号的电平假定为0伏到1伏，但当然并不局限于此。并且，虽然表示的是在漂移状态下S2的电位为0.3伏，但这也仅是一个例子，根据电路结构或常数的不同，当然也不局限于0.3伏。

首先，用图11说明图3的动作。在存储器处于动作状态时和刷新过程中，栅电极GSW的电位为1伏，图3的晶体管MSW导通，因此存储晶体管的源电极S2为0伏。其结果存储器单元可以进行读出动作。另外，在刷新状态下，通过输入刷新控制时钟RFCLK，从存储器单元中读出信息，再反过来写入，由此进行3晶体管的刷新。而在待机状态下，GSW为0伏，图3的晶体管MSW截止。其结果，存储晶体管的源电极S2处于漂移状态，截断通过在存储晶体管中流动的漏电电流。其结果能够降低待机时的电流消耗。

接着用图12与存储器的状态相对应说明图5的动作。在动作状态和刷新动作状态下，使栅电极GSW为1伏，由此使晶体管MSW1处于导通状态，MSW2处于截止状态。由此，与图11的实施例同样将S2保持在接地电位。而在待机时通过使GSW为低电位，使MSW1处于截止状态，MSW2处于导通状态，将S2的电位保持在与读出位线的预充电电压相等的电位VBP。如图5的说明中叙述过的那样，S2中流过的漏电电流的主要成分为从预充电到高电位的读出位线RBL流经存储晶体管MR2的栅极电压处于高电位状态的单元的亚阈值电流。因此，如果将源电极S2保持在与读出位线RBL的预充电电压相同的电压的话，则能够截断漏电电流。

图11的实施例与图12相比较，在从待机状态移行到动作状态时，由于S2的电位变动小，因此有时在速度上有利。而在使S2为漂移状态时，由于同一芯片上的逻辑电路动作时的干扰信号使S2的电位变动，有时会产生不能预测的漏电电流。在存在这种可能的情况下，使用使S2为固定电位的图5及图12的实施例就可以。

最后用图13与存储器的状态相对应说明图7的动作。先前已表示了图8(a)和图8(b)的2个实施例作为图7的实施例的动作方法。

这里将与图8(a)相对应的实施例表示在图13(a)中，将与图8(b)相对应的实施例表示在图13(b)中。在图13(a)的实施例中，将图7的晶体管MPR的源电极SPR的电位设定为高电位(这里为1伏)。

在动作Active时的读出动作或刷新动作Refresh中的读出动作中，在读出读出位线中的存储器单元的信息时，MPR的栅电极GPR的电位当然为1伏，但除此以外在待机Standby时也使其为1伏。由此，待机时预充电用的晶体管MPR为截止状态。并且，在待机状态下，源电极S2中设置的图3的晶体管MSW的栅电极GSW为0伏，MSW截止。由此，如图8(a)中说明过的那样，漏电电流被有效地截断。在待机时，由于读出位线和源电极S2同时处于漂移状态，因此如图13(a)所示那样两者的电位逐渐接近(图中以0.3伏为例)。这样，如果采用本实施例，由于并用源电极S2一侧和预充电电路一侧的晶体管来截断漏电电流，因此能够有效地降低待机电流。

另外，在每次读出动作时，读出位线的电位依据存储器单元中存储的信息从预充电电位开始变动。如果存储器单元的存储节点的电位为高电位则降低，如果是低电位则不降低。图13(a)、图13(b)表示每次读出时降低的例子。并且，虽然这里假设读出位线RBL降低时的电位为0.7伏，但这仅是一个例子，毫无疑问，根据读出放大器等的设计，并不局限于此。

在图13(b)的实施例中，当存储器为动作状态或为刷新状态时，将图7的晶体管MPR的源电极SPR的电位设定为1伏，在待机状态时设定为0伏。由此，由于晶体管MPR的栅电极GPR为0伏，因此设定的读出位线RBL的预充电电位在动作状态、刷新状态下为1伏，为高电位。而在待机状态下，由于如果栅电极GPR为0伏则源电极电位SPR为0伏，因此读出位线的电位降低，一直降低到p沟道晶体管MPR的阈值电压的绝对值Vtp，然后慢慢降低到0伏。这样，如果读出位线RBL的电位近似为0伏，则从读出位线RBL流向存储器单元的存储晶体管的源电极的漏电电流被截断。这样，如果采用本实施例，由于在预充电电路一侧想办法能够截断漏电电流，因此，适用于存储器单元的存储晶体管的源电位的配线无论在什么情况下都困难的场合。另外，除以上叙述的以外，如附随在图8的说明中叙述过的那样，虽然SPR的电位保持在高电位，但待机时使预充电用的晶体管MPR截止从而不进行预充电的方法也有效，或者可以在MPR的源电极中再设置开关，用该开关来截断漏电电流等进行各种变型。由于只要以此前的实施例作为参考就容易理解其结构，因此省略其说明。

以上以待机状态下漏电电流的截断方法为中心说明了实施例。下面叙述读出动作所必需的参照电压的产生方法的实施例。本发明主要以3晶体管单元为前提，这种元件由于读出位线为1根，因此在用一般的差动型读出放大器进行读出动作时，必须要有产生参照电压的电路。为了使读出时读出放大器不产生误动作，参照电压必须为选择的单元的内容为0时读出位线中出现的信号电压与内容为1时的信号电压之间的电压。由于差动型读出放大器通常能够检测到数十毫伏到数百毫伏的信号，因此产生参照电压的电路必须在抑制产生的电压的不均等上下工夫。下面用图14到图17叙述适用于高精度地产生参照电压的实施例。

图14为表示产生参照电压的电路的原理的实施例。用该图说明动作的原理，用图15到图16具体地表示存储器阵列所使用的方法。另外，虽然这里叙述的参照电压的产生方法当然可以使用此前叙述的用来截断漏电电流的实施例或适当组合在写入晶体管中使用沟道薄的晶体管的实施例等，但即使单独地与3晶体管型存储器单元等组合使用，作为高精度地产生参照电压的方法也是有效的。

在图14(a)中，DMC-H和DMC-L为产生1信号的空单元和产生0信号的空单元。这些空单元的布置以及构成空单元的晶体管MR1、MR2和MW的尺寸长度尽可能与存储器单元中的相同。并且这样设计：使与读出位线RBL1、RBL2以及与图中没有示出的读出放大器相连接的读出位线上连接的存储器单元MC的数量相等，使与读出放大器相连的位线的电容相等。DWWL为空写入字线。RBL1、RBL2为读出位线。读出位线RBL1、RBL2上分别连接有多个存储器单元和差动型读出放大器等，但图14中省略了。

下面用图14(b)说明动作。首先，使空写入字线DWWL上升，来进行空单元的刷新、D-REF。如图14(a)可知，当使空写入字线DWWL上升时，空单元内的写入晶体管MW处于导通状态，向1信号产生空单元MC-H中写入高电压VDH，向0信号产生空单元DMC-L中写入低电位VDL。由于空单元具有与存储器单元相同的常数，因此用与存储器单元相同的周期进行刷新。下面说明产生参照信号的空单元的读出动作D-READ。如图14(b)所示那样，使哑控制信号DCTL上升到高电位。结果，晶体管MD1、MD2变成导通状态，读出位线RBL1、RBL2被短路，与从保持在高电位的晶体管MPR的源电极SPR流出的电流同电位。这里，在SPR的电位，即预充电电位为高电位的情况下，虽然晶体管MD1、MD2也有可能没有完全导通，但此时只要使DCTL的电位上升到比SPR高的电位或者使用P沟道型晶体管就可以。使用P沟道型晶体管时信号DCTL的电位关系当然要倒过来。接着，使预充电读出位线的晶体管MPR的栅电极GPR成为高电位，使晶体管MPR处于截止状态，使空读出字线DRWL上升到高电位。结果，被短路的读出位线RBL1、RBL2同时被从2个空单元DMC-H、DMC-L流出的读出电流驱动。像以上叙述的那样，这些空单元采用与存储器单元MC相同的尺寸常数和排列形状。因此，产生1信号的空单元DMC-H的读出电流大致与从存储了“1”的存储器单元MC中流出的电流相等，产生“0”信号的空单元DMC-L的读出电流大致与从存储了“0”的存储器单元中流出的电流相等。而且，如上所述，由于读出位线RBL1、RBL2的电容设计成与图中没有示出的读出放大器中的一极输入相连的读出位线的相同，因此读出位线RBL1、RBL2中产生的电位即参照电位为读出1时的读出位线电位SRG1与读出0时的读出位线电位SIG0中间的电位。本实施例由于使用与存储器单元MC相同的尺寸常数和相同的排列形状的单元作为空单元，因此即使因晶体管的制造过程的差异使使用本实施例的芯片上的存储器单元MC的特性不同，由于空单元的读出信号也同样不同，所以能够期待非常稳定的读出动作。

图15为根据上述实施例的原理构成存储器单元阵列的实施例。MC为此前的实施例说明过的3晶体管型存储器单元。另外，为了避免使图繁杂，省略了写入字线和写入位线、写入晶体管的源电极S2的配线、漏电电流截断电路LC、解码器、输入输出电路、读出位线的预充电用电路等，如果参照此前说明过的实施例，这些能够简单地构成。另外，空单元理所当然地能够使用与存储器单元一样的截断漏电电流的方法。在图15中，夹着读出用读出放大器RSA1、RSA2、……、RSAn地在图面的上面和下面布置构成阵列。为了区分上面的阵列和下面的阵列，除存储器单元MC以外添加字母a和b。另外，DMC-La、DMC-Lb为图14的实施例中说明过的产生0信号的空单元，DMC-Ha、DMC-Hb为图14的实施例中说明过的产生1信号的空单元。如图所示，这些空单元中的产生0信号的空单元和产生1信号的空单元互相交错地并排配置在相邻的位线上。即，在每个存储器阵列中分别有n/2个(n为读出位线的根数)产生0信号的空单元和n/2个产生1信号的空单元。

下面说明本实施例中的读出动作。

在本实施例中，当选择相对于读出放大器在图面上位于上侧的存储器单元时，位于图面的下侧的空单元DMC-Lb、DMC-Hb动作，产生参照电压；当选择在图面上位于下侧的存储器单元时，位于图面的上侧的空单元DMC-La、DMC-Ha动作，产生参照电压。作为例子，就选择与读出字线RWL-a1相连的存储器单元MC时的情况进行说明。基本的动作以图14(b)所示的顺序进行。首先，当读出位线的预充电用晶体管MPR(图15中没有表示)处于导通状态时，使哑控制信号DCTL-b上升，将读出位线RBL-b1、……、RBL-bn短路。接着，使图中没有示出的预充电用的晶体管MPR处于截止状态后选择读出字线RWL-a1和空读出字线DRWL-b，上升到高电位。结果，图的上侧的存储器单元阵列的读出位线RBL-a1、……、RBL-an分别根据各自的读出位线上连接的存储器单元中存储的信息而产生电位变化。当存储器单元的信号为1时，电位变化为图14(b)的SIG1，为0时电位变化为SIG0。而位于下侧的存储器单元阵列用n/2个产生1信号的空单元DMC-Hb和n/2个产生0信号的空单元DMC-Lb驱动被短路的读出位线而产生参照电压。由于产生1信号的空单元DMC-Hb和产生0信号的空单元DMC-Lb的数量相等，因此参照电压为从存储了1的存储器单元MC中读出的信号(读出位线的电位变化)与从存储了0的存储器单元MC中读出的信号之间的电位。结果，向各读出用读出放大器中输入从上面的存储器单元阵列中读出的存储器单元的信号和下面的存储器单元阵列输出的参照电压，并放大，其电位差被放大，通过图中没有示出的输入输出电路读出到外部。在读出动作周期的最后，使读出字线RWL-a1和空读出字线DRWL-b的电位下降到低电位，在预充电读出位线后使哑控制信号DCTL-b的电位下降到低电位。本实施例分别使用n/2个空单元产生参照电压。这里，n为读出位线的数量，在通常的设计中为数十根到数千根左右。因此能够缩小各空单元的不均匀的影响，能够期待更稳定的读出动作。如果使空单元的电流的不均匀为高斯分布，则能够期待该不均匀与空单元数的平方根(√(n/2))成反比下降。另外，虽然在以上的叙述中使产生0信号的空单元与产生1信号的空单元的数量相等，但根据存储器单元的保持特性有时也希望获得0信号SIG0或1信号SIG1中的某一个的读出余量。在这样的情况下，可以根据需要通过改变产生1信号的空单元和产生0信号的空单元的数量调整参照电位的值。由于此时n也很大，因此具有能够微小地调整这样的优点。虽然图15的实施例为所谓单交点型结构的例子，但由于读出动作时读出字线和空读出字线同时上升，因此输入到读出放大器中的2根读出位线中产生同相并且几乎相同大小的干扰信号。因此，具有能够避免读出时的干扰信号产生的不利影响的优点。但是，根据情况的不同，有时还希望使干扰信号的影响更小或在布局的情况下希望是所谓的双交点的结构。这时采用图16的实施例所示的结构就可以。在该图中，输入到读出放大器的左侧的读出位线或与其连接的空单元等添加字母c表示，输入到读出放大器的右侧的读出位线或与其连接的空单元等添加字母d表示。如同从图15的说明中能够容易地类推那样，当选择与输入到读出放大器的左侧的读出位线相连接的存储器单元时，驱动与输入到读出放大器的右侧的读出位线相连接的空单元的空字线和哑控制信号DCTLd；反之，当选择与输入到读出放大器的右侧的读出位线相连接的存储器单元时，驱动与输入到读出放大器的左侧的读出位线相连接的空单元的空字线和哑控制信号DCTLc。本实施例的优点在于，读出字线和空读出字线与所有的读出位线交叉。因此，随着读出字线和空读出字线中的电位变化在读出位线中产生的干扰信号大小相同。像先前叙述过的那样，虽然在先前的单交点的实施例中也可以使输入到读出放大器中的读出位线中的干扰信号大致相等，但在构成读出位线的配线的阻抗大等的情况下，由于从读出放大器到选择的读出字线的距离与从读出放大器到空读出字线的距离之差，干扰信号的大小有时也会产生微小的差别。在这种情况会成为问题的时候，本实施例是有效的。

图17为适用于削减伴随刷新的功率的实施例。前面已经介绍过通过截断存储器单元的源极中流过的漏电电流来削减待机时的电流的实施例。由于3晶体管为动态单元，因此必须刷新。因此如果能够在削减源极电流的同时再削减伴随刷新的功率，则能够实现待机功率非常低的存储器。如图9、图10的实施例中说明过的那样，通过在写入晶体管中使用沟道薄的晶体管能够改善保持时间。本实施例为为了再削减刷新功率而使用的方法。本实施例通过分割位线来削减伴随刷新的充放电电流。但是，3晶体管单元与单晶体管单元不同，为了刷新必须要有读出动作和写入动作。因此，像后面叙述的那样，必须要在读出电路上下工夫。

在图17中，LBLKi-j(角标i、j分别为从1到q、从1到m的整数)为局部模块，内部包括局部读出位线LRBLi-j和局部写入位线LWBLi-j以及与它们相连的p个存储器单元MC、局部读出放大器LSA或用来预充电局部位线的MOS晶体管MPR、MPW等。上述局部模块LBLKi-j配置成二维形状，用全局读出位线GRBL1、……、GRBLm，全局写入位线GWBL1、……、GWBLm以及读出字线RWLi-j、写入字线WWLi-j(角标i、j分别从1到q、从1到p的整数)等像图示那样地连接。LCTL为局部控制电路。像后面将要叙述的那样，该电路为用来根据读出、写入以及刷新的各个动作控制数据流的电路。另外，上述局部读出放大器LSA用输入输出为相反关系的反相器构成，当电源端子Cj(角标j为从1到q的整数)的电位为高电位时被激活。并且，为了不使图面复杂，省略了表示源电极S2等的连接配线以及表示上述预充电用的MOS晶体管的栅电极的连接的线。位于全局位线的一端的MRSA、MWA分别为主读出读出放大器和主写入放大器，为用来将全局读出位线上的读出信号输出到存储器阵列的外面的电路和将写入数据输出给全局写入位线的电路。另外，本图省略了解码器或共同的输入输出线。下面用图18以局部控制电路LCTL的动作为中心说明本实施例的动作。图18表示了读出Read、写入Write、刷新Refresh各动作中的主要部分的动作波形。另外，与上述的实施例一样，横轴表示时间的推移，纵轴表示电位的变化。这里，以局部模块LBLKj-k(角标k为从1到m的整数)中与第i个读出、写入字线相连的存储器单元的动作为例进行叙述。根据存储器阵列的性质并列选择相同字线形状的单元。另外，虽然实际动作时电位的变化并不是像本图那样为矩形，电位的上升、下降需要有一定的时间，具有一定的角度，但这里为了使理解容易用矩形表示。而且电位的变化也仅表示为高电位(High)和低电位(Low)的不同。虽然没有表示具体的电压电平，但例如，施加到nMOS晶体管的栅极上的电压当然要根据需要将其高电位电平设定为源极电位的最大值加上阈值电压的电压以上的值，分别使其最合适。

首先从读出动作Read开始说明。如果像图18所示那样使端子GPRj为高电位，使预充电用pMOS晶体管MPR截止，使读出字线RWLj-I为高电位，则局部读出位线LRBLj-k(角标k为从1到m的整数)中从存储器MC中读出信号。如果选择的存储器MC的存储节点的电位为高电位，则局部位线的电位降低；如果存储节点的电位为低电位，则保持预充电电位的高电位不动。图中将前者的例子表示为“1”，将后者的例子表示为“0”。接着，通过使端子Cj和Rj的电位为高电位，激活局部读出放大器LSA，使晶体管MRa导通。其结果，被局部读出放大器LSA反相后的信号被传递给晶体管MRb的栅极。当局部读出位线的电位为低电位时，局部读出放大器的输出为高电位，晶体管MRb导通。结果全局读出位线GRBLk(角标k为从1到m的整数)的电位为低电位。反之，当局部位线的电位为高电位时，局部读出放大器的输出为低电位，晶体管MRb截止。此时，全局读出位线GRBLk(角标k为从1到m的整数)的电位保持在预充电电位(高电位)不变(图17中省略了全局读出位线的预充电电路)。这样产生的全局位线的电位变化由主读出读出放大器MRSA检测并放大，读出到存储器阵列外。

下面就写入动作Write进行说明。使端子GPWj为高电位，使预充电用pMOS晶体管MPW截止，使写入字线WWLj-i及端子Wj的电位为高电位。结果，存储器单元的写入晶体管(图17中省略)和晶体管MWb导通，全局写入位线GWBLj-k(角标k为从1到m的整数)中由写入放大器WA设定的电位传递给局部写入位线LWBLj-k(角标k为从1到m的整数)写入到存储器单元中。

最后，就刷新动作进行说明。刷新动作通过以下过程达到：用局部读出放大器反相局部读出位线中读出的信息，通过局部写入位线写回存储器MC中。首先，使端子GPRj为高电位，使预充电用的pMOS晶体管MPR截止，如果使读出字线RWLj-i为高电位，则从存储器MC中将信号读出到局部读出位线LRBLj-k(角标k为从1到m的整数)。此时，与上述读出动作不同，端子Rj的电位保持在低电位不动。在这种状态下，局部读出放大器LSA的输入电压设定为与存储在存储器单元中的信息相对应的电压。然后进入写回到存储器单元中的动作。使端子GPRj保持在高电位，使预充电用的晶体管MPR截止，在这种状态下使端子GPWj的电位为高电位，使局部写入位线用的预充电晶体管MPW截止，使端子Cj、Fj及写入位线WWLj-i的电位为高电位。

结果，局部读出放大器被激活，局部读出位线LRBLj-k(角标k为从1到m的整数)的电位通过晶体管MWa被反相，传递给局部写入位线LWBLj-k(角标k为从1到m的整数)，写入到存储器MC中。对于所有的存储器单元，在保持时间内进行这样的动作就可以。另外，图15、图16的实施例使用了差动型读出放大器和空单元。同样的电路当然也可以用于图17的实施例中的局部读出放大器，但图17的实施例中不是使用差动型而是使用有1个输入。此时，如果读出位线的电位比反相器电路的逻辑阈值低，则输出会变化，因此不必使用空单元。并且，由于能够获得大的局部读出放大器的输出，因此刷新时可以用局部读出放大器直接驱动局部写入位线。因此，具有能够缩小局部读出放大器所占有的面积的优点。在像图17那样分割位线的情况下，由于面积增加有时会成为问题，因此在这样的情况下希望有这样的局部读出放大器。另外，上述逻辑阈值通过改变构成反相器的晶体管的常数或阈值而能够容易地改变。例如，在上述实施例中由于将局部位线预充电到高电位，因此如果将逻辑阈值设定得高的话，在速度上有利。

像以上说明过的那样，如果采用图17、图18所示的实施例，在分割了位线的存储器单元阵列中能够进行读出、写入和刷新动作。由于存储器的电流消耗能够削减到驱动的位线的容量小的程度，因此如果采用本实施例能够实现电流消耗低的存储器。特别是，由于仅驱动局部位线就能进行刷新动作，因此对于削减待机电流有效。虽然本实施例即使单独用于使用了3晶体管型的存储器单元等中也当然能够获得削减刷新时的电流消耗的效果，但通过与此前叙述过的用于削减漏电电流的实施例相组合，能够大幅度地削减待机电流。

例如，在图9(a)、图(b)中叙述了为了提高存储器单元的保持性而在写入晶体管中使用薄膜沟道的晶体管的实施例。如果与这些实施例相组合，由于降低进行刷新的频度，因此与图17、图18的实施例产生的削减刷新时驱动的位线的容量的效果相配合，能够将刷新产生的电流消耗降低到非常小的程度。如果与图1到图8的附图说明过的削减3晶体管单元的源电极与读出位线之间流过的漏电电流的实施例相组合，由于削减了除刷新以外的待机电流的成分，因此能够实现待机电流小的存储器。当然，上述提高保持性的实施例、用于防止读出位线与源电极之间的漏电电流的实施例以及图17、图18的实施例这3个实施例当然可以同时组合。此时，能够实现待机功率极小的存储器。

Claims

1.一种半导体集成电路，其特征在于，包括存储器单元和开关元件，

所述存储器单元由将电荷存储到栅极电容中的存储晶体管、用于将电荷从写入位线写入到上述存储晶体管的栅电极中的写入晶体管、及用于控制读出位线与存储晶体管的漏极的导通的选择晶体管构成，

所述开关元件设置在上述存储晶体管的源电极与电源之间。

2.如权利要求1所述的半导体集成电路，其特征在于，还包括多根沿第1方向延伸的写入字线、多根沿上述第1方向延伸的读出字线、多根沿与第1方向交叉的第2方向延伸的读出位线、及多根沿上述第2方向延伸的写入位线；

上述存储器单元为多个，上述多个存储器单元的上述写入晶体管的栅极与上述多根写入字线相连，上述写入晶体管的源、漏极中的一极与上述多根写入位线相连，上述选择晶体管的栅极与多根读出字线相连，上述选择晶体管的源、漏极中的一极与上述多根读出位线相连，上述写入晶体管的源、漏极中的另一极分别与上述存储晶体管的栅电极相连，上述存储晶体管的漏极分别与上述选择晶体管的源、漏极中的另一极相连。

3.如权利要求2所述的半导体集成电路，其特征在于，上述写入晶体管的沟道区域用膜厚5nm左右以下的膜形成，并以经由绝缘膜包围上述写入晶体管的栅电极的方式形成。

4.如权利要求3所述的半导体集成电路，其特征在于，上述写入晶体管的源、漏极路径形成在与形成了上述存储晶体管的源、漏极路径的方向相垂直的方向。

5.如权利要求3所述的半导体集成电路，其特征在于，上述开关元件在电源电位与上述存储晶体管的源电极之间具备N沟道型MOS晶体管，该N沟道型MOS晶体管具有源、漏极路径，将上述存储晶体管的源电极控制为：在第1状态下为浮置状态，在第2状态下电位为电源电位。

6.如权利要求2所述的半导体集成电路，其特征在于，上述开关元件设定为连接上述多根写入位线与多根写入字线的多个存储器单元共用。

7.一种半导体集成电路，包括存储器单元，该存储器单元由将电荷存储到栅极电容中的存储晶体管、用于将电荷从写入位线写入到上述存储晶体管的栅电极中的写入晶体管、及用于控制读出位线与存储晶体管的漏极的导通的选择晶体管构成，其特征在于，所述半导体集成电路具有在上述半导体集成电路处于动作状态时或处于待机状态时，使上述存储晶体管的源电极的电位变化的第1电路。

8.如权利要求7所述的半导体集成电路，其特征在于，还包括多根沿第1方向延伸的写入字线、多根沿上述第1方向延伸的读出字线、多根沿与第1方向交叉的第2方向延伸的读出位线、及多根沿上述第2方向延伸的写入位线；

9.如权利要求8所述的半导体集成电路，其特征在于，上述写入晶体管的沟道区域用膜厚5nm左右以下的膜形成，并以经由绝缘膜包围上述写入晶体管的栅电极的方式形成。

10.如权利要求9所述的半导体集成电路，其特征在于，上述写入晶体管的源、漏极路径形成在与形成了上述存储晶体管的源、漏极路径的方向相垂直的方向。

11.如权利要求8所述的半导体集成电路，其特征在于，上述第1电路在电源电位与上述存储晶体管的源电极之间具备具有源、漏极路径的N沟道型MOS晶体管，将上述存储晶体管的源电极控制为：在第1状态下为浮置状态，在第2状态下电位为电源电位。

12.如权利要求11所述的半导体集成电路，其特征在于，上述电路设定为连接上述多根写入位线与多根写入字线的多个存储器单元共用。

13.一种半导体集成电路，包括存储器单元，该存储器单元由将电荷存储到栅极电容中的存储晶体管、用于将电荷从写入位线写入到上述存储晶体管的栅电极中的写入晶体管、及用于控制读出位线与存储晶体管的漏极的导通的选择晶体管构成，其特征在于，

所述半导体集成电路包括用来使读出位线成为所希望的电位的预充电晶体管；

上述预充电晶体管的漏极或源电极与读出位线相连，在上述半导体集成电路处于动作状态时和处于待机状态时，使另一端的源电极或漏电极的电位变化。

14.如权利要求13所述的半导体集成电路，其特征在于，还包括多根沿第1方向延伸的写入字线、多根沿上述第1方向延伸的读出字线、多根沿与第1方向交叉的第2方向延伸的读出位线、多根沿上述第2方向延伸的写入位线、选择上述多根读出字线和上述多个写入字线的X解码器、及选择上述多个读出位线和上述多个写入位线的Y解码器；

15.如权利要求14所述的半导体集成电路，其特征在于，上述写入晶体管的沟道区域用膜厚5nm左右以下的膜形成，并以经由绝缘膜包围上述写入晶体管的栅电极的方式形成。

16.如权利要求15所述的半导体集成电路，其特征在于，上述写入晶体管的源、漏极路径形成在与形成了上述存储晶体管的源、漏极路径的方向相垂直的方向。