JP2003007097A - 半導体記憶装置およびそのテスト方法 - Google Patents
半導体記憶装置およびそのテスト方法Info
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- JP2003007097A JP2003007097A JP2001192482A JP2001192482A JP2003007097A JP 2003007097 A JP2003007097 A JP 2003007097A JP 2001192482 A JP2001192482 A JP 2001192482A JP 2001192482 A JP2001192482 A JP 2001192482A JP 2003007097 A JP2003007097 A JP 2003007097A
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Abstract
(57)【要約】
【課題】選別工程での同時測定数を減らすことなく、ビ
ット線の干渉による不良を検出する。 【解決手段】ビット線の干渉を考慮したテストパターン
データを、外部アドレスA0〜Anのカラムアドレスデ
ータに相当するデータで作成でき、そのテストパターン
データをメモリセルにライトするとともに、ライトされ
たテストパターンデータをリードし、かつリード時の外
部アドレスのカラムアドレスデータを比較データとして
取り込み、取り込まれた比較データと比較回路CPで比
較することにより、その判定結果だけを1ビット出力す
る構成を備える。したがって、従来多ビットDRAMの
I/O圧縮テスト時の発見が難しかったビット線の干渉
による不良を従来のテスト効率を損なうことなく発見す
ることで、選別工程における品質向上ができる。
ット線の干渉による不良を検出する。 【解決手段】ビット線の干渉を考慮したテストパターン
データを、外部アドレスA0〜Anのカラムアドレスデ
ータに相当するデータで作成でき、そのテストパターン
データをメモリセルにライトするとともに、ライトされ
たテストパターンデータをリードし、かつリード時の外
部アドレスのカラムアドレスデータを比較データとして
取り込み、取り込まれた比較データと比較回路CPで比
較することにより、その判定結果だけを1ビット出力す
る構成を備える。したがって、従来多ビットDRAMの
I/O圧縮テスト時の発見が難しかったビット線の干渉
による不良を従来のテスト効率を損なうことなく発見す
ることで、選別工程における品質向上ができる。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置およ
びそのテスト方法に係わり、特にテストモード時に多ビ
ット構成の同期型ダイナミック・ランダムアクセス・メ
モリを複数個同時測定するI/O圧縮テストにおけるビ
ット線干渉、リードライトバス、グローバルI/Oおよ
びローカルI/Oバスの短絡検出を改善した半導体記憶
装置およびそのテスト方法に関する。
びそのテスト方法に係わり、特にテストモード時に多ビ
ット構成の同期型ダイナミック・ランダムアクセス・メ
モリを複数個同時測定するI/O圧縮テストにおけるビ
ット線干渉、リードライトバス、グローバルI/Oおよ
びローカルI/Oバスの短絡検出を改善した半導体記憶
装置およびそのテスト方法に関する。
【0002】
【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するLSIも大規模化して
おり、特に半導体記憶装置の分野ではその傾向が顕著で
ある。
伴い、その半導体素子で構成するLSIも大規模化して
おり、特に半導体記憶装置の分野ではその傾向が顕著で
ある。
【0003】例えば、1チップに256メガビットの容
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ(DRAM)やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ(SDRAM)も実用
化されている。
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ(DRAM)やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ(SDRAM)も実用
化されている。
【0004】この種の従来の半導体記憶装置のうち、例
えばSDRAM(Synchronous Dynam
ic Random Access Memory)に
おいて、その容量は年々増大し、テストタイムはSDR
AMの容量に比例して長くなっている。
えばSDRAM(Synchronous Dynam
ic Random Access Memory)に
おいて、その容量は年々増大し、テストタイムはSDR
AMの容量に比例して長くなっている。
【0005】特に多ビットSDRAMの場合、入出力端
子(I/O)数が増えるとメモリテスターで同時に測定
できる個数が減少してしまう。このような問題を解決す
るために、I/Oを圧縮してテスティングを行い、同時
測定個数を増やすことによりテスト効率の向上を図って
きた。
子(I/O)数が増えるとメモリテスターで同時に測定
できる個数が減少してしまう。このような問題を解決す
るために、I/Oを圧縮してテスティングを行い、同時
測定個数を増やすことによりテスト効率の向上を図って
きた。
【0006】すなわち、I/Oを複数本、例えば16本
を備えるSDRAMとして、選別工程時にI/O圧縮テ
ストが適用されているのが一般的である。このI/O圧
縮テストは、テスト対象のSDRAMのI/Oを例えば
16本とすると、そのうちの1本のI/Oからテストパ
タンデータをライトし、1本のI/Oから出力データの
リードを行うことによって、検査対象のSDRAMが所
定の規格を満足しているか否かをテストするというもの
である。
を備えるSDRAMとして、選別工程時にI/O圧縮テ
ストが適用されているのが一般的である。このI/O圧
縮テストは、テスト対象のSDRAMのI/Oを例えば
16本とすると、そのうちの1本のI/Oからテストパ
タンデータをライトし、1本のI/Oから出力データの
リードを行うことによって、検査対象のSDRAMが所
定の規格を満足しているか否かをテストするというもの
である。
【0007】したがって、1本のI/Oによって、他の
複数本のI/Oに接続されているデータ出力回路に出力
されてくるリードデータを同時にテストすることが出
来、テスト時間を短縮することが出来るのである。
複数本のI/Oに接続されているデータ出力回路に出力
されてくるリードデータを同時にテストすることが出
来、テスト時間を短縮することが出来るのである。
【0008】上述したように、1つの半導体チップの複
数本のI/Oの数を1本に共通化しているので、テスト
時にテスト対象のSDRAMとテスト装置(メモリテス
タ)とをインタフェースするとともに、メモリテスタに
装着されるテストボード側のI/Oを多数の半導体チッ
プに割り当てることが出来る。したがって、I/O圧縮
テストを適用しない場合に比べて、1度にテストできる
半導体チップの数を増加させることが出来るので、SD
RAMの選別工数が削減できる。
数本のI/Oの数を1本に共通化しているので、テスト
時にテスト対象のSDRAMとテスト装置(メモリテス
タ)とをインタフェースするとともに、メモリテスタに
装着されるテストボード側のI/Oを多数の半導体チッ
プに割り当てることが出来る。したがって、I/O圧縮
テストを適用しない場合に比べて、1度にテストできる
半導体チップの数を増加させることが出来るので、SD
RAMの選別工数が削減できる。
【0009】また、1つの半導体チップの複数本のI/
Oの数を1本に共通化しているので、1つのI/Oに論
理レベルのデータ“1”レベルを入力した場合、共通化
されたI/Oピンからデータ入力される他のメモリセル
には、同様に“1”レベルが書き込まれることになる。
Oの数を1本に共通化しているので、1つのI/Oに論
理レベルのデータ“1”レベルを入力した場合、共通化
されたI/Oピンからデータ入力される他のメモリセル
には、同様に“1”レベルが書き込まれることになる。
【0010】共通にライトされた複数のメモリセルから
読み出したデータを比較データ“1”レベルと比較判定
することにより、メモリセルから読み出したデータが正
常であれば共通化された1本のI/Oには例えば“1”
レベルが出力され、1つでも不良のあるデータがあれば
論理レベルの“0”レベルが出力され、そのデータを受
けるメモリテスタは良否の判定が出来る。
読み出したデータを比較データ“1”レベルと比較判定
することにより、メモリセルから読み出したデータが正
常であれば共通化された1本のI/Oには例えば“1”
レベルが出力され、1つでも不良のあるデータがあれば
論理レベルの“0”レベルが出力され、そのデータを受
けるメモリテスタは良否の判定が出来る。
【0011】このような、I/O圧縮テスト回路は、一
般的に広く知られた技術ではあるが、近年プロセスの微
細化が進み、メモリセル容量が減少しビット線の容量は
増大傾向にあり、ビット線の干渉を考慮したテスティン
グを行うことが要求されている。
般的に広く知られた技術ではあるが、近年プロセスの微
細化が進み、メモリセル容量が減少しビット線の容量は
増大傾向にあり、ビット線の干渉を考慮したテスティン
グを行うことが要求されている。
【0012】ところで、テスト用回路を内蔵したメモリ
装置の一例が特許第3038618号公報に記載されて
いる。同公報記載のメモリ装置の一例の構成図を示した
図14を参照すると、このメモリ装置は、モード信号M
Dが論理レベルの“0”レベルの時(定常動作時)アド
レスバスのアドレス信号を選択して出力し、モード信号
MDが“1”レベルの時(テスト動作時)内部共通バス
10のアドレス信号を選択して出力するセレクタ1と、
セレクタ1の出力するアドレス信号にしたがって、メモ
リ部のアドレスを指示するアドレス制御部2を備える。
装置の一例が特許第3038618号公報に記載されて
いる。同公報記載のメモリ装置の一例の構成図を示した
図14を参照すると、このメモリ装置は、モード信号M
Dが論理レベルの“0”レベルの時(定常動作時)アド
レスバスのアドレス信号を選択して出力し、モード信号
MDが“1”レベルの時(テスト動作時)内部共通バス
10のアドレス信号を選択して出力するセレクタ1と、
セレクタ1の出力するアドレス信号にしたがって、メモ
リ部のアドレスを指示するアドレス制御部2を備える。
【0013】つまり、テスト時には外部からのアドレス
信号に替えてテスタからのアドレス信号を内部共通バス
10から入力する。
信号に替えてテスタからのアドレス信号を内部共通バス
10から入力する。
【0014】しかし、本発明の一実施形態である図1の
ように、外部アドレスからビット線干渉を考慮したデー
タパターンを入力でき、かつリード動作時の比較におい
て外部アドレスとの比較を可能にするという構成を有し
ていない。
ように、外部アドレスからビット線干渉を考慮したデー
タパターンを入力でき、かつリード動作時の比較におい
て外部アドレスとの比較を可能にするという構成を有し
ていない。
【0015】一方、前述した一般的な従来のI/O圧縮
テスト回路ではビット線の干渉を考慮したデータパター
ンを外部から取り込むことができず、ビット線の干渉テ
ストをI/O圧縮時にはテストできないという欠点があ
る。
テスト回路ではビット線の干渉を考慮したデータパター
ンを外部から取り込むことができず、ビット線の干渉テ
ストをI/O圧縮時にはテストできないという欠点があ
る。
【0016】さらには、各I/Oに同一データが書き込
まれる構成になっているため、バスがショートしていた
場合にこれを検出できないという問題もある。
まれる構成になっているため、バスがショートしていた
場合にこれを検出できないという問題もある。
【0017】
【発明が解決しようとする課題】上述したように、I/
O圧縮テスト回路は、近年プロセスの微細化が進み、メ
モリセル容量が減少しビット線の容量は増大する傾向に
あり、ビット線の干渉を考慮したテスティングを行うこ
とが要求されている。
O圧縮テスト回路は、近年プロセスの微細化が進み、メ
モリセル容量が減少しビット線の容量は増大する傾向に
あり、ビット線の干渉を考慮したテスティングを行うこ
とが要求されている。
【0018】しかし、後述する本発明の一実施形態のよ
うに、I/O圧縮テストモードにおいて、外部アドレス
のカラムアドレスデータを、ビット線干渉を考慮したデ
ータパターンとして入力することでき、かつリード動作
時にメモリから読み出したデータを、比較データと比較
する場合、対応する外部アドレスのカラムアドレスデー
タとの比較をするという構成を、従来のI/O圧縮テス
ト回路も、上述した特許第3038618号公報に記載
のメモリ装置も有しておらず、これらの組み合わせでも
実現出来ない。
うに、I/O圧縮テストモードにおいて、外部アドレス
のカラムアドレスデータを、ビット線干渉を考慮したデ
ータパターンとして入力することでき、かつリード動作
時にメモリから読み出したデータを、比較データと比較
する場合、対応する外部アドレスのカラムアドレスデー
タとの比較をするという構成を、従来のI/O圧縮テス
ト回路も、上述した特許第3038618号公報に記載
のメモリ装置も有しておらず、これらの組み合わせでも
実現出来ない。
【0019】その結果、従来のI/O圧縮テスト回路で
はビット線の干渉を考慮したデータパターンを外部から
取り込むことができず、ビット線の干渉テストをI/O
圧縮時にはテストできないという欠点がある。
はビット線の干渉を考慮したデータパターンを外部から
取り込むことができず、ビット線の干渉テストをI/O
圧縮時にはテストできないという欠点がある。
【0020】さらには、各I/Oには同一データが書き
込まれる構成となっているため、バスがショートしてい
た場合には、このショートしていることを検出できない
という欠点もある。
込まれる構成となっているため、バスがショートしてい
た場合には、このショートしていることを検出できない
という欠点もある。
【0021】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、I/O圧縮テストを適用するこ
とによって、選別工程での同時測定数を減らすことな
く、外部アドレスのカラムアドレスデータをテストパタ
ンデータとして用い、かつそのテストパタンデータをビ
ット線の干渉を考慮したデータパターンとすることによ
り、ビット線の干渉による不良を検出でき、テスト効率
および品質の向上に寄与することにある。
みなされたものであり、I/O圧縮テストを適用するこ
とによって、選別工程での同時測定数を減らすことな
く、外部アドレスのカラムアドレスデータをテストパタ
ンデータとして用い、かつそのテストパタンデータをビ
ット線の干渉を考慮したデータパターンとすることによ
り、ビット線の干渉による不良を検出でき、テスト効率
および品質の向上に寄与することにある。
【0022】
【課題を解決するための手段】本発明の半導体装置は、
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択された所定バンクのメモリ
セルに書き込むとともに、リード動作時の外部アドレス
のカラムアドレスデータを比較データとして前記メモリ
セル以外の保持手段に保持し、前記メモリセルから読み
出した前記外部アドレスのカラムアドレスデータと前記
比較データとを比較した比較結果を1ビット信号で外部
へ出力するI/O圧縮手段を備えることを特徴とする。
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択された所定バンクのメモリ
セルに書き込むとともに、リード動作時の外部アドレス
のカラムアドレスデータを比較データとして前記メモリ
セル以外の保持手段に保持し、前記メモリセルから読み
出した前記外部アドレスのカラムアドレスデータと前記
比較データとを比較した比較結果を1ビット信号で外部
へ出力するI/O圧縮手段を備えることを特徴とする。
【0023】また、前記I/O圧縮手段が前記外部アド
レスのカラムアドレスデータをメモリセルへ書き込むタ
イミングは、ライトコマンド実行タイミングに同期させ
ることができる。
レスのカラムアドレスデータをメモリセルへ書き込むタ
イミングは、ライトコマンド実行タイミングに同期させ
ることができる。
【0024】さらに、前記外部アドレスのカラムアドレ
スデータが、前記I/O圧縮テストパタンとしての任意
のデータとして前記メモリセルおよび比較手段に供給さ
れてもよい。
スデータが、前記I/O圧縮テストパタンとしての任意
のデータとして前記メモリセルおよび比較手段に供給さ
れてもよい。
【0025】さらにまた、前記I/O圧縮手段が、前記
メモリセルに書き込まれた前記外部アドレスのカラムア
ドレスデータを前記メモリセルから前記I/O圧縮テス
トパタンのデータとして読み出すタイミングは、リード
コマンド実行タイミングに同期してもよい。
メモリセルに書き込まれた前記外部アドレスのカラムア
ドレスデータを前記メモリセルから前記I/O圧縮テス
トパタンのデータとして読み出すタイミングは、リード
コマンド実行タイミングに同期してもよい。
【0026】また、前記I/O圧縮手段は、前記ライト
動作時および前記リード動作時とも前記外部アドレスの
カラムアドレスデータを受けてロウアドレスデコーダへ
出力するロウアドレスバッファと、前記ライト動作時お
よび前記リード動作時のカラムアドレスを生成する内部
アドレス生成手段と、この内部アドレス生成手段の出力
するカラムアドレスと前記外部アドレスのカラムアドレ
スデータとを選択的にカラムデコーダへ出力すカラムア
ドレスバッファと、前記ライト動作時の外部アドレスの
カラムアドレスデータを保持するライトバッファと、前
記リード動作時に外部から供給される外部アドレスのカ
ラムアドレスデータを比較データとして、前記メモリセ
ルから読み出した前記外部アドレスのカラムアドレスデ
ータと比較する比較手段とで構成する。
動作時および前記リード動作時とも前記外部アドレスの
カラムアドレスデータを受けてロウアドレスデコーダへ
出力するロウアドレスバッファと、前記ライト動作時お
よび前記リード動作時のカラムアドレスを生成する内部
アドレス生成手段と、この内部アドレス生成手段の出力
するカラムアドレスと前記外部アドレスのカラムアドレ
スデータとを選択的にカラムデコーダへ出力すカラムア
ドレスバッファと、前記ライト動作時の外部アドレスの
カラムアドレスデータを保持するライトバッファと、前
記リード動作時に外部から供給される外部アドレスのカ
ラムアドレスデータを比較データとして、前記メモリセ
ルから読み出した前記外部アドレスのカラムアドレスデ
ータと比較する比較手段とで構成する。
【0027】さらに、前記カラムアドレスバッファが、
前記ライト動作時に外部から供給される外部アドレスの
カラムアドレスを保持し、保持した前記カラムアドレス
を前記リード動作時のカラムアドレスとしてカラムデコ
ーダへ出力することもできる。
前記ライト動作時に外部から供給される外部アドレスの
カラムアドレスを保持し、保持した前記カラムアドレス
を前記リード動作時のカラムアドレスとしてカラムデコ
ーダへ出力することもできる。
【0028】さらにまた、前記I/O圧縮手段が前記メ
モリセルに書き込む前記外部アドレスのカラムアドレス
データを、ビット線間の干渉による不良検出用のテスト
パタンとする。
モリセルに書き込む前記外部アドレスのカラムアドレス
データを、ビット線間の干渉による不良検出用のテスト
パタンとする。
【0029】また、前記リードコマンド実行に同期して
前記I/O圧縮手段により前記メモリセルから読み出さ
れた前記外部アドレスのカラムアドレスデータと、前記
リードコマンド実行時の前記外部アドレスのカラムアド
レスデータとはデータ要素が1対1で対応するように予
め構成することもできる。
前記I/O圧縮手段により前記メモリセルから読み出さ
れた前記外部アドレスのカラムアドレスデータと、前記
リードコマンド実行時の前記外部アドレスのカラムアド
レスデータとはデータ要素が1対1で対応するように予
め構成することもできる。
【0030】本発明の半導体記憶装置の他の特徴は、テ
ストモード時に多ビット構成の同期型ダイナミック・ラ
ンダムアクセス・メモリを複数個同時測定するI/O圧
縮テストパタンとしてライト動作時の外部アドレスのカ
ラムアドレスデータを選択されたバンクのメモリセルに
書き込み保持し、リード動作時に前記メモリセルから読
み出した前記外部アドレスのカラムアドレスデータのパ
ラレルデータをシリアルデータに変換し外部クロック同
期で順次出力して不良メモリセルの特定用に外部へ出力
するI/O圧縮手段を備えることにある。
ストモード時に多ビット構成の同期型ダイナミック・ラ
ンダムアクセス・メモリを複数個同時測定するI/O圧
縮テストパタンとしてライト動作時の外部アドレスのカ
ラムアドレスデータを選択されたバンクのメモリセルに
書き込み保持し、リード動作時に前記メモリセルから読
み出した前記外部アドレスのカラムアドレスデータのパ
ラレルデータをシリアルデータに変換し外部クロック同
期で順次出力して不良メモリセルの特定用に外部へ出力
するI/O圧縮手段を備えることにある。
【0031】また、テストモード時に多ビット構成の同
期型ダイナミック・ランダムアクセス・メモリを複数個
同時測定するI/O圧縮テストパタンとしてライト動作
時の直前に外部アドレスのカラムアドレスデータをライ
トデータおよび比較データとしてライトデータ保持手段
に書き込み保持し、その保持した前記外部アドレスのカ
ラムアドレスデータをライト動作時に選択されたバンク
のメモリセルに書き込むとともに、リード動作時に前記
メモリセルから読み出した前記外部アドレスのカラムア
ドレスデータと前記比較データとを比較した判定結果を
1ビット信号で外部へ出力するI/O圧縮手段を備え
る。
期型ダイナミック・ランダムアクセス・メモリを複数個
同時測定するI/O圧縮テストパタンとしてライト動作
時の直前に外部アドレスのカラムアドレスデータをライ
トデータおよび比較データとしてライトデータ保持手段
に書き込み保持し、その保持した前記外部アドレスのカ
ラムアドレスデータをライト動作時に選択されたバンク
のメモリセルに書き込むとともに、リード動作時に前記
メモリセルから読み出した前記外部アドレスのカラムア
ドレスデータと前記比較データとを比較した判定結果を
1ビット信号で外部へ出力するI/O圧縮手段を備え
る。
【0032】さらに、前記I/O圧縮手段が前記外部ア
ドレスのカラムアドレスデータを前記ライトデータ保持
手段へ書き込むタイミングは、第1のモードレジスタ設
定コマンドに続く第2のモードレジスタ設定コマンドの
実行タイミングに同期する。
ドレスのカラムアドレスデータを前記ライトデータ保持
手段へ書き込むタイミングは、第1のモードレジスタ設
定コマンドに続く第2のモードレジスタ設定コマンドの
実行タイミングに同期する。
【0033】さらにまた、前記I/O圧縮手段が、前記
第2のモードレジスタ設定コマンドの実行タイミング時
のみ前記外部アドレスのカラムアドレスデータをライト
データおよび比較データとしてライトデータ保持手段に
書き込み、それ以外のライトコマンドおよびリードコマ
ンド実行時のカラムアドレスは前記外部アドレスから取
り込む機能を有する。
第2のモードレジスタ設定コマンドの実行タイミング時
のみ前記外部アドレスのカラムアドレスデータをライト
データおよび比較データとしてライトデータ保持手段に
書き込み、それ以外のライトコマンドおよびリードコマ
ンド実行時のカラムアドレスは前記外部アドレスから取
り込む機能を有する。
【0034】また、前記I/O圧縮手段は、前記ライト
動作時および前記リード動作時の外部アドレスを受けて
ロウアドレスデコーダへ出力するロウアドレスバッファ
と、前記外部アドレスをカラムデコーダへ出力するカラ
ムアドレスバッファと、前記ライト動作直前に外部から
供給される外部アドレスのカラムアドレスデータを前記
第2のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に前記メモリセルに書
き込むライトバッファと、前記テストリード信号がアク
ティブ状態の時に前記リード動作時のライトデータ保持
手段に保持された前記外部アドレスのカラムアドレスデ
ータと前記メモリセルから読み出した前記外部アドレス
のカラムアドレスデータとを比較する比較手段とで構成
することもできる。
動作時および前記リード動作時の外部アドレスを受けて
ロウアドレスデコーダへ出力するロウアドレスバッファ
と、前記外部アドレスをカラムデコーダへ出力するカラ
ムアドレスバッファと、前記ライト動作直前に外部から
供給される外部アドレスのカラムアドレスデータを前記
第2のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に前記メモリセルに書
き込むライトバッファと、前記テストリード信号がアク
ティブ状態の時に前記リード動作時のライトデータ保持
手段に保持された前記外部アドレスのカラムアドレスデ
ータと前記メモリセルから読み出した前記外部アドレス
のカラムアドレスデータとを比較する比較手段とで構成
することもできる。
【0035】本発明の半導体記憶装置のテスト方法は、
ライト動作時および前記リード動作時に外部から供給さ
れる外部アドレスを受けてロウアドレスデコーダへ出力
するロウアドレスバッファと、前記外部アドレスをカラ
ムデコーダへ出力するカラムアドレスバッファと、前記
ライト動作実行直前の外部アドレスのカラムアドレスデ
ータを前記第2のモードレジスタ設定コマンド実行に応
答して保持するライトデータ保持手段と、前記ライトデ
ータ保持手段の保持する外部アドレスのカラムアドレス
データをテストリード信号がアクティブ状態の時にメモ
リセルに書き込むライトバッファと、前記テストリード
信号がアクティブ状態の時に前記リード動作時のライト
データ保持手段に保持された前記外部アドレスのカラム
アドレスデータを比較データとして、前記メモリセルか
ら読み出した前記外部アドレスのカラムアドレスデータ
と比較する比較手段とで構成するI/O圧縮手段を用
い、テストモード時に多ビット構成の同期型ダイナミッ
ク・ランダムアクセス・メモリを複数個同時測定するI
/O圧縮テストパタンとして、前記I/O圧縮手段が、
ライト動作時の外部アドレスのカラムアドレスデータを
選択されたバンクのメモリセルに書き込むとともに、前
記外部アドレスのカラムアドレスデータを比較データと
して前記メモリセル以外の保持手段に保持させ、リード
動作時に前記メモリセルに格納された前記外部アドレス
のカラムアドレスデータを読み出して前記比較データと
比較した判定結果を1ビット信号で外部へ出力すること
によって、前記メモリセルに不良が存在するか否かを示
すことを特徴とする。
ライト動作時および前記リード動作時に外部から供給さ
れる外部アドレスを受けてロウアドレスデコーダへ出力
するロウアドレスバッファと、前記外部アドレスをカラ
ムデコーダへ出力するカラムアドレスバッファと、前記
ライト動作実行直前の外部アドレスのカラムアドレスデ
ータを前記第2のモードレジスタ設定コマンド実行に応
答して保持するライトデータ保持手段と、前記ライトデ
ータ保持手段の保持する外部アドレスのカラムアドレス
データをテストリード信号がアクティブ状態の時にメモ
リセルに書き込むライトバッファと、前記テストリード
信号がアクティブ状態の時に前記リード動作時のライト
データ保持手段に保持された前記外部アドレスのカラム
アドレスデータを比較データとして、前記メモリセルか
ら読み出した前記外部アドレスのカラムアドレスデータ
と比較する比較手段とで構成するI/O圧縮手段を用
い、テストモード時に多ビット構成の同期型ダイナミッ
ク・ランダムアクセス・メモリを複数個同時測定するI
/O圧縮テストパタンとして、前記I/O圧縮手段が、
ライト動作時の外部アドレスのカラムアドレスデータを
選択されたバンクのメモリセルに書き込むとともに、前
記外部アドレスのカラムアドレスデータを比較データと
して前記メモリセル以外の保持手段に保持させ、リード
動作時に前記メモリセルに格納された前記外部アドレス
のカラムアドレスデータを読み出して前記比較データと
比較した判定結果を1ビット信号で外部へ出力すること
によって、前記メモリセルに不良が存在するか否かを示
すことを特徴とする。
【0036】本発明の半導体記憶装置のテスト方法の他
の特徴は、ライト動作時およびリード動作時とも外部ア
ドレスを受けてロウアドレスデコーダへ出力するロウア
ドレスバッファと、前記外部アドレスをカラムデコーダ
へ出力するカラムアドレスバッファと、前記ライト動作
実行直前の外部アドレスのカラムアドレスデータを前記
第2のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に、選択されたバンク
のメモリセルに書き込むライトバッファと、テストリー
ド信号がアクティブ状態の時にメモリセルから読み出し
た前記外部アドレスのカラムアドレスデータをパラレル
シリアル変換手段とで構成するI/O圧縮手段を用い、
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択されたバンクのメモリセル
に書き込み保持し、リード動作時に前記メモリセルから
読み出した前記外部アドレスのカラムアドレスデータの
パラレルデータを、前記パラレルシリアル変換手段によ
りシリアルデータに変換するとともに、外部クロック同
期で順次出力することによって外部で不良メモリセルを
個別に特定することにある。
の特徴は、ライト動作時およびリード動作時とも外部ア
ドレスを受けてロウアドレスデコーダへ出力するロウア
ドレスバッファと、前記外部アドレスをカラムデコーダ
へ出力するカラムアドレスバッファと、前記ライト動作
実行直前の外部アドレスのカラムアドレスデータを前記
第2のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に、選択されたバンク
のメモリセルに書き込むライトバッファと、テストリー
ド信号がアクティブ状態の時にメモリセルから読み出し
た前記外部アドレスのカラムアドレスデータをパラレル
シリアル変換手段とで構成するI/O圧縮手段を用い、
テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択されたバンクのメモリセル
に書き込み保持し、リード動作時に前記メモリセルから
読み出した前記外部アドレスのカラムアドレスデータの
パラレルデータを、前記パラレルシリアル変換手段によ
りシリアルデータに変換するとともに、外部クロック同
期で順次出力することによって外部で不良メモリセルを
個別に特定することにある。
【0037】本発明の半導体記憶装置のテスト方法のさ
らに他の特徴は、ライト動作時およびリード動作時とも
外部アドレス信号を受けて行アドレスデコーダへ出力す
るロウアドレスバッファと、前記外部アドレスをカラム
デコーダへ出力するカラムアドレスバッファと、前記ラ
イト動作実行直前の外部アドレスのカラムアドレスデー
タを第1のモードレジスタ設定コマンドに続く第2のモ
ードレジスタ設定コマンドに応答して保持するライトデ
ータ保持手段と、前記ライトデータ保持手段の保持する
外部アドレスのカラムアドレスデータをテストリード信
号がアクティブ状態の時にメモリセルに書き込むライト
バッファと、前記テストリード信号がアクティブ状態の
時に前記リード動作時のライトデータ保持手段に保持さ
れた前記外部アドレスのカラムアドレスデータとメモリ
セルから読み出した前記外部アドレスのカラムアドレス
データとを比較する比較手段とで構成する前記I/O圧
縮手段を用いて、前記I/O圧縮手段は、前記第2のモ
ードレジスタ設定コマンドの実行タイミング時のみ前記
外部アドレスのカラムアドレスデータをライトデータお
よび比較データとしてライトデータ保持手段に保持さ
せ、ライト動作時には、前記ライトデータ保持手段の保
持する前記外部アドレスのカラムアドレスデータをライ
トコマンド実行時の外部アドレスの指すメモリセルに格
納させ、リード動作時には、リードコマンド実行時の外
部アドレスの指すメモリセルに格納された前記外部アド
レスのカラムアドレスデータを読み出して、前記ライト
データ保持手段の保持する前記外部アドレスのカラムア
ドレスデータと比較した比較結果を1ビット信号で外部
へ出力することによって、前記メモリセルに不良が存在
するか否かを示すことにある。
らに他の特徴は、ライト動作時およびリード動作時とも
外部アドレス信号を受けて行アドレスデコーダへ出力す
るロウアドレスバッファと、前記外部アドレスをカラム
デコーダへ出力するカラムアドレスバッファと、前記ラ
イト動作実行直前の外部アドレスのカラムアドレスデー
タを第1のモードレジスタ設定コマンドに続く第2のモ
ードレジスタ設定コマンドに応答して保持するライトデ
ータ保持手段と、前記ライトデータ保持手段の保持する
外部アドレスのカラムアドレスデータをテストリード信
号がアクティブ状態の時にメモリセルに書き込むライト
バッファと、前記テストリード信号がアクティブ状態の
時に前記リード動作時のライトデータ保持手段に保持さ
れた前記外部アドレスのカラムアドレスデータとメモリ
セルから読み出した前記外部アドレスのカラムアドレス
データとを比較する比較手段とで構成する前記I/O圧
縮手段を用いて、前記I/O圧縮手段は、前記第2のモ
ードレジスタ設定コマンドの実行タイミング時のみ前記
外部アドレスのカラムアドレスデータをライトデータお
よび比較データとしてライトデータ保持手段に保持さ
せ、ライト動作時には、前記ライトデータ保持手段の保
持する前記外部アドレスのカラムアドレスデータをライ
トコマンド実行時の外部アドレスの指すメモリセルに格
納させ、リード動作時には、リードコマンド実行時の外
部アドレスの指すメモリセルに格納された前記外部アド
レスのカラムアドレスデータを読み出して、前記ライト
データ保持手段の保持する前記外部アドレスのカラムア
ドレスデータと比較した比較結果を1ビット信号で外部
へ出力することによって、前記メモリセルに不良が存在
するか否かを示すことにある。
【0038】本発明の半導体記憶装置のテスト方法の他
の特徴は、ライトまたはリード動作を制御するコマンド
として、アクティブコマンド、ライトコマンド、プリチ
ャージコマンド、リードコマンドを備え、予めI/O圧
縮テストモードをモードレジスターに設定しておき、前
記モードレジスターをモードレジスタ設定コマンド実行
によりアクセスし、テストモードへのエントリーをする
ステップと、前記アクティブコマンド実行により、メモ
リバンクの選択およびロウアドレスを選択してワード線
を選択するステップと、前記アクティブコマンド後の前
記ライトコマンド実行により、内蔵するアドレス発生回
手段で生成した内部アドレスデータをカラムアドレスバ
ッファに取り込むステップと、テストモードイネーブル
信号に応答して外部アドレスのカラムアドレスデータを
ライトバッファへ取り込み、グローバルI/Oバスおよ
びローカルI/Oバスを介してカラムアドレスデコーダ
で選択されたセンスアンプへ伝達するステップと、前記
センスアンプでさらに増幅された前記外部アドレスのカ
ラムアドレスデータをビット線を介して、選択されたバ
ンクのメモリセルへ書き込むステップと、プリチャージ
コマンド実行時に前記メモリセルへのリストアおよびプ
リチャージを実行するステップと、リード動作時に、前
記アクティブコマンドおよびリードコマンドを順次実行
し、リード動作時のカラムアドレスとして前記カラムア
ドレスバッファーに保持された前記外部アドレスのカラ
ムアドレスデータを用いるステップと、前記リードコマ
ンド実行により、前記アクティブコマンド実行で選択さ
れたバンクのメモリセルに格納されたデータが、前記ロ
ーカルI/Oおよび前記グローバルI/Oを介し、リー
ドライトバスを通じて前記外部アドレスのカラムアドレ
スデータから取り込まれた比較用データと比較回路で比
較判定され、判定結果が出力端子へ伝達されるステップ
と、を備えることにある。
の特徴は、ライトまたはリード動作を制御するコマンド
として、アクティブコマンド、ライトコマンド、プリチ
ャージコマンド、リードコマンドを備え、予めI/O圧
縮テストモードをモードレジスターに設定しておき、前
記モードレジスターをモードレジスタ設定コマンド実行
によりアクセスし、テストモードへのエントリーをする
ステップと、前記アクティブコマンド実行により、メモ
リバンクの選択およびロウアドレスを選択してワード線
を選択するステップと、前記アクティブコマンド後の前
記ライトコマンド実行により、内蔵するアドレス発生回
手段で生成した内部アドレスデータをカラムアドレスバ
ッファに取り込むステップと、テストモードイネーブル
信号に応答して外部アドレスのカラムアドレスデータを
ライトバッファへ取り込み、グローバルI/Oバスおよ
びローカルI/Oバスを介してカラムアドレスデコーダ
で選択されたセンスアンプへ伝達するステップと、前記
センスアンプでさらに増幅された前記外部アドレスのカ
ラムアドレスデータをビット線を介して、選択されたバ
ンクのメモリセルへ書き込むステップと、プリチャージ
コマンド実行時に前記メモリセルへのリストアおよびプ
リチャージを実行するステップと、リード動作時に、前
記アクティブコマンドおよびリードコマンドを順次実行
し、リード動作時のカラムアドレスとして前記カラムア
ドレスバッファーに保持された前記外部アドレスのカラ
ムアドレスデータを用いるステップと、前記リードコマ
ンド実行により、前記アクティブコマンド実行で選択さ
れたバンクのメモリセルに格納されたデータが、前記ロ
ーカルI/Oおよび前記グローバルI/Oを介し、リー
ドライトバスを通じて前記外部アドレスのカラムアドレ
スデータから取り込まれた比較用データと比較回路で比
較判定され、判定結果が出力端子へ伝達されるステップ
と、を備えることにある。
【0039】
【発明の実施の形態】本発明は、前述したように、1つ
の半導体チップの複数本のI/Oの数を1本に共通化し
て、テスト時にテスト対象のSDRAMとテスト装置
(メモリテスタ)とをインタフェースするとともに、メ
モリテスタに装着されるテストボード側のI/Oを多数
の半導体チップに割り当てることによって、I/O圧縮
テストを適用しない場合に比べると、1度にテストでき
る半導体チップの数を増加させることが出来るSDRA
M、あるいはDRAMのテストに適用するものである。
の半導体チップの複数本のI/Oの数を1本に共通化し
て、テスト時にテスト対象のSDRAMとテスト装置
(メモリテスタ)とをインタフェースするとともに、メ
モリテスタに装着されるテストボード側のI/Oを多数
の半導体チップに割り当てることによって、I/O圧縮
テストを適用しない場合に比べると、1度にテストでき
る半導体チップの数を増加させることが出来るSDRA
M、あるいはDRAMのテストに適用するものである。
【0040】その概要を述べると、第1および第2の実
施形態におけるライト動作では、ロウアドレス取り込み
時は、外部よりアドレス信号を入力し、次にカラムアド
レスは内部で発生させたアドレス信号を用いる。このと
き、内部・外部アドレス切替信号により、外部のアドレ
ス信号はメモリセルへのライトデータとして用いる。こ
こまでは、第1および第2の実施形態ともに同じ動作を
行う。
施形態におけるライト動作では、ロウアドレス取り込み
時は、外部よりアドレス信号を入力し、次にカラムアド
レスは内部で発生させたアドレス信号を用いる。このと
き、内部・外部アドレス切替信号により、外部のアドレ
ス信号はメモリセルへのライトデータとして用いる。こ
こまでは、第1および第2の実施形態ともに同じ動作を
行う。
【0041】違いはリード動作の時であり、第1の実施
形態ではライトデータ(外部アドレス信号)はレジスタ
にストアされており、メモリセルから読み出されたデー
タと比較判定を行い、出力は1クロックで終わる。第2
の実施形態では、メモリセルから読み出されたデータは
パラレルシリアル変換を行いI/Oの本数分だけクロッ
クに同期して出力される。
形態ではライトデータ(外部アドレス信号)はレジスタ
にストアされており、メモリセルから読み出されたデー
タと比較判定を行い、出力は1クロックで終わる。第2
の実施形態では、メモリセルから読み出されたデータは
パラレルシリアル変換を行いI/Oの本数分だけクロッ
クに同期して出力される。
【0042】次に第3の実施形態は、MRS2コマンド
実行時に外部アドレス信号をライトデータとして取り込
み、これをレジスタにストアする。それ以降は通常動作
時と同様にロウアドレスおよびカラムアドレスを外部か
ら取り込む。但し、この時のメモリセルへ書き込まれる
データは、MRS2コマンドにてレジスタへストアされ
たデータを使用する。
実行時に外部アドレス信号をライトデータとして取り込
み、これをレジスタにストアする。それ以降は通常動作
時と同様にロウアドレスおよびカラムアドレスを外部か
ら取り込む。但し、この時のメモリセルへ書き込まれる
データは、MRS2コマンドにてレジスタへストアされ
たデータを使用する。
【0043】リード動作は、第1の実施形態と同様にレ
ジスタにストアされたデータと比較判定を行い、1クロ
ックで結果を出力する。
ジスタにストアされたデータと比較判定を行い、1クロ
ックで結果を出力する。
【0044】すなわち、多ビット構成の同期型DRAM
におけるテスト時の同時測定個数向上を目的としたI/
O圧縮テスト回路の部分に、外部アドレス信号をライト
データとして取り入れることにより、I/O圧縮テスト
時のI/Oに任意のデータを書き込む構成を備えるもの
である。
におけるテスト時の同時測定個数向上を目的としたI/
O圧縮テスト回路の部分に、外部アドレス信号をライト
データとして取り入れることにより、I/O圧縮テスト
時のI/Oに任意のデータを書き込む構成を備えるもの
である。
【0045】はじめに、本発明の半導体記憶装置の第1
の実施形態を図面を参照しながら詳細に説明する。
の実施形態を図面を参照しながら詳細に説明する。
【0046】第1の実施形態の構成を適用した半導体記
憶装置のブロック図を示した図1を参照すると、モード
レジスタMRと、コマンドデコーダCMDと、コントロ
ール回路CTCと、アドレス発生器ADGと、ロウアド
レスバッファRABと、ロウデコーダRDCと、カラム
アドレスバッファCABと、カラムデコーダCDCと、
センスアンプSAと、メモリセルアレイMALと、ライ
トバッファWBFと、比較回路CPと、入出力バッファ
IOBとをそれぞれ備える。
憶装置のブロック図を示した図1を参照すると、モード
レジスタMRと、コマンドデコーダCMDと、コントロ
ール回路CTCと、アドレス発生器ADGと、ロウアド
レスバッファRABと、ロウデコーダRDCと、カラム
アドレスバッファCABと、カラムデコーダCDCと、
センスアンプSAと、メモリセルアレイMALと、ライ
トバッファWBFと、比較回路CPと、入出力バッファ
IOBとをそれぞれ備える。
【0047】外部から制御信号として、ロウアドレス・
ストローブ信号/RAS、カラムアドレス・ストローブ
信号/CAS、チップセレクト信号/CS、ライトイネ
ーブル信号/WEがそれぞれ与えられる。
ストローブ信号/RAS、カラムアドレス・ストローブ
信号/CAS、チップセレクト信号/CS、ライトイネ
ーブル信号/WEがそれぞれ与えられる。
【0048】外部アドレスとして外部アドレスA0〜A
nが、モードレジスタMR、ロウアドレスバッファRA
B、カラムアドレスバッファCAB、ライトバッファW
BFおよび比較回路CPにそれぞれ供給される。
nが、モードレジスタMR、ロウアドレスバッファRA
B、カラムアドレスバッファCAB、ライトバッファW
BFおよび比較回路CPにそれぞれ供給される。
【0049】外部アドレスは、例えば上位9ビットがロ
ウアドレス、下位8ビットがカラムアドレスとして順に
与えられ、例えば、131,072×8ビットのメモリ
セルアレイMALから1ワードのメモリセルを選択す
る。
ウアドレス、下位8ビットがカラムアドレスとして順に
与えられ、例えば、131,072×8ビットのメモリ
セルアレイMALから1ワードのメモリセルを選択す
る。
【0050】その選択は、ロウアドレスを指定してロウ
アドレス・ストローブ信号/RAS(/は負論理のバー
を示す)をアクティブにした後、カラムアドレスを指定
してカラムアドレス・ストローブ信号/CASをアクテ
ィブにする。
アドレス・ストローブ信号/RAS(/は負論理のバー
を示す)をアクティブにした後、カラムアドレスを指定
してカラムアドレス・ストローブ信号/CASをアクテ
ィブにする。
【0051】モードレジスタMRは、外部アドレスのう
ちの一部のアドレスで動作モードが書き込まれそれを保
持するレジスタである。
ちの一部のアドレスで動作モードが書き込まれそれを保
持するレジスタである。
【0052】コマンドデコーダCMDは、外部制御信号
のロウアドレス・ストローブ信号/RAS、カラムアド
レス・ストローブ信号/CAS、チップセレクト信号/
CS、ライトイネーブル信号/WEを受けてデコードす
る。
のロウアドレス・ストローブ信号/RAS、カラムアド
レス・ストローブ信号/CAS、チップセレクト信号/
CS、ライトイネーブル信号/WEを受けてデコードす
る。
【0053】コントロール回路CTCは、コマンドデコ
ーダCMDでデコードされたデコード結果に基づき、内
部制御信号を発生する。
ーダCMDでデコードされたデコード結果に基づき、内
部制御信号を発生する。
【0054】アドレス発生器ADGは、コントロール回
路CTCにより制御されて同期動作を開始し、リード動
作時およびライト動作時のカラムアドレスを生成する。
路CTCにより制御されて同期動作を開始し、リード動
作時およびライト動作時のカラムアドレスを生成する。
【0055】すなわち、本発明においては、外部アドレ
スのうちカラムアドレスデータをライトデータとして使
用するので、カラムデコーダCDCに供給するカラムア
ドレスをアドレス発生器ADGで発生させている。
スのうちカラムアドレスデータをライトデータとして使
用するので、カラムデコーダCDCに供給するカラムア
ドレスをアドレス発生器ADGで発生させている。
【0056】ロウアドレスバッファRABは、外部アド
レスを入力し、ロウアドレス・ストローブ信号/RAS
によりロウアドレスを出力する。
レスを入力し、ロウアドレス・ストローブ信号/RAS
によりロウアドレスを出力する。
【0057】ロウデコーダRDCは、ロウアドレスバッ
ファRABからのロウアドレスデータを入力し、選択さ
れたメモリアレイの対応するワード線を選択する。
ファRABからのロウアドレスデータを入力し、選択さ
れたメモリアレイの対応するワード線を選択する。
【0058】カラムアドレスバッファCABは、外部ア
ドレスを入力し、カラムアドレス・ストローブ信号/C
ASによりカラムアドレスを出力する。
ドレスを入力し、カラムアドレス・ストローブ信号/C
ASによりカラムアドレスを出力する。
【0059】カラムデコーダCDCは、カラムアドレス
バッファCABからのカラムアドレスデータを入力し、
選択されたメモリアレイの対応するビット線を選択す
る。
バッファCABからのカラムアドレスデータを入力し、
選択されたメモリアレイの対応するビット線を選択す
る。
【0060】メモリセルアレイMALは、複数のバンク
に分割された(図中ではバンク表示は省略)メモリセル
がX軸方向およびY軸方向に交叉配置される。
に分割された(図中ではバンク表示は省略)メモリセル
がX軸方向およびY軸方向に交叉配置される。
【0061】ライトバッファWBFは、ライトコマンド
実行時に外部アドレスのカラムアドレスデータを格納す
る。すなわち、本発明では外部アドレスのカラムアドレ
スデータをテストパタンデータとして用いるので、テス
ト時にメモリセルアレイMALへのデータ書き込みはこ
のバッファから書き込まれる。
実行時に外部アドレスのカラムアドレスデータを格納す
る。すなわち、本発明では外部アドレスのカラムアドレ
スデータをテストパタンデータとして用いるので、テス
ト時にメモリセルアレイMALへのデータ書き込みはこ
のバッファから書き込まれる。
【0062】比較回路CPは、リードコマンドREAD
実行時に外部から供給される外部アドレスのうちのカラ
ムアドレスデータを比較データとしてメモリセルアレイ
MALから読み出したデータ(ライト時に書き込まれた
外部アドレスのカラムアドレスデータ)と比較する。比
較した結果、全てが一致すると“1”レベルを出力し、
不一致が1つでもあれば“0”レベルを出力する。
実行時に外部から供給される外部アドレスのうちのカラ
ムアドレスデータを比較データとしてメモリセルアレイ
MALから読み出したデータ(ライト時に書き込まれた
外部アドレスのカラムアドレスデータ)と比較する。比
較した結果、全てが一致すると“1”レベルを出力し、
不一致が1つでもあれば“0”レベルを出力する。
【0063】入出力バッファIOBは、通常状態では、
テストリードセット信号が非アクティブとなり、データ
アンプから出力される読み出しデータを出力データセレ
クト回路DOUTを介して外部に出力する。テスト時に
は、テストリードセット信号がアクティブとなり、比較
回路CPの出力を選択して出力する。
テストリードセット信号が非アクティブとなり、データ
アンプから出力される読み出しデータを出力データセレ
クト回路DOUTを介して外部に出力する。テスト時に
は、テストリードセット信号がアクティブとなり、比較
回路CPの出力を選択して出力する。
【0064】本発明の半導体記憶装置の、入出力回路部
とメモリセルアレイとを含む主要部の構成を示した図2
を参照すると、データ入力端子DQ0〜DQnに供給さ
れるデータは、インプットバッファIBFに入力され、
インプットバッファIBFの出力はセレクタSEL0〜
SELnにそれぞれ入力される。
とメモリセルアレイとを含む主要部の構成を示した図2
を参照すると、データ入力端子DQ0〜DQnに供給さ
れるデータは、インプットバッファIBFに入力され、
インプットバッファIBFの出力はセレクタSEL0〜
SELnにそれぞれ入力される。
【0065】これらのセレクタSEL0〜SELnの他
の入力端には、外部アドレスA0〜Anがそれぞれに対
応して入力される。
の入力端には、外部アドレスA0〜Anがそれぞれに対
応して入力される。
【0066】さらに、これらのセレクタSEL0〜SE
Lnの他の入力端には、テストライトセット信号が外部
から入力されている。
Lnの他の入力端には、テストライトセット信号が外部
から入力されている。
【0067】これらのセレクタSEL0〜SELnの出
力は、ライトバッファWBF0〜WBFnにそれぞれ入
力され、ライトバッファWBF0〜WBFnの出力はラ
イトアンプWAP0〜WAPnにそれぞれ入力されてい
る。
力は、ライトバッファWBF0〜WBFnにそれぞれ入
力され、ライトバッファWBF0〜WBFnの出力はラ
イトアンプWAP0〜WAPnにそれぞれ入力されてい
る。
【0068】ライトアンプWAP0〜WAPnの出力端
には、バスWBST/Nが接続され、バスWBST/N
はグローバルI/Oバスに接続されている。
には、バスWBST/Nが接続され、バスWBST/N
はグローバルI/Oバスに接続されている。
【0069】グローバルI/OバスはローカルI/Oバ
スに接続され、ローカルI/Oバスはビット線に接続さ
れている。
スに接続され、ローカルI/Oバスはビット線に接続さ
れている。
【0070】一方、グローバルI/Oバスは、バスRB
ST/Nを介してデータアンプDAPに接続されてい
る。データアンプDAPの出力は、出力データセレクト
回路DOUTと比較回路CPとにそれぞれ入力される。
ST/Nを介してデータアンプDAPに接続されてい
る。データアンプDAPの出力は、出力データセレクト
回路DOUTと比較回路CPとにそれぞれ入力される。
【0071】比較回路CPには、リード動作時の外部ア
ドレスのうちのカラムアドレスデータが、例えばテスト
パタンデータとして供給され、さらに、テストリードセ
ット信号が外部から入力されている。
ドレスのうちのカラムアドレスデータが、例えばテスト
パタンデータとして供給され、さらに、テストリードセ
ット信号が外部から入力されている。
【0072】出力データセレクト回路DOUTには、デ
ータアンプDAPの出力の他に、比較回路CPの出力と
テストリードセット信号が外部から入力されている。
ータアンプDAPの出力の他に、比較回路CPの出力と
テストリードセット信号が外部から入力されている。
【0073】出力データセレクト回路DOUTの出力
は、アウトプットバッファOBFに入力され、アウトプ
ットバッファOBFの出力はデータ出力端子DQ0に出
力される。
は、アウトプットバッファOBFに入力され、アウトプ
ットバッファOBFの出力はデータ出力端子DQ0に出
力される。
【0074】上述した図2の構成によれば、テストモー
ドを使用したI/O圧縮テストに対して適用されること
が理解できるであろうすなわち、本発明による外部アド
レスから各I/Oに対するデータの入出力を説明する
と、ライト動作時は、ライトコマンドWRT実行時に外
部アドレスのカラムアドレスデータをライトデータとし
て取り込む。
ドを使用したI/O圧縮テストに対して適用されること
が理解できるであろうすなわち、本発明による外部アド
レスから各I/Oに対するデータの入出力を説明する
と、ライト動作時は、ライトコマンドWRT実行時に外
部アドレスのカラムアドレスデータをライトデータとし
て取り込む。
【0075】リード動作時は、リードコマンドREAD
実行時に外部アドレスのカラムアドレスデータを比較デ
ータとして取り込むとともに、その比較データを、先の
ライト動作時にメモリセルへ書き込まれた外部アドレス
のカラムアドレスデータであるライトデータと比較する
比較回路CPを設けている。
実行時に外部アドレスのカラムアドレスデータを比較デ
ータとして取り込むとともに、その比較データを、先の
ライト動作時にメモリセルへ書き込まれた外部アドレス
のカラムアドレスデータであるライトデータと比較する
比較回路CPを設けている。
【0076】上述した、ライト動作時にライトコマンド
WRT実行により取り込まれた各I/Oへのテストパタ
ンデータは、近年進展著しい半導体プロセスの微細化に
伴って問題となってきたビット線の干渉テストを可能と
する。
WRT実行により取り込まれた各I/Oへのテストパタ
ンデータは、近年進展著しい半導体プロセスの微細化に
伴って問題となってきたビット線の干渉テストを可能と
する。
【0077】さらに、リード動作時のリードコマンドR
EAD実行時に、外部アドレスのカラムアドレスデータ
を比較データとして取り込むことにより、従来のI/O
圧縮テストと同等のテスト効率も確保している。
EAD実行時に、外部アドレスのカラムアドレスデータ
を比較データとして取り込むことにより、従来のI/O
圧縮テストと同等のテスト効率も確保している。
【0078】以下、具体的に説明する。再び図1を参照
すると、本実施形態では、DRAM回路で多用されてい
るアドレス発生器ADGを備えている。
すると、本実施形態では、DRAM回路で多用されてい
るアドレス発生器ADGを備えている。
【0079】カラムアドレスバッファCABおよびカラ
ムアドレスバッファCABに追加されたアドレス発生器
ADGの回路図を示した図3(図1において点線枠で示
す部分)と、後述する動作説明用のタイミングチャート
を示した図7を併せて参照すると、このアドレス発生器
ADGは、I/O圧縮テストモードへと入ると、アドレ
スリセット信号の“1”レベルに応答してリセットさ
れ、イネーブル状態となる。
ムアドレスバッファCABに追加されたアドレス発生器
ADGの回路図を示した図3(図1において点線枠で示
す部分)と、後述する動作説明用のタイミングチャート
を示した図7を併せて参照すると、このアドレス発生器
ADGは、I/O圧縮テストモードへと入ると、アドレ
スリセット信号の“1”レベルに応答してリセットさ
れ、イネーブル状態となる。
【0080】ライト動作のライトコマンドWRT実行時
に、コントロール回路CTCから出力される内部・外部
アドレス切換信号の“1”レベルに応答して内部アドレ
ス発生に切り替わり、内部アドレスを出力する。
に、コントロール回路CTCから出力される内部・外部
アドレス切換信号の“1”レベルに応答して内部アドレ
ス発生に切り替わり、内部アドレスを出力する。
【0081】その内部アドレスをカラムアドレスバッフ
ァCABが選択し、カラムデコーダCDCに出力する。
カラムデコーダCDCは入力した内部アドレスをカラム
側のアドレスデータとしてデコードする。
ァCABが選択し、カラムデコーダCDCに出力する。
カラムデコーダCDCは入力した内部アドレスをカラム
側のアドレスデータとしてデコードする。
【0082】内部アドレスの発生は、アドレスリセット
信号が“1”レベルになることによって、フリップフロ
ップのマスタ側ラッチおよびスレーブ側ラッチがともに
“0”レベルにリセットされ、アドレスインクリメント
信号Incが“0”レベルであるので、マスタ側ラッチ
およびスレーブ側ラッチがともに“0”レベルを保持す
る。
信号が“1”レベルになることによって、フリップフロ
ップのマスタ側ラッチおよびスレーブ側ラッチがともに
“0”レベルにリセットされ、アドレスインクリメント
信号Incが“0”レベルであるので、マスタ側ラッチ
およびスレーブ側ラッチがともに“0”レベルを保持す
る。
【0083】したがって、このとき、内部・外部アドレ
ス切替信号は“1”レべルに設定されているので、最下
位アドレスA0はフリップフロップのスレーブ側ラッチ
出力の“0”レベルが2段のインバータを介して出力さ
れる。
ス切替信号は“1”レべルに設定されているので、最下
位アドレスA0はフリップフロップのスレーブ側ラッチ
出力の“0”レベルが2段のインバータを介して出力さ
れる。
【0084】一方、最下位アドレスA0は、そのスレー
ブ側ラッチ出力の“0”レベルがインバータを介して
“1”レベルとなり、出力CNT0としてその上位アド
レスを生成するフリップフロップの入力側トランスファ
ゲートを開き、スレーブ側入力のトランスファゲートを
閉じるので、マスタ側ラッチは保持する“0”レベルを
スレーブ側ラッチに転送する。
ブ側ラッチ出力の“0”レベルがインバータを介して
“1”レベルとなり、出力CNT0としてその上位アド
レスを生成するフリップフロップの入力側トランスファ
ゲートを開き、スレーブ側入力のトランスファゲートを
閉じるので、マスタ側ラッチは保持する“0”レベルを
スレーブ側ラッチに転送する。
【0085】この時、マスタ側出力のインバータが
“0”レベルを出力し、スレーブ側の2NANDが
“1”レベルを出力して引っ張り合う状態になるが、マ
スタ側出力のインバータ出力で決定されるようにトラン
ジスタサイズを予め設定してある。
“0”レベルを出力し、スレーブ側の2NANDが
“1”レベルを出力して引っ張り合う状態になるが、マ
スタ側出力のインバータ出力で決定されるようにトラン
ジスタサイズを予め設定してある。
【0086】したがって、このフリップフロップからは
極性反転された“1”レベルが出力され、アドレスA1
としてはさらに極性反転された“0”レベルが出力され
る。
極性反転された“1”レベルが出力され、アドレスA1
としてはさらに極性反転された“0”レベルが出力され
る。
【0087】アドレスInc信号が“1”レベルに変化
すると、最下位アドレスのCNT0は“1”レベルに変
化して最下位アドレスA0も“1”レベルとなる。この
時点ではその上位アドレスのCNT1はまだ“1”レベ
ルを保持し、次のアドレスInc信号の“1”レベルに
よって最下位アドレスのCNT0が“0”レベルに変化
したときに上位アドレスのCNT1も“1”レベルに変
化し、そのアドレスA1も“1”レベルに変化する。
すると、最下位アドレスのCNT0は“1”レベルに変
化して最下位アドレスA0も“1”レベルとなる。この
時点ではその上位アドレスのCNT1はまだ“1”レベ
ルを保持し、次のアドレスInc信号の“1”レベルに
よって最下位アドレスのCNT0が“0”レベルに変化
したときに上位アドレスのCNT1も“1”レベルに変
化し、そのアドレスA1も“1”レベルに変化する。
【0088】つまり、バイナリカウンタとしての機能を
有し、内部アドレスはCNT0〜CNTx(x=1〜
n)でアドレスを指定するので、このカウンタの出力ビ
ットパターンは、000…000→000…001→0
00…010→000…011…と変化する。
有し、内部アドレスはCNT0〜CNTx(x=1〜
n)でアドレスを指定するので、このカウンタの出力ビ
ットパターンは、000…000→000…001→0
00…010→000…011…と変化する。
【0089】上述したように、CNT0〜CNTxはア
ドレスのA0〜Axに対応し、アドレスリセット信号が
入ると、CNT0〜CNTxはすべて“1”レベルにな
る。アドレス信号が解除され、外部クロックに同期した
アドレスINC信号が入ってくると、CNT0は“0”
→“1”レベルへと変化する。
ドレスのA0〜Axに対応し、アドレスリセット信号が
入ると、CNT0〜CNTxはすべて“1”レベルにな
る。アドレス信号が解除され、外部クロックに同期した
アドレスINC信号が入ってくると、CNT0は“0”
→“1”レベルへと変化する。
【0090】CNT0はCNT1にも入力されており、
外部クロックに同期したCNT0のアドレスInc信号
と同じ働きをする。但し、CNT1はCNT0に同期す
る。
外部クロックに同期したCNT0のアドレスInc信号
と同じ働きをする。但し、CNT1はCNT0に同期す
る。
【0091】同様に、次のアドレス信号CNT2もCN
T1に同期し、よって、000…000→000…00
1→000…010→000…011…と変化する。
T1に同期し、よって、000…000→000…00
1→000…010→000…011…と変化する。
【0092】これにより、カラムアドレスデータはリー
ドコマンドREAD実行によりインクリメントされるこ
とになる。
ドコマンドREAD実行によりインクリメントされるこ
とになる。
【0093】一方、ライトコマンドWRT実行時の外部
アドレスA0〜Anは、セレクタSEL0〜SELnに
それぞれ入力される。セレクタSEL0〜SELnの公
知の回路図を示した図4を参照すると、セレクタSL0
〜SLnは、それぞれのセレクタSL0〜SLnが1個
ずつ有するラッチRS0〜RSnに外部アドレスA0〜
Anをセットする。なお、このラッチRCHはコントロ
ール回路CTCからのアドレスラッチ信号でリセットさ
れる。
アドレスA0〜Anは、セレクタSEL0〜SELnに
それぞれ入力される。セレクタSEL0〜SELnの公
知の回路図を示した図4を参照すると、セレクタSL0
〜SLnは、それぞれのセレクタSL0〜SLnが1個
ずつ有するラッチRS0〜RSnに外部アドレスA0〜
Anをセットする。なお、このラッチRCHはコントロ
ール回路CTCからのアドレスラッチ信号でリセットさ
れる。
【0094】それぞれのセレクタSL0〜SLnは、外
部から供給されるテストライトセット信号のアクティブ
状態“1”レベルに応答して、ラッチRSに保持されて
いる外部アドレスA0〜Anを選択して、ライトバッフ
ァWBFに出力する。
部から供給されるテストライトセット信号のアクティブ
状態“1”レベルに応答して、ラッチRSに保持されて
いる外部アドレスA0〜Anを選択して、ライトバッフ
ァWBFに出力する。
【0095】ライトバッファWBFは、セレクタSL0
〜SLnから出力された外部アドレスA0〜Anをそれ
ぞれ対応するライトアンプWAP0〜WAPnを介して
グローバルI/Oバスに出力する。
〜SLnから出力された外部アドレスA0〜Anをそれ
ぞれ対応するライトアンプWAP0〜WAPnを介して
グローバルI/Oバスに出力する。
【0096】グローバルI/Oバスに出力された外部ア
ドレスA0〜Anは、さらにローカルI/Oバスを介し
てカラムデコーダCDCに出力される。カラムデコーダ
CDCに入力された外部アドレスA0〜Anのうち、カ
ラムデコーダCDCで選択されたビット線上の外部アド
レスA0〜Anが、センスアンプSAを通って対応する
ビット線に出力され、そのビット線からメモリセルに書
き込まれる。
ドレスA0〜Anは、さらにローカルI/Oバスを介し
てカラムデコーダCDCに出力される。カラムデコーダ
CDCに入力された外部アドレスA0〜Anのうち、カ
ラムデコーダCDCで選択されたビット線上の外部アド
レスA0〜Anが、センスアンプSAを通って対応する
ビット線に出力され、そのビット線からメモリセルに書
き込まれる。
【0097】次に、リード動作を説明する。プリチャー
ジコマンドPREおよびアクティブコマンドACTが実
行されてバンク選択が行われた後、リードコマンドRE
ADが実行される。
ジコマンドPREおよびアクティブコマンドACTが実
行されてバンク選択が行われた後、リードコマンドRE
ADが実行される。
【0098】リードコマンドREADの実行により、外
部アドレスA0〜Anのうちのロウアドレスデータがロ
ウアドレスバッファRABを介してロウデコーダRDC
に入力され、ワード線選択が行われる。
部アドレスA0〜Anのうちのロウアドレスデータがロ
ウアドレスバッファRABを介してロウデコーダRDC
に入力され、ワード線選択が行われる。
【0099】一方、外部アドレスA0〜Anのうちのカ
ラムアドレスデータは、カラムアドレスバッファCAB
とセレクタSELと比較回路CPとにそれぞれ入力され
る。
ラムアドレスデータは、カラムアドレスバッファCAB
とセレクタSELと比較回路CPとにそれぞれ入力され
る。
【0100】但し、このテストモードの時は、カラムア
ドレスバッファCABに入力される外部アドレスA0〜
Anは使用されず、ライト動作時と同様に、アドレス発
生器ADGで発生したアドレスデータを選択し、カラム
デコーダCDCへ出力する。
ドレスバッファCABに入力される外部アドレスA0〜
Anは使用されず、ライト動作時と同様に、アドレス発
生器ADGで発生したアドレスデータを選択し、カラム
デコーダCDCへ出力する。
【0101】また、セレクタSELに入力される外部ア
ドレスA0〜Anもテストライトセット信号が非アクテ
ィブ状態“0”レベルにあるので選択されず、ライトバ
ッファWBFには出力されない。
ドレスA0〜Anもテストライトセット信号が非アクテ
ィブ状態“0”レベルにあるので選択されず、ライトバ
ッファWBFには出力されない。
【0102】カラムデコーダCDCでデコードされして
いされたビット線にメモリセルのデータが読み出され、
センスアンプSAを介してローカルI/Oバスからグロ
ーバルI/Oバスに出力されたメモリセルのデータはデ
ータアンプDAPでさらに増幅される。データアンプD
APで増幅された信号RWBS信号は比較回路CPおよ
び出力データセレクト回路DOUTへ入力される。
いされたビット線にメモリセルのデータが読み出され、
センスアンプSAを介してローカルI/Oバスからグロ
ーバルI/Oバスに出力されたメモリセルのデータはデ
ータアンプDAPでさらに増幅される。データアンプD
APで増幅された信号RWBS信号は比較回路CPおよ
び出力データセレクト回路DOUTへ入力される。
【0103】出力データセレクト回路DOUTの回路図
を示した図5を参照すると、テストリードセット信号T
RSの“0”レベルでグローバルI/OバスのRWBS
T0を選択し、テストリードセット信号TRSの“1”
レベルでテストモード時のリードデータATESTを選
択してRBS0T0として出力するセレクタDS0と、
テストリードセット信号TRSの“0”レベルでグロー
バルI/OバスのRWBST1を選択し、テストリード
セット信号TRSの“1”レベルのときは選択出力線が
プルアップされ、データ出力RBS0T1を“0”で出
力するトランスファゲートTF1と、この組み合わせの
構成をバスの数に対応して設けた構成を備える。
を示した図5を参照すると、テストリードセット信号T
RSの“0”レベルでグローバルI/OバスのRWBS
T0を選択し、テストリードセット信号TRSの“1”
レベルでテストモード時のリードデータATESTを選
択してRBS0T0として出力するセレクタDS0と、
テストリードセット信号TRSの“0”レベルでグロー
バルI/OバスのRWBST1を選択し、テストリード
セット信号TRSの“1”レベルのときは選択出力線が
プルアップされ、データ出力RBS0T1を“0”で出
力するトランスファゲートTF1と、この組み合わせの
構成をバスの数に対応して設けた構成を備える。
【0104】すなわち、I/O圧縮テストの時にはRB
S0T0のみ有効でリードデータATESTを出力し、
他の出力RBS0T1〜出力RBS0Tnは“0”レベ
ルを出力する。
S0T0のみ有効でリードデータATESTを出力し、
他の出力RBS0T1〜出力RBS0Tnは“0”レベ
ルを出力する。
【0105】一方、比較回路CPの回路図を示した図6
を参照すると、メモリセルからリードされた各I/Oの
データと比較回路CPに比較データとして与えられる外
部アドレスのカラムアドレスデータとは1対1で対応し
ており、例えば圧縮されたI/O数が8だった場合、外
部アドレスA0〜A7の8つのデータが1対1で対応す
る。
を参照すると、メモリセルからリードされた各I/Oの
データと比較回路CPに比較データとして与えられる外
部アドレスのカラムアドレスデータとは1対1で対応し
ており、例えば圧縮されたI/O数が8だった場合、外
部アドレスA0〜A7の8つのデータが1対1で対応す
る。
【0106】比較回路CPに比較データとして入力され
る外部アドレスA0〜An(ここでは一例としてn=
3)は、テストリードセット信号が“1”レベルのアク
ティブ状態にあるので、メモリセルからリードしたデー
タ(外部アドレスのカラムアドレスデータとしてライト
されたテストパタン)RWBST0〜RWBSTn(こ
こでは一例としてn=3)と、それぞれ1ビットずつE
X−NORで比較される。
る外部アドレスA0〜An(ここでは一例としてn=
3)は、テストリードセット信号が“1”レベルのアク
ティブ状態にあるので、メモリセルからリードしたデー
タ(外部アドレスのカラムアドレスデータとしてライト
されたテストパタン)RWBST0〜RWBSTn(こ
こでは一例としてn=3)と、それぞれ1ビットずつE
X−NORで比較される。
【0107】各I/O毎に外部アドレスと一致した場
合、すなわち、それぞれのEX−NORでの比較判定結
果が等しければ各EX−NORの出力は“1”レベルと
なり、各EX−NORの出力である各I/Oの判定結果
はNANDの論理をとり、1つでも不一致で“0”レベ
ルが出力されていれば、NANDの論理なので“1”が
出力される。
合、すなわち、それぞれのEX−NORでの比較判定結
果が等しければ各EX−NORの出力は“1”レベルと
なり、各EX−NORの出力である各I/Oの判定結果
はNANDの論理をとり、1つでも不一致で“0”レベ
ルが出力されていれば、NANDの論理なので“1”が
出力される。
【0108】結局、比較回路出力ATESTは判定結果
が全て等しければ“0”レベルとなり、1つでも不一致
データがあれば、比較回路出力ATESTは“1”レベ
ルとなる。
が全て等しければ“0”レベルとなり、1つでも不一致
データがあれば、比較回路出力ATESTは“1”レベ
ルとなる。
【0109】比較回路CPの出力である1ビットの信号
は、出力データセレクト回路DOUTに入力される。出
力データセレクト回路DOUTは、テストリードセット
信号が“1”レベルであるから、データアンプDAPの
出力RWBSTではなく比較回路CPの出力ATEST
が選択され、アウトプットバッファOBFを介して、1
ビットの信号としてデータ入出力端子の出力端子DQ0
に出力される。
は、出力データセレクト回路DOUTに入力される。出
力データセレクト回路DOUTは、テストリードセット
信号が“1”レベルであるから、データアンプDAPの
出力RWBSTではなく比較回路CPの出力ATEST
が選択され、アウトプットバッファOBFを介して、1
ビットの信号としてデータ入出力端子の出力端子DQ0
に出力される。
【0110】なお、モードレジスタMRは、当業者にと
ってよく知られており、また本発明とは直接関係しない
ので、その詳細な構成は省略する。
ってよく知られており、また本発明とは直接関係しない
ので、その詳細な構成は省略する。
【0111】次に、本発明の半導体記憶装置のテスト方
法を説明する。上述したように、SDRAMの動作で
は、ライトおよびリード動作は、アクティブコマンドA
CT、ライトコマンドWRITE、プリチャージコマン
ドPRE、リードコマンドREADにより、その動作を
制御することができるが、I/O圧縮テストモードを使
用する場合、テストモードへエントリーすることが必要
となる。
法を説明する。上述したように、SDRAMの動作で
は、ライトおよびリード動作は、アクティブコマンドA
CT、ライトコマンドWRITE、プリチャージコマン
ドPRE、リードコマンドREADにより、その動作を
制御することができるが、I/O圧縮テストモードを使
用する場合、テストモードへエントリーすることが必要
となる。
【0112】本発明の半導体記憶装置のテスト方法のフ
ローチャートを示した図8を参照すると、テストモード
へのエントリーは、I/O圧縮テストモードをモードレ
ジスタMRで用意しておき、図6のタイミングチャート
に示したように、モードレジスタ設定コマンドMRSを
用いることによってモードレジスターへアクセスするこ
とで可能となる(ステップS1)。
ローチャートを示した図8を参照すると、テストモード
へのエントリーは、I/O圧縮テストモードをモードレ
ジスタMRで用意しておき、図6のタイミングチャート
に示したように、モードレジスタ設定コマンドMRSを
用いることによってモードレジスターへアクセスするこ
とで可能となる(ステップS1)。
【0113】次に、アクティブコマンドACTにより、
メモリバンクの選択およびロウアドレスが選択され、ワ
ード線が選択される(ステップS2)。
メモリバンクの選択およびロウアドレスが選択され、ワ
ード線が選択される(ステップS2)。
【0114】アクティブコマンドACT実行後にライト
コマンドWRTが入ると、カラムアドレスとしてアドレ
ス発生器ADGで発生させられた内部アドレスデータを
カラムアドレスバッファCABに取り込む(ステップS
3)。
コマンドWRTが入ると、カラムアドレスとしてアドレ
ス発生器ADGで発生させられた内部アドレスデータを
カラムアドレスバッファCABに取り込む(ステップS
3)。
【0115】また、外部アドレスのカラムアドレスデー
タはテストモードイネーブル信号により、ライトバッフ
ァWBFへ取り込まれる。ライトバッファWBFに取り
込まれたデータは、リード・ライトバスを通じてライト
アンプWAP0〜WAPnへと伝えれられ、ライトアン
プWAP0〜WAPnで増幅された信号はグローバルI
/OおよびローカルI/Oを介して、カラムアドレスデ
コーダCADで選択されたYスイッチを開いてセンスア
ンプSAへと伝達される(ステップS4)。
タはテストモードイネーブル信号により、ライトバッフ
ァWBFへ取り込まれる。ライトバッファWBFに取り
込まれたデータは、リード・ライトバスを通じてライト
アンプWAP0〜WAPnへと伝えれられ、ライトアン
プWAP0〜WAPnで増幅された信号はグローバルI
/OおよびローカルI/Oを介して、カラムアドレスデ
コーダCADで選択されたYスイッチを開いてセンスア
ンプSAへと伝達される(ステップS4)。
【0116】センスアンプSAでさらに増幅された信号
はビット線を介してメモリセルへ書き込まれる(ステッ
プS5)。
はビット線を介してメモリセルへ書き込まれる(ステッ
プS5)。
【0117】次に、プリチャージコマンドPREが入る
ことで、メモリセルへのリストアおよび、プリチャージ
を実行する(ステップS6)。
ことで、メモリセルへのリストアおよび、プリチャージ
を実行する(ステップS6)。
【0118】この時、ライトバッファWBFへと書き込
まれる外部アドレスのカラムアドレスデータから取り込
まれたデータは、メモリセルのビット線干渉を考慮した
様々なデータパターンを書き込むことが可能となる。
まれる外部アドレスのカラムアドレスデータから取り込
まれたデータは、メモリセルのビット線干渉を考慮した
様々なデータパターンを書き込むことが可能となる。
【0119】リード動作では、アクティブコマンドAC
T実行後に、リードコマンドREADを入力する。カラ
ムアドレスはライト動作時に使用したカラムアドレスバ
ッファCABで保持されているアドレスデータが使用さ
れる(ステップS7)。
T実行後に、リードコマンドREADを入力する。カラ
ムアドレスはライト動作時に使用したカラムアドレスバ
ッファCABで保持されているアドレスデータが使用さ
れる(ステップS7)。
【0120】リードコマンドREADが実行されると、
アクティブコマンドACTでメモリセルのデータがセン
スアンプSAで増幅され、カラムデコーダCDCでデコ
ードされたYスイッチが開き、ローカルI/Oバスおよ
びグローバルI/Oバスを介し、リードライトバスを通
じてデータアンプDAPで増幅される。データアンプD
APで増幅されたデータは、外部アドレスのカラムアド
レスデータより取り込まれる比較用データと比較回路C
Pで判定され、判定結果が出力端子DQ0へと伝達され
る(ステップS8)。
アクティブコマンドACTでメモリセルのデータがセン
スアンプSAで増幅され、カラムデコーダCDCでデコ
ードされたYスイッチが開き、ローカルI/Oバスおよ
びグローバルI/Oバスを介し、リードライトバスを通
じてデータアンプDAPで増幅される。データアンプD
APで増幅されたデータは、外部アドレスのカラムアド
レスデータより取り込まれる比較用データと比較回路C
Pで判定され、判定結果が出力端子DQ0へと伝達され
る(ステップS8)。
【0121】上述したように、I/O圧縮テストモード
時に外部アドレスのカラムアドレスデータをメモリセル
へのライトデータ(テストパタン)として取り込むこと
で、ビット線の干渉を考慮したテストパターンをメモリ
セルへ書き込むことができる。
時に外部アドレスのカラムアドレスデータをメモリセル
へのライトデータ(テストパタン)として取り込むこと
で、ビット線の干渉を考慮したテストパターンをメモリ
セルへ書き込むことができる。
【0122】また、従来はビット線の干渉が起こること
を考慮し、I/O圧縮テストモード時ではビット線の干
渉テストは行わず、次工程へとその不良を持ち越してい
たが、本発明によりI/O圧縮テストモード時でもビッ
ト線干渉による不良、例えばメモリセルへのリストアが
ビット線干渉により十分に得られずプリチャージコマン
ドPREが終了してしまい、次にそのメモリセルへリー
ド動作が行われた場合に、ビット線に十分な差電位が得
られるず誤ったデータをリードしてしまう不良や、リー
ドライトバス、グローバルI/OおよびローカルI/O
バスのショートを、外部アドレスから様々なテストパタ
ーンデータを書き込むことで、検出することができる。
を考慮し、I/O圧縮テストモード時ではビット線の干
渉テストは行わず、次工程へとその不良を持ち越してい
たが、本発明によりI/O圧縮テストモード時でもビッ
ト線干渉による不良、例えばメモリセルへのリストアが
ビット線干渉により十分に得られずプリチャージコマン
ドPREが終了してしまい、次にそのメモリセルへリー
ド動作が行われた場合に、ビット線に十分な差電位が得
られるず誤ったデータをリードしてしまう不良や、リー
ドライトバス、グローバルI/OおよびローカルI/O
バスのショートを、外部アドレスから様々なテストパタ
ーンデータを書き込むことで、検出することができる。
【0123】前述したように、多ビットDRAMの場
合、選別時などで同時測定個数を増やすために、I/O
を圧縮して測定している。例えば、16I/Oの製品の
場合、テスト効率向上のために見かけ上は、2I/Oの
製品と同じように測定することが可能である。
合、選別時などで同時測定個数を増やすために、I/O
を圧縮して測定している。例えば、16I/Oの製品の
場合、テスト効率向上のために見かけ上は、2I/Oの
製品と同じように測定することが可能である。
【0124】つまり、8本のI/O線が1本に圧縮され
ている。この場合、この圧縮された8本のI/O線には
基本的に同じデータ“00h”または“FFh”が書き
こまれている。中には“AAh”のようなデータを書き
込むことができるようにしたものもあるが、基本的に固
定されている。
ている。この場合、この圧縮された8本のI/O線には
基本的に同じデータ“00h”または“FFh”が書き
こまれている。中には“AAh”のようなデータを書き
込むことができるようにしたものもあるが、基本的に固
定されている。
【0125】本発明では、このデータパターンを任意に
作成することでメモリセルの不良検出能力の向上を目指
している。しかも、I/O線が圧縮されていないので、
不良Bitの特定ができるというメリットがあり、これ
を冗長セルへの置換に用いれば、歩留の向上につなが
る。
作成することでメモリセルの不良検出能力の向上を目指
している。しかも、I/O線が圧縮されていないので、
不良Bitの特定ができるというメリットがあり、これ
を冗長セルへの置換に用いれば、歩留の向上につなが
る。
【0126】ここでの不良とは、メモリセルにおける不
良発生の説明図を示した図9を参照すると、メモリセル
の物理的なパターンはセンスアンプの配置の仕方で変わ
ってくる。単純に“00h”を外部から書き込んでも、
メモリセルへの書き込みはセンスアンプの構成上変わっ
てしまう。
良発生の説明図を示した図9を参照すると、メモリセル
の物理的なパターンはセンスアンプの配置の仕方で変わ
ってくる。単純に“00h”を外部から書き込んでも、
メモリセルへの書き込みはセンスアンプの構成上変わっ
てしまう。
【0127】また、メモリセルの隣りのセルのワードお
よびデジット線(隣接配線)が動作状態になった場合、
それにつられて(図中の隣接容量)本来指定していない
はずのメモリセルのワードが僅かながら開いてしまい、
そこからセルにチャージされた電荷がリークしてしまう
等の不良が存在する。
よびデジット線(隣接配線)が動作状態になった場合、
それにつられて(図中の隣接容量)本来指定していない
はずのメモリセルのワードが僅かながら開いてしまい、
そこからセルにチャージされた電荷がリークしてしまう
等の不良が存在する。
【0128】また、隣接配線が全く逆の方向に動作状態
になった場合は、隣接容量を受けて本来必要な電位が得
られず、十分なメモリセルへのライト動作(リストア)
が行われない等の不良もある。
になった場合は、隣接容量を受けて本来必要な電位が得
られず、十分なメモリセルへのライト動作(リストア)
が行われない等の不良もある。
【0129】上述した実施形態では、I/O圧縮テスト
モード時におけるメモリセルへのビット線の干渉を考慮
したテストパターンデータを、外部アドレスのカラムア
ドレスデータに相当するデータで作成でき、そのテスト
パターンデータをメモリセルに書き込む。
モード時におけるメモリセルへのビット線の干渉を考慮
したテストパターンデータを、外部アドレスのカラムア
ドレスデータに相当するデータで作成でき、そのテスト
パターンデータをメモリセルに書き込む。
【0130】書き込まれたテストパターンデータを読み
出し、かつリード動作時の外部アドレスのカラムアドレ
スデータを比較データとして取り込み、取り込まれた比
較データと比較することにより、その判定結果だけを1
ビット出力するとものである。
出し、かつリード動作時の外部アドレスのカラムアドレ
スデータを比較データとして取り込み、取り込まれた比
較データと比較することにより、その判定結果だけを1
ビット出力するとものである。
【0131】上記機能に加えて、ここではセンスアンプ
SAから読み出されたデータをパラレルシリアル変換回
路PSDでパラレルシリアル変換し、各I/Oのデータ
を順に読み出すことで、不良メモリセル番地が特定でき
るので、冗長回路へ置換することができる。
SAから読み出されたデータをパラレルシリアル変換回
路PSDでパラレルシリアル変換し、各I/Oのデータ
を順に読み出すことで、不良メモリセル番地が特定でき
るので、冗長回路へ置換することができる。
【0132】そのための構成を、第2の実施形態として
説明する。第2の実施形態の構成図を示した図10を参
照すると、第1の実施形態の構成との相違点は、比較回
路に代えて、データアンプDAPから出力される出力デ
ータをパラレルシリアル変換回路PSDに入力する。
説明する。第2の実施形態の構成図を示した図10を参
照すると、第1の実施形態の構成との相違点は、比較回
路に代えて、データアンプDAPから出力される出力デ
ータをパラレルシリアル変換回路PSDに入力する。
【0133】その他の入力信号として、パラレルシリア
ル変換回路PSDには、パラレルシリアル・スタート信
号PSS(PSSTART)とテストリードセット信号
TRS(Test Read Set)信号と外部クロ
ック信号とを与える。
ル変換回路PSDには、パラレルシリアル・スタート信
号PSS(PSSTART)とテストリードセット信号
TRS(Test Read Set)信号と外部クロ
ック信号とを与える。
【0134】パラレルシリアル変換回路PSDの出力は
出力データセレクト回路DOUTに出力する構成とした
ことである。それ以外の構成要素は第1の実施形態と同
様であるからここでの構成の説明は省略する。
出力データセレクト回路DOUTに出力する構成とした
ことである。それ以外の構成要素は第1の実施形態と同
様であるからここでの構成の説明は省略する。
【0135】すなわち、パラレルシリアル変換回路PS
Dの回路図を示した図11(a)およびパラレルシリア
ル変換回路PSDを適用したときのSDRAMの動作説
明用のタイミングチャートを示した図11(b)を参照
すると、通常動作時のリードデータおよびテストモード
セット信号TMSをインバータを介して入力する2入力
ANDと、この2入力ANDの出力を外部クロック同期
で保持するフリップフロップF1と、テストモードセッ
ト信号TMSが“1”レベルの時にはパラレル信号RW
BS1を選択し、“0”レベルの時は前段のフリップフ
ロップF1の出力を選択する選択回路SLL0と、同様
に2段目以降の後段は、テストモードセット信号TMS
が“1”レベルの時にはパラレル信号RWBSnを選択
し“0”レベルの時は前段のフリップフロップFnの出
力を選択する選択回路SLLnと、選択回路SSLnの
出力を外部クロックCLK同期で保持するFn+1とか
ら構成する。
Dの回路図を示した図11(a)およびパラレルシリア
ル変換回路PSDを適用したときのSDRAMの動作説
明用のタイミングチャートを示した図11(b)を参照
すると、通常動作時のリードデータおよびテストモード
セット信号TMSをインバータを介して入力する2入力
ANDと、この2入力ANDの出力を外部クロック同期
で保持するフリップフロップF1と、テストモードセッ
ト信号TMSが“1”レベルの時にはパラレル信号RW
BS1を選択し、“0”レベルの時は前段のフリップフ
ロップF1の出力を選択する選択回路SLL0と、同様
に2段目以降の後段は、テストモードセット信号TMS
が“1”レベルの時にはパラレル信号RWBSnを選択
し“0”レベルの時は前段のフリップフロップFnの出
力を選択する選択回路SLLnと、選択回路SSLnの
出力を外部クロックCLK同期で保持するFn+1とか
ら構成する。
【0136】上述した構成の動作を説明すると、ライト
コマンドWRT実行時に、外部アドレスのカラムアドレ
スデータからライトデータをメモリセルに書き込み、リ
ードコマンドREAD実行時に、メモリセルから読み出
されたリードデータは、センスアンプSAで増幅され、
カラムスイッチを介してローカルI/Oに読み出され、
ローカルI/OからグローバルI/Oバスおよびリード
バスRBSTを介してデータアンプDAPで増幅された
後、パラレルシリアル変換回路PSDに伝達される。
コマンドWRT実行時に、外部アドレスのカラムアドレ
スデータからライトデータをメモリセルに書き込み、リ
ードコマンドREAD実行時に、メモリセルから読み出
されたリードデータは、センスアンプSAで増幅され、
カラムスイッチを介してローカルI/Oに読み出され、
ローカルI/OからグローバルI/Oバスおよびリード
バスRBSTを介してデータアンプDAPで増幅された
後、パラレルシリアル変換回路PSDに伝達される。
【0137】パラレルシリアル変換回路PSDでは、テ
ストモード信号TMSが“0”レベルの状態で、データ
アンプDAPの出力RWBS1〜RWBSnを選択し、
外部クロックCLKに同期して各I/Oのデータが、出
力データセレクト回路DOUTに順次出力される。
ストモード信号TMSが“0”レベルの状態で、データ
アンプDAPの出力RWBS1〜RWBSnを選択し、
外部クロックCLKに同期して各I/Oのデータが、出
力データセレクト回路DOUTに順次出力される。
【0138】従って、圧縮テストモード時でも全てのI
/Oを読み出すことができるので、不良メモリセルの特
定もできる。
/Oを読み出すことができるので、不良メモリセルの特
定もできる。
【0139】しかも、本実施形態では、圧縮テストモー
ド時でもすべてのI/Oを分離し読み出すことができる
ので、本実施形態を使用することにより、ウェハーテス
ト時に不良メモリセルを冗長回路へと置換することがで
きるようになり、選別歩留まりの向上という相乗的な効
果を奏する。
ド時でもすべてのI/Oを分離し読み出すことができる
ので、本実施形態を使用することにより、ウェハーテス
ト時に不良メモリセルを冗長回路へと置換することがで
きるようになり、選別歩留まりの向上という相乗的な効
果を奏する。
【0140】次に、第3の実施形態を図面を参照しなが
ら説明する。第3の実施形態の構成を示した図12を参
照すると、第1の実施形態との相違点は、コントロール
回路CTCから供給される第2のモードレジスタ設定コ
マンドMRS2実行時に、リードおよびライト動作時の
カラムアドレスに対応する外部アドレスのカラムアドレ
スデータを保持し、その保持データをライトバッファW
BFにライトデータとして供給し、比較回路CPにリー
ド時にメモリセルからリードしたリードデータと比較す
る比較データとして供給するライトデータ保持回路WR
Hをさらに備えることである。
ら説明する。第3の実施形態の構成を示した図12を参
照すると、第1の実施形態との相違点は、コントロール
回路CTCから供給される第2のモードレジスタ設定コ
マンドMRS2実行時に、リードおよびライト動作時の
カラムアドレスに対応する外部アドレスのカラムアドレ
スデータを保持し、その保持データをライトバッファW
BFにライトデータとして供給し、比較回路CPにリー
ド時にメモリセルからリードしたリードデータと比較す
る比較データとして供給するライトデータ保持回路WR
Hをさらに備えることである。
【0141】その他の構成要素は第1の実施形態と同様
であるから、ここでの構成の説明は省略する。
であるから、ここでの構成の説明は省略する。
【0142】本実施形態の動作説明用タイミングチャー
トを示した図13を併せて参照すると、本実施形態で
は、リセット後、第1のモードレジスタ設定コマンドM
RS実行によりI/O圧縮テストモードに設定される。
トを示した図13を併せて参照すると、本実施形態で
は、リセット後、第1のモードレジスタ設定コマンドM
RS実行によりI/O圧縮テストモードに設定される。
【0143】内部・外部アドレス切替信号が“1”レベ
ルになり、第2のモードレジスタ設定コマンドMRS2
実行によりアドレスラッチ信号が1クロック期間“1”
レベルになり、外部アドレスA0〜Anまたは入力デー
タを選択するセレクタSEL0〜SELnのアドレスラ
ッチLAT0〜LATnがリセットされる。
ルになり、第2のモードレジスタ設定コマンドMRS2
実行によりアドレスラッチ信号が1クロック期間“1”
レベルになり、外部アドレスA0〜Anまたは入力デー
タを選択するセレクタSEL0〜SELnのアドレスラ
ッチLAT0〜LATnがリセットされる。
【0144】さらにテストライトセット信号TWSが
“1”レベル状態に立ち上がり、セレクタSEL0〜S
ELnの選択回路が非アクティブ状態になり、データ入
力バッファからの入力データがメモリセルに書き込まれ
ないようにデータ転送を遮断する。
“1”レベル状態に立ち上がり、セレクタSEL0〜S
ELnの選択回路が非アクティブ状態になり、データ入
力バッファからの入力データがメモリセルに書き込まれ
ないようにデータ転送を遮断する。
【0145】このデータ入力バッファからの入力データ
の転送が遮断された状態で、第2のモードレジスタ設定
コマンドMRS2実行により外部アドレスのカラムアド
レスデータがライトデータ保持回路WRHに保持される
とともに、その保持されたデータがメモリセルにライト
される。
の転送が遮断された状態で、第2のモードレジスタ設定
コマンドMRS2実行により外部アドレスのカラムアド
レスデータがライトデータ保持回路WRHに保持される
とともに、その保持されたデータがメモリセルにライト
される。
【0146】次のタイミングでアクティブコマンドAC
T実行によりバンク選択と外部アドレスによりロウアド
レスが選択され、さらに次のタイミングでライトコマン
ドWRTが実行されると、通常動作時と同じ状態で外部
アドレスによりカラムアドレスが選択される。
T実行によりバンク選択と外部アドレスによりロウアド
レスが選択され、さらに次のタイミングでライトコマン
ドWRTが実行されると、通常動作時と同じ状態で外部
アドレスによりカラムアドレスが選択される。
【0147】続いてプリチャージコマンドPRE、アク
ティブコマンドACTが実行された後にリードコマンド
READが実行されると、次のタイミングでリードデー
タが出力端子に出力される。
ティブコマンドACTが実行された後にリードコマンド
READが実行されると、次のタイミングでリードデー
タが出力端子に出力される。
【0148】上述したように、外部アドレスのカラムア
ドレスデータは、第2のモードレジスタ設定コマンドM
RS2実行時の一度だけライトデータとしてライトデー
タ保持回路WRHに保持されてライトデータとして用い
られるが、その後のライトコマンドWRTおよびリード
コマンドREAD実行時のカラムアドレスは、従来通り
外部アドレスのカラムアドレスデータとして取り込ま
れ、ライトデータは、入力バッファINBからセレクタ
SEL、ライトバッファWBFを介して取り込む。
ドレスデータは、第2のモードレジスタ設定コマンドM
RS2実行時の一度だけライトデータとしてライトデー
タ保持回路WRHに保持されてライトデータとして用い
られるが、その後のライトコマンドWRTおよびリード
コマンドREAD実行時のカラムアドレスは、従来通り
外部アドレスのカラムアドレスデータとして取り込ま
れ、ライトデータは、入力バッファINBからセレクタ
SEL、ライトバッファWBFを介して取り込む。
【0149】本実施形態を適用することにより、アドレ
スデータおよびライトデータを絡めた、よりきめの細か
いテストを実施することができる。
スデータおよびライトデータを絡めた、よりきめの細か
いテストを実施することができる。
【0150】すなわち、ライトデータは第2のモードレ
ジスタ設定コマンドMRS2により取り込まれているの
で、ロウアドレス、カラムアドレスを自在に変更が可能
となる。つまり、データパターンおよびアドレスのパタ
ーンでメモリセルをより厳しくテストすることができ
る。
ジスタ設定コマンドMRS2により取り込まれているの
で、ロウアドレス、カラムアドレスを自在に変更が可能
となる。つまり、データパターンおよびアドレスのパタ
ーンでメモリセルをより厳しくテストすることができ
る。
【0151】
【発明の効果】上述したように、本発明の半導体記憶装
置およびそのテスト方法は、多ビット構成の同期型DR
AMにおけるテスト時の同時測定個数向上を目的とした
I/O圧縮テスト回路の部分に、I/O圧縮テストモー
ド時におけるメモリセルへのビット線の干渉を考慮した
テストパターンデータを、外部アドレスのカラムアドレ
スデータに相当するデータで作成でき、そのテストパタ
ーンデータをメモリセルに書き込むとともに、書き込ま
れたテストパターンデータを読み出し、かつリード動作
時の外部アドレスのカラムアドレスデータを比較データ
として取り込み、取り込まれた比較データと比較するこ
とにより、その判定結果だけを1ビット出力する構成を
備えるので、従来ウェハーテスト(多ビットDRAMの
I/O圧縮テスト)時の発見が難しかったビット線の干
渉による不良を従来のテスト効率を損なうことなく発見
することで、選別工程における品質向上、並びに従来不
良を発見できずに次工程へと先送りしていた不良を検出
する事で選別効率を上げるという効果が得られる。
置およびそのテスト方法は、多ビット構成の同期型DR
AMにおけるテスト時の同時測定個数向上を目的とした
I/O圧縮テスト回路の部分に、I/O圧縮テストモー
ド時におけるメモリセルへのビット線の干渉を考慮した
テストパターンデータを、外部アドレスのカラムアドレ
スデータに相当するデータで作成でき、そのテストパタ
ーンデータをメモリセルに書き込むとともに、書き込ま
れたテストパターンデータを読み出し、かつリード動作
時の外部アドレスのカラムアドレスデータを比較データ
として取り込み、取り込まれた比較データと比較するこ
とにより、その判定結果だけを1ビット出力する構成を
備えるので、従来ウェハーテスト(多ビットDRAMの
I/O圧縮テスト)時の発見が難しかったビット線の干
渉による不良を従来のテスト効率を損なうことなく発見
することで、選別工程における品質向上、並びに従来不
良を発見できずに次工程へと先送りしていた不良を検出
する事で選別効率を上げるという効果が得られる。
【図1】第1の実施形態の構成を適用した半導体記憶装
置のブロック図である。
置のブロック図である。
【図2】本発明の半導体記憶装置の、入出力回路部とメ
モリセルアレイとを含む主要部の構成を示した図であ
る。
モリセルアレイとを含む主要部の構成を示した図であ
る。
【図3】カラムアドレスバッファCABに追加されたア
ドレス発生器ADGの回路図を示した図である。
ドレス発生器ADGの回路図を示した図である。
【図4】セレクタSEL0〜SELnの回路図である。
【図5】出力データセレクト回路DOUTの回路図であ
る。
る。
【図6】比較回路の回路図である。
【図7】動作説明用のタイミングチャートである。
【図8】本発明の半導体記憶装置のテスト方法のフロー
チャートである。
チャートである。
【図9】メモリセルにおける不良発生の説明図である。
【図10】第2の実施形態の構成図である。
【図11】(a)パラレルシリアル変換回路PSDの回
路図である。 (b)パラレルシリアル変換回路PSDを適用したとき
のSDRAMの動作説明用タイミングチャートである。
路図である。 (b)パラレルシリアル変換回路PSDを適用したとき
のSDRAMの動作説明用タイミングチャートである。
【図12】第3の実施形態の構成図である。
【図13】第3の実施形態の動作説明用タイミングチャ
ートである。
ートである。
【図14】従来のメモリ装置の一例を示す構成図であ
る。
る。
【符号の説明】
ADG アドレス発生器
CAB カラムアドレスバッファ
CDC カラムデコーダ
CMD コマンドデコーダ
CP 比較回路
CTC コントロール回路
DAP データアンプ
DOUT 出力データセレクト回路
DQ0〜DQn データ入力端子
DQ0 データ出力端子
IBF インプットバッファ
IOB 入出力バッファ
MAL メモリセルアレイ
MR モードレジスタ
OBF アウトプットバッファ
RAB ロウアドレスバッファ
RDC ロウデコーダ
SA センスアンプ
SEL0〜SELn セレクタ
WAP0〜WAPn ライトアンプ
WBF0〜WBFn ライトバッファ
WBST/N バス
WBST/N バス
WRH ライトデータ保持回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
G01R 31/28 D
Fターム(参考) 2G132 AA08 AC03 AC04 AG02
5L106 AA01 AA15 DD03 DD06 DD22
DD23 EE02
5M024 AA91 BB30 BB35 BB40 CC62
CC96 DD33 DD60 DD75 DD83
GG20 HH01 JJ02 JJ20 JJ58
MM05 MM10 PP01 PP02 PP03
PP07 PP10
Claims (17)
- 【請求項1】 テストモード時に多ビット構成の同期型
ダイナミック・ランダムアクセス・メモリを複数個同時
測定するI/O圧縮テストパタンとしてライト動作時の
外部アドレスのカラムアドレスデータを選択された所定
バンクのメモリセルに書き込むとともに、リード動作時
の外部アドレスのカラムアドレスデータを比較データと
して前記メモリセル以外の保持手段に保持し、前記メモ
リセルから読み出した前記外部アドレスのカラムアドレ
スデータと前記比較データとを比較した比較結果を1ビ
ット信号で外部へ出力するI/O圧縮手段を備えること
を特徴とする半導体記憶装置。 - 【請求項2】 前記I/O圧縮手段が前記外部アドレス
のカラムアドレスデータをメモリセルへ書き込むタイミ
ングは、ライトコマンド実行タイミングに同期する請求
項1記載の半導体記憶装置。 - 【請求項3】 前記外部アドレスのカラムアドレスデー
タが、前記I/O圧縮テストパタンとしての任意のデー
タとして前記メモリセルおよび比較手段に供給される請
求項1または2記載の半導体記憶装置。 - 【請求項4】 前記I/O圧縮手段が、前記メモリセル
に書き込まれた前記外部アドレスのカラムアドレスデー
タを前記メモリセルから前記I/O圧縮テストパタンの
データとして読み出すタイミングは、リードコマンド実
行タイミングに同期する請求項1記載の半導体記憶装
置。 - 【請求項5】 前記I/O圧縮手段は、前記ライト動作
時および前記リード動作時とも前記外部アドレスのカラ
ムアドレスデータを受けてロウアドレスデコーダへ出力
するロウアドレスバッファと、前記ライト動作時および
前記リード動作時のカラムアドレスを生成する内部アド
レス生成手段と、この内部アドレス生成手段の出力する
カラムアドレスと前記外部アドレスのカラムアドレスデ
ータとを選択的にカラムデコーダへ出力すカラムアドレ
スバッファと、前記ライト動作時の外部アドレスのカラ
ムアドレスデータを保持するライトバッファと、前記リ
ード動作時に外部から供給される外部アドレスのカラム
アドレスデータを比較データとして、前記メモリセルか
ら読み出した前記外部アドレスのカラムアドレスデータ
と比較する比較手段とで構成する請求項1記載の半導体
記憶装置。 - 【請求項6】 前記カラムアドレスバッファが、前記ラ
イト動作時に外部から供給される外部アドレスのカラム
アドレスを保持し、保持した前記カラムアドレスを前記
リード動作時のカラムアドレスとしてカラムデコーダへ
出力する請求項2記載の半導体記憶装置。 - 【請求項7】 前記I/O圧縮手段が前記メモリセルに
書き込む前記外部アドレスのカラムアドレスデータを、
ビット線間の干渉による不良検出用のテストパタンとす
る請求項1,2,3,4,5または6記載の半導体記憶
装置。 - 【請求項8】 前記リードコマンド実行に同期して前記
I/O圧縮手段により前記メモリセルから読み出された
前記外部アドレスのカラムアドレスデータと、前記リー
ドコマンド実行時の前記外部アドレスのカラムアドレス
データとはデータ要素が1対1で対応するように予め構
成する請求項5記載の半導体記憶装置。 - 【請求項9】 テストモード時に多ビット構成の同期型
ダイナミック・ランダムアクセス・メモリを複数個同時
測定するI/O圧縮テストパタンとしてライト動作時の
外部アドレスのカラムアドレスデータを選択されたバン
クのメモリセルに書き込み保持し、リード動作時に前記
メモリセルから読み出した前記外部アドレスのカラムア
ドレスデータのパラレルデータをシリアルデータに変換
し外部クロック同期で順次出力して不良メモリセルの特
定用に外部へ出力するI/O圧縮手段を備えることを特
徴とする半導体記憶装置。 - 【請求項10】 テストモード時に多ビット構成の同期
型ダイナミック・ランダムアクセス・メモリを複数個同
時測定するI/O圧縮テストパタンとしてライト動作時
の直前に外部アドレスのカラムアドレスデータをライト
データおよび比較データとしてライトデータ保持手段に
書き込み保持し、その保持した前記外部アドレスのカラ
ムアドレスデータをライト動作時に選択されたバンクの
メモリセルに書き込むとともに、リード動作時に前記メ
モリセルから読み出した前記外部アドレスのカラムアド
レスデータと前記比較データとを比較した判定結果を1
ビット信号で外部へ出力するI/O圧縮手段を備えるこ
とを特徴とする半導体記憶装置。 - 【請求項11】 前記I/O圧縮手段が前記外部アドレ
スのカラムアドレスデータを前記ライトデータ保持手段
へ書き込むタイミングは、第1のモードレジスタ設定コ
マンドに続く第2のモードレジスタ設定コマンドの実行
タイミングに同期する請求項10記載の半導体記憶装
置。 - 【請求項12】 前記I/O圧縮手段が、前記第2のモ
ードレジスタ設定コマンドの実行タイミング時のみ前記
外部アドレスのカラムアドレスデータをライトデータお
よび比較データとしてライトデータ保持手段に書き込
み、それ以外のライトコマンドおよびリードコマンド実
行時のカラムアドレスは前記外部アドレスから取り込む
機能を有する請求項10記載の半導体記憶装置。 - 【請求項13】 前記I/O圧縮手段は、前記ライト動
作時および前記リード動作時の外部アドレスを受けてロ
ウアドレスデコーダへ出力するロウアドレスバッファ
と、前記外部アドレスをカラムデコーダへ出力するカラ
ムアドレスバッファと、前記ライト動作直前に外部から
供給される外部アドレスのカラムアドレスデータを前記
第2のモードレジスタ設定コマンドに応答して保持する
ライトデータ保持手段と、前記ライトデータ保持手段の
保持する外部アドレスのカラムアドレスデータをテスト
リード信号がアクティブ状態の時に前記メモリセルに書
き込むライトバッファと、前記テストリード信号がアク
ティブ状態の時に前記リード動作時のライトデータ保持
手段に保持された前記外部アドレスのカラムアドレスデ
ータと前記メモリセルから読み出した前記外部アドレス
のカラムアドレスデータとを比較する比較手段とで構成
する請求項10、11または12記載の半導体記憶装
置。 - 【請求項14】 ライト動作時および前記リード動作時
に外部から供給される外部アドレスを受けてロウアドレ
スデコーダへ出力するロウアドレスバッファと、前記外
部アドレスをカラムデコーダへ出力するカラムアドレス
バッファと、前記ライト動作実行直前の外部アドレスの
カラムアドレスデータを前記第2のモードレジスタ設定
コマンド実行に応答して保持するライトデータ保持手段
と、前記ライトデータ保持手段の保持する外部アドレス
のカラムアドレスデータをテストリード信号がアクティ
ブ状態の時にメモリセルに書き込むライトバッファと、
前記テストリード信号がアクティブ状態の時に前記リー
ド動作時のライトデータ保持手段に保持された前記外部
アドレスのカラムアドレスデータを比較データとして、
前記メモリセルから読み出した前記外部アドレスのカラ
ムアドレスデータと比較する比較手段とで構成するI/
O圧縮手段を用い、 テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとして、前記I/O圧縮手段が、ライ
ト動作時の外部アドレスのカラムアドレスデータを選択
されたバンクのメモリセルに書き込むとともに、前記外
部アドレスのカラムアドレスデータを比較データとして
前記メモリセル以外の保持手段に保持させ、リード動作
時に前記メモリセルに格納された前記外部アドレスのカ
ラムアドレスデータを読み出して前記比較データと比較
した判定結果を1ビット信号で外部へ出力することによ
って、前記メモリセルに不良が存在するか否かを示すこ
とを特徴とする半導体記憶装置のテスト方法。 - 【請求項15】 ライト動作時およびリード動作時とも
外部アドレスを受けてロウアドレスデコーダへ出力する
ロウアドレスバッファと、前記外部アドレスをカラムデ
コーダへ出力するカラムアドレスバッファと、前記ライ
ト動作実行直前の外部アドレスのカラムアドレスデータ
を前記第2のモードレジスタセット信号に応答して保持
するライトデータ保持手段と、前記ライトデータ保持手
段の保持する外部アドレスのカラムアドレスデータをテ
ストリード信号がアクティブ状態の時に、選択されたバ
ンクのメモリセルに書き込むライトバッファと、テスト
リード信号がアクティブ状態の時にメモリセルから読み
出した前記外部アドレスのカラムアドレスデータをパラ
レルシリアル変換手段とで構成するI/O圧縮手段を用
い、 テストモード時に多ビット構成の同期型ダイナミック・
ランダムアクセス・メモリを複数個同時測定するI/O
圧縮テストパタンとしてライト動作時の外部アドレスの
カラムアドレスデータを選択されたバンクのメモリセル
に書き込み保持し、リード動作時に前記メモリセルから
読み出した前記外部アドレスのカラムアドレスデータの
パラレルデータを、前記パラレルシリアル変換手段によ
りシリアルデータに変換するとともに、外部クロック同
期で順次出力することによって外部で不良メモリセルを
個別に特定することを特徴とする半導体記憶装置のテス
ト方法。 - 【請求項16】 ライト動作時およびリード動作時とも
外部アドレス信号を受けて行アドレスデコーダへ出力す
るロウアドレスバッファと、前記外部アドレスをカラム
デコーダへ出力するカラムアドレスバッファと、前記ラ
イト動作実行直前の外部アドレスのカラムアドレスデー
タを第1のモードレジスタ設定コマンドに続く第2のモ
ードレジスタ設定コマンドに応答して保持するライトデ
ータ保持手段と、前記ライトデータ保持手段の保持する
外部アドレスのカラムアドレスデータをテストリード信
号がアクティブ状態の時にメモリセルに書き込むライト
バッファと、前記テストリード信号がアクティブ状態の
時に前記リード動作時のライトデータ保持手段に保持さ
れた前記外部アドレスのカラムアドレスデータとメモリ
セルから読み出した前記外部アドレスのカラムアドレス
データとを比較する比較手段とで構成する前記I/O圧
縮手段を用いて、 前記I/O圧縮手段は、前記第2のモードレジスタ設定
コマンドの実行タイミング時のみ前記外部アドレスのカ
ラムアドレスデータをライトデータおよび比較データと
してライトデータ保持手段に保持させ、ライト動作時に
は、前記ライトデータ保持手段の保持する前記外部アド
レスのカラムアドレスデータをライトコマンド実行時の
外部アドレスの指すメモリセルに格納させ、リード動作
時には、リードコマンド実行時の外部アドレスの指すメ
モリセルに格納された前記外部アドレスのカラムアドレ
スデータを読み出して、前記ライトデータ保持手段の保
持する前記外部アドレスのカラムアドレスデータと比較
した比較結果を1ビット信号で外部へ出力することによ
って、前記メモリセルに不良が存在するか否かを示すこ
とを特徴とする半導体記憶装置のテスト方法。 - 【請求項17】 ライトまたはリード動作を制御するコ
マンドとして、アクティブコマンド、ライトコマンド、
プリチャージコマンド、リードコマンドを備え、予めI
/O圧縮テストモードをモードレジスターに設定してお
き、前記モードレジスターをモードレジスタ設定コマン
ド実行によりアクセスし、テストモードへのエントリー
をするステップと、 前記アクティブコマンド実行により、メモリバンクの選
択およびロウアドレスを選択してワード線を選択するス
テップと、 前記アクティブコマンド後の前記ライトコマンド実行に
より、内蔵するアドレス発生回手段で生成した内部アド
レスデータをカラムアドレスバッファに取り込むステッ
プと、 テストモードイネーブル信号に応答して外部アドレスの
カラムアドレスデータをライトバッファへ取り込み、グ
ローバルI/OバスおよびローカルI/Oバスを介して
カラムアドレスデコーダで選択されたセンスアンプへ伝
達するステップと、 前記センスアンプでさらに増幅された前記外部アドレス
のカラムアドレスデータをビット線を介して、選択され
たバンクのメモリセルへ書き込むステップと、 プリチャージコマンド実行時に前記メモリセルへのリス
トアおよびプリチャージを実行するステップと、 リード動作時に、前記アクティブコマンドおよびリード
コマンドを順次実行し、リード動作時のカラムアドレス
として前記カラムアドレスバッファーに保持された前記
外部アドレスのカラムアドレスデータを用いるステップ
と、 前記リードコマンド実行により、前記アクティブコマン
ド実行で選択されたバンクのメモリセルに格納されたデ
ータが、前記ローカルI/Oおよび前記グローバルI/
Oを介し、リードライトバスを通じて前記外部アドレス
のカラムアドレスデータから取り込まれた比較用データ
と比較回路で比較判定され、判定結果が出力端子へ伝達
されるステップと、を備えることを特徴とする半導体記
憶装置のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001192482A JP2003007097A (ja) | 2001-06-26 | 2001-06-26 | 半導体記憶装置およびそのテスト方法 |
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---|---|---|---|
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Publication Number | Publication Date |
---|---|
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---|---|---|---|
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---|---|
JP (1) | JP2003007097A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2011081843A3 (en) * | 2009-12-31 | 2011-11-10 | Intel Corporation | Robust memory link testing using memory controller |
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WO2024146128A1 (zh) * | 2023-01-06 | 2024-07-11 | 长鑫存储技术有限公司 | 存储器及写入测试方法 |
-
2001
- 2001-06-26 JP JP2001192482A patent/JP2003007097A/ja active Pending
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