CN1505133A - 用于生成选择连线表的方法、装置和计算机程序产品 - Google Patents

用于生成选择连线表的方法、装置和计算机程序产品 Download PDF

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Abstract

用于生成集成电路连线表操作包括：生成其中具有多个单元的集成电路的第一原理图和生成定义了在集成电路多个单元之间前布局电互连及该前布局互连近似寄生电阻和寄生电容的第二原理图。分别在第一和第二原理图内相应第一和第二端口处组合第一和第二原理图。本操作还包括通过生成一个定义了在集成电路多个单元之间后布局电互连及该后布局互连的近似寄生电阻和寄生电容的原理图电路生成一个集成电路连线表。

Description

用于生成选择连线表的 方法、装置和计算机程序产品
相关申请
该申请要求享受于2002年12月4号在韩国知识产权局提出的韩国专利申请2002-76695的优先权，其所披露的内容全部在这里作为参考。
技术领域
本发明涉及电路设计单元，尤其涉及用于生成支持设备仿真的集成电路连线表的设备。
背景技术
通常，半导体集成电路的设计遵循一组方法。首先，能够通过一个原理图工具设计一个原理图电路，该原理图电路是一个显示了在电路设备之间的连接的图。接下来，包括在那个原理图电路中的相应电路设备能够通过诸如导电层、半导体层、和绝缘层这样的材料层的模式进行设计。然后，设计一个其中在垂直与水平方向设置相应模式的布局，而且基于该布局重复地沉积相应的材料层和使该材料层按照模式形成。因此，能够制造出一个具有期望功能的半导体集成电路。
当一个半导体集成电路的原理图电路由原理图工具绘制了时，使用一个仿真设备仿真从该原理图工具中提取出来的连线表以检查该半导体集成电路的操作。如果仿真的结果不令人满意的话，则修改该原理图电路。这里，连线表是一个从原理图工具中提取出来的文件。在半导体集成电路的设计已经完成了之后，这个连线表用于仿真或者用于布设对照电路图(LVS)的比较。连线表表示在被包括在该原理图电路中的电路设备之间的连接以及在由该电路设备形成的功能块(即，单元)之间的连接。
通常，在半导体集成电路设计的前布局阶段期间，一个传统的设备不包括用于自动地连接在原理图电路上的单元以生成互连(或者线路)的一个设计单元。为此，设计者必须预测该互连的路径并且然后使用一个原理图工具的原理图编辑器直接输入互连的原理图电路。因此，设计者仅仅能够为该互连的仅仅一部分寄生电阻和寄生电容建模，这极大地影响了半导体集成电路的性能。因此，设计互连寄生电阻和寄生电容工作增加了设计成本和设计时间。此外，当为半导体集成电路的原理布局信息的平面布置图被改变了时，改变互连的寄生电阻和寄生电容是困难的。因此，在前布局阶段，鉴于互连的寄生电阻和寄生电容，在半导体集成电路上执行一个仿真是困难的。
此外，在半导体集成电路的后布局步骤中，当半导体集成电路被仿真时，从半导体集成电路的布局中提取的、包括寄生电阻和寄生电容的互连的连线表文件在一个仿真设备中被直接连接。因此，当仿真半导体集成电路时，诸如一个收敛误差的误差会经常发生。此外，当为了仿真结果的分析而输入一张控制卡或者***一句探测语句时会引起大量的问题。此外，在仿真结果分析期间，不方便从具有除了所述原理图电路以外的文件格式的连接表跟踪所述连接。
当前存在有这样的布局设计单元(例如，CAD工具)，其自动地提取设计的半导体集成电路的关键路径，和然后向所述仿真设备提供一个与所述关键路径相关的连线表。设计者指定关键路径的输入端口和输出端口。但是，因为输入到仿真设备的连线表具有一个特定的文件格式，所以如果原理图电路被改变了的话，使用布局设计单元的上述仿真方法可能变得不方便。此外，因为关键路径是基于诸如输入端口和输出端口的输入信息被自动提取的，因此由设计者所考虑的关键路径未必被定义了。除此之外，该仿真方法应用于半导体集成电路的全部芯片，这可能需要大量的仿真时间。
发明内容
本发明提供了一个用于在一个原理图电路中生成被选择单元的连线表的选择连线表生成设备以及一种用于此的方法。
本发明还提供了一个用于生成一个包括互连作用的选择连线表的选择连线表生成设备，该连线表在前布局的步骤中使用一个原理图工具(或者一个选择连线表处理器)在一个仿真设备中输入，以及一种用于此的方法。
本发明进一步提供了一个选择连线表生成设备，用于在后布局期间使用一个原理图工具(或选择连线表处理器)生成包括将在仿真设备中被输入的互联作用的选择连线表以及一种相关的方法。
本发明更进一步提供了一种选择连线表生成设备，用于在前布局步骤和后布局步骤中使用原理图工具(或选择连线表处理器)生成包括将是仿真设备输入的互联作用的选择连线表。
依据本发明的第一方面，提供了一个用于生成一个选择连线表的选择连线表生成设备，该连线表为仿真一个半导体集成电路的一个特定部分所需要。依据本发明的选择连线表生成设备包括一个用于响应输入信息生成原理图电路的原理图电路生成单元，和一个用于响应选择信息选择被包括在该原理图电路中的至少一个单元以及生成该选定单元的连线表的选择连线表输出单元，其中，输入信息包括有关被包括在相应单元中的电路设备的消息、有关在电路设备之间的连接的消息、以及单元的原理布局信息。
依据本发明的第二方面，提供了一个用于生成一个选择连线表的选择连线表生成设备，该连线表是仿真一个半导体集成电路的一个特定部分所需要的。依据本发明一个实施例的选择连线表生成设备包括选择连线表处理器，用于响应输入信息生成一个原理图电路的选择连线表，包括多个单元、一个通过组合原理图电路和一个互连原理图电路获得的仿真原理图电路、以及用于执行所述仿真原理图电路特定操作的多个单元。这个输入信息包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及单元的原理布局信息、有关互连单元的互连消息、以及用于在单元当中选择执行特定操作的单元的选择信息。选择连线表生成设备进一步包括一个互联发送器，用于响应包括在原理图电路中的多个单元中的位置信息生成互连，以及向选择连线表处理器提供有关生成的互连的信息的互连生成器。
选择连线表处理器可以包括一个用于响应输入信息生成原理图电路的原理图电路生成单元；一个响应有关互连的信息生成互连的原理图电路的互连原理图电路生成单元；用于把被包括在原理图电路单元中的第一端口和对应于第一端口的互连原理图电路的第二端口组合起来以生成仿真原理图电路的仿真原理图电路生成单元；以及一个用于选择执行仿真原理图电路的特定操作的单元和生成选择单元的选择连线表的选择连线表输出单元。
由互连原理图电路生成电路生成的原理图电路应当保持所述多个单元之间的位置关系而且包括一个混合的π模型。此外，经由互连连接到由选择信息选择的单元上的未被选择单元被用作电容设备。
依据本发明的第三方面，提供了一个用于生成一个选择连线表的选择连线表生成设备，该连线表是仿真一个半导体集成电路的一个特定部分所需要的。该选择连线表生成设备包括选择连线表处理器，其用于响应输入信息生成一个包括单元的原理图电路，一个通过组合原理图电路和一个互连原理图电路获得的仿真原理图电路、以及执行仿真原理图电路的特定操作的单元的选择连线表。输入信息包括与包括在相应各单元中的电路设备相关的信息、与电路设备之间的连接相关的信息、以及单元的原理布局信息、在互连这些单元的互连布局上寄生的寄生电阻和寄生电容的连线表、以及用于在单元当中选择执行特定操作的单元的选择信息。选择连线表生成设备进一步包括一个用于响应从选择连线表处理器提供的、有关原理图电路的信息，生成半导体集成电路的布局的布局生成器；以及一个提取用于从布局生成器中生成的、在互连布局上寄生的寄生电阻和寄生电容的连线表，以及提供提取的连线表给选择连线表处理器的寄生RC提取器。
选择连线表处理器还可以包括一个用于响应输入信息生成原理图电路的原理图电路生成单元；一个用于响应寄生电阻和寄生电容的连线表，生成互连原理图电路的互连原理图电路生成单元；一个用于把被包括在原理图电路单元中的第一端口和对应于第一端口的、互连原理图电路中的第二端口组合起来以生成仿真原理图电路的仿真原理图电路生成单元；以及一个用于选择执行仿真原理图电路的特定操作的单元以及生成选择单元的选择连线表的选择连线表输出单元。
依据本发明的第四方面，提供了一个用于生成一个选择连线表的选择连线表生成设备，该连线表被要求仿真一个半导体集成电路的一个特定部分。该选择连线表生成设备可以包括一个选择连线表处理器，其用于响应输入信息生成一个包括单元的原理图电路，一个通过组合该原理图电路和互连原理图电路获得的第一仿真原理图电路，一个通过组合该原理图电路和对应于寄生电阻和寄生电容连线表的原理图电路获得的第二仿真原理图电路，以及执行该仿真原理图电路的特定操作的单元的选择连线表。输入信息包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及单元的原理布局信息、有关互连这些单元的互连的信息、以及用于在单元当中选择执行特定操作的单元的选择信息。该选择连线表生成设备进一步包括一个用于响应单元的位置信息生成互连，以及提供有关该互连的生成信息的互连生成器。还提供了一个布局生成器。该布局生成器被配置为生成一个布局生成器，其用于响应从选择连线表处理器提供的、有关原理图电路的信息生成半导体集成电路的布局。还可能提供了一个寄生RC提取器。寄生RC提取器提取在从布局生成器生成的互连布局上寄生的寄生电阻和寄生电容的连线表，并且提供提取的连线表给选择连线表处理器。
选择连线表生成设备可以把由寄生RC提取器提取的、在单元布局上寄生的寄生电阻和寄生电容的选择连线表和选择单元的选择连线表组合起来以生成一个组合的选择连线表。
在本发明的某些进一步实施例中，能够在包括互连的寄生电阻和寄生电容的仿真原理图电路中选择用于分析特定操作的单元和互连。因此，能够非常准确地分析各种仿真，而且半导体集成电路仿真所需要的时间能够被有效地减少。此外，在因此依据本发明的选择连线表生成设备和方法中，在前布局步骤或者后布局步骤中生成的寄生RC互连作为原理图电路生成并且然后在一个仿真设备中接口。因此，和寄生RC互连的连线表作为一个文件在仿真设备中接口的情况相比，能够降低由设计者所引起的误差。此外，本发明允许设计者准确地分析寄生电阻和寄生电容的模式。此外，它使得设计者把各种仿真选项***到原理图电路中变得更加原理图。
附图简述
通过参考附图对示例实施例的详细描述，本发明的上述及其它特征和优点将变得更加明显，其中附图包括：
图1是一个框图，说明了一个依据本发明一个实施例的选择连线表生成设备；
图2是一个框图，说明了一个依据本发明一个实施例的选择连线表生成设备；
图3是一个框图，说明了一个依据本发明一个实施例的选择连线表生成设备；
图4A是一个框图，说明了一个由图1中的全局互连生成单元或者图2中的全局互连生成单元生成的全局互连示例；
图4B是一个框图，说明了对应于图4A中的全局互连的详细互连示例；
图5A是一个框图，说明了一个对应于图4B中的详细互连、包括寄生电阻和寄生电容的互连的原理图电路；
图5B是一个框图，说明了一个对应于图5A的原理图电路、具有一个混合π模式的互连的原理图电路；
图5C是一个框图，说明了图5B中的混合π模式的内部；
图6A是一个框图，说明了可从图1中的寄生RC提取器或者图3中的寄生RC提取器中提取的SPICE连线表的示例；
图6B是一个框图，说明了对应于图6A、一个包括寄生电阻和寄生电容的树状结构互连原理图电路；
图7A是一个框图，说明了由图1、2、或者3中的选择连线表输出单元生成的选择仿真原理图电路的示例；
图7B是一个框图，说明了对应于图7A、一个包括选择单元的选择仿真原理图电路的示例；
图8是一个流程图，说明了一种依据本发明一个实施例生成选择连线表的方法；
图9是一个流程图，说明了一种依据本发明另一个实施例生成选择连线表的方法；以及
图10是一个流程图，说明了一种依据本发明的一个实施例生成选择连线表的方法。
本发明具体实施方式
依据本发明的选择连线表生成设备的每一个实施例中的结构和操作，以及用于选择连线表生成设备每一个实施例的、依据本发明的方法将通过参考附图进行更充分地描述，其中附图中显示了本发明的最佳实施例。在不同附图中的相同参考数字表示相同的元素。在下文中描述的操作可以由一个完全硬件的实施例、一个完全软件的实施例或者一个组合软件和硬件方面的实施例执行。此外，本发明的实施例可以采取一个在计算机可读存储介质上的计算机程序产品的形式，其中该存储介质具有被包括在该介质中的计算机可读程序代码装置。可以使用包括硬盘、CD-ROM或者其他光或者磁存储设备在内的任何适当的计算机可读介质。
图1是一个框图，说明了依据本发明第一最佳实施例的选择连线表生成设备100。参见图1，选择连线表生成设备100包括一个选择连线表处理器110、互连生成器120、布局生成器130、和寄生RC提取器140。选择连线表处理器110包括原理图电路生成单元111、第一互连原理图电路生成单元112、第二互连原理图电路生成单元113、仿真电路生成单元114、和选择连线表输出单元115。在此，选择连线表处理器110可以称为原理图工具。互连生成器120包括一个全局互连生成单元121和详细互连生成单元122，而且布局生成器130能够被称为布局工具。
原理图电路生成单元111接收输入信息IN并且生成一个原理图电路。在此，输入信息IN包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接的信息、以及单元的原理布局信息。每一个单元都包括多个彼此相接并且执行特定的功能的电路设备。例如，每一个单元都可以包括单个反相器。
同时，有关从原理图电路生成单元111中生成的原理图电路的信息可以沿着在图1中说明的路径“A”提供给一个选择连线表输出单元115。然后，选择连线表输出单元115响应选择信息SEL选择原理图电路的一个特定单元，输出选择单元连线表，并且把输出连线表提供给仿真设备150。
在半导体集成电路设计过程的前布局设计步骤中使用的互连生成器120，接收被包括在从原理图电路生成单元111中生成的原理图电路中的相应单元的位置信息并且生成互连这些单元的互连。互连生成器120可以仅仅包括全局互连生成单元121或者包括全局互连生成单元121和详细互连生成单元122。
全局互连生成单元121从原理图电路生成单元111接收相应单元的位置信息并且基于接收的单元位置信息示意地生成互连这些单元的互连。全局互连可能没有包括有关互连类型或者宽度的信息。全局互连更可取地是经由可能的最短路径在单元之间连接。
详细互连生成单元122从全局互连生成单元121接收有关全局互连的信息并且基于接收的、有关全局互连的信息生成详细的互连。详细互连包括有关互连的类型、宽度、和长度的信息。
第一互连原理图电路生成单元112从详细互连生成单元122接收有关详细互连的信息并且基于接收的、有关详细互连的信息生成包括寄生电阻和寄生电容的原理图电路。
在半导体集成电路设计过程的后布局设计阶段中使用的布局生成器130接收有关从原理图电路生成单元111生成的原理图电路的信息并且生成该半导体集成电路的布局。
寄生RC提取器140从布局生成器130生成的单元布局中，作为一个文件提取包括在单元中的互连布局上寄生的寄生电阻和寄生电容的连线表CIF，以及从该互连布局中，作为一个文件提取包括在该互连布局上寄生的寄生电阻和寄生电容的连线表IF。
第二互连原理图电路生成单元113从寄生RC提取器140接收文件IF，并且基于该接收的文件生成包括寄生电阻和寄生电容的互连原理图电路。
仿真原理图电路生成单元114从原理图电路生成单元111接收有关包括这些单元的第一端口的原理图电路的信息，并且从第一互连原理图电路生成单元112接收有关包括对应于第一端口、连接到寄生电阻和寄生电容的第二端口的原理图电路的信息。然后，仿真原理图电路生成单元114组合接收的两段信息中分别相应的端口，以便生成和存储一个用于仿真的第一仿真原理图电路。因此，因为仿真原理图电路包括由仿真原理图电路生成单元114生成的互连作用，所以让设计者***各种仿真选项(例如，控制卡)到生成的仿真原理图电路中是容易的。
此外，仿真原理图电路生成单元114从原理图电路生成单元111接收有关包括单元第一端口的原理图电路的信息以及从第二互连原理图电路生成单元113接收有关包括对应于第一端口、连接到寄生电阻和寄生电容的第二端口的原理图电路信息。接下来，仿真原理图电路生成单元114组合接收的两段信息中的相应对应端口以便生成用于仿真的第二仿真原理图电路，然后用第二仿真原理图电路替换存储的第一仿真电路。
选择连线表输出单元115接收选择信息SEL和有关替换的第二仿真原理图信息的信息，选择执行半导体集成电路的特定操作(例如，一个半导体存储器设备的读取操作)的单元，而且作为一个文件输出选择单元的连线表。在此，选择信息SEL由半导体集成电路的设计者输入。其间，输出选择连线表可以与由寄生RC提取器140从选择单元的布局中提取的、在该单元中的布局连线表CIF相结合，以便输出选择连线表的类型和次序和连线表CIF中的那些是一样的，然后该输出选择连线表被提供给仿真设备150。因为组合的选择连线表包括在单元中的布局连线表CIF，所以仿真能够被更准确地执行。
仿真设备150从选择连线表输出单元115接收选择的连线表或者接收组合的选择连线表，并且基于接收的选择连线表仿真半导体集成电路的一个特定操作。因此，依据本发明第一最佳实施例的选择连线表生成设备100生成为仿真半导体集成电路仅仅一个特定部分所要求的、包括互连作用的选择连线表，所以能够在前布局和后布局阶段执行一个准确仿真，而且仿真所需要的时间能够被显著地降低。
图2是一个框图，说明了依据本发明另一个第二最佳实施例的选择连线表生成设备200。参见图2，选择连线表生成设备200包括一个选择连线表处理器210和互连生成器220。选择连线表处理器210包括一个原理图电路生成单元211、互连原理图电路生成单元212、仿真原理图电路生成单元213、和选择连线表输出单元214，而且该选择连线表处理器210能够被称为原理图工具。
原理图电路生成单元211接收输入信息IN并且生成一个原理图电路。在此，输入信息IN包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接信息、以及单元的原理图布局信息。每一个单元都包括多个彼此相接并且执行特定功能的电路设备。例如，每一个单元都可以包括一个或多个逻辑门。
其间，有关从原理图电路生成单元211中生成的原理图电路的信息可以沿着在图2中说明的路径“A”提供给一个选择连线表输出单元214。然后，选择连线表输出单元214响应选择信息SEL选择在原理图电路上的一个特定单元(或者多个单元)，输出选择单元(多个)连线表，并且把输出连线表提供给仿真设备240。
在半导体集成电路的前布局设计步骤中使用的互连生成器220，接收被包括在从原理图电路生成单元211中生成的原理图电路中的相应单元的位置信息，并且生成互连这些单元的互连。互连生成器220可以仅仅包括全局互连生成单元221，或者如在图2中说明的那样，包括全局互连生成单元221和详细互连生成单元222。
全局互连生成单元221从原理图电路生成单元211接收相应单元的位置信息，并且基于接收的单元位置信息示意地生成互连这些单元的互连。全局互连不包括有关互连类型或者宽度的信息。全局互连更可取地是经由可能的最短路径在单元之间连接。
详细互连生成单元222从全局互连生成单元221接收有关全局互连的信息，并且基于接收的、有关全局互连的信息生成详细的互连。详细互连包括有关互连的类型、宽度、和长度的信息。
互连原理图电路生成单元212从详细互连生成单元222接收有关详细互连的信息，并且基于接收的、有关详细互连的信息生成包括寄生电阻和寄生电容的原理图电路。
仿真原理图电路生成单元213从原理图电路生成单元211接收有关包括单元第一端口的原理图电路的信息，以及从第一互连原理图电路生成单元112接收有关包括对应于第一端口、连接到寄生电阻和寄生电容的第二端口的原理图电路信息。然后，仿真原理图电路生成单元213组合接收的两段信息中相应的对应端口，以便生成和存储一个用于仿真的第一仿真原理图电路。因此，因为仿真原理图电路包括由仿真原理图电路生成单元213生成的互连作用，所以让设计者***各种仿真选项(例如，控制卡)到生成的仿真原理图电路中是容易的。
选择连线表输出单元214接收选择信息SEL和有关替换的第二仿真原理图信息的信息，选择执行半导体集成电路的特定操作(例如，一个半导体存储器设备的读取操作)的单元，而且作为一个文件输出选择单元的连线表。在此，选择信息SEL可以由半导体集成电路的设计者输入。
仿真设备240从选择连线表输出单元214接收选择连线表，并且基于接收的选择连线表仿真半导体集成电路的一个特定操作。因此，依据本发明第一实施例的选择连线表生成设备200生成为仿真半导体集成电路仅仅一个特定部分所要求的、包括互连作用的选择连线表，所以能够在前布局阶段中执行一个准确仿真，而且仿真所需要的时间能够被降低。
图3是一个框图，说明了依据本发明另一个实施例的选择连线表生成设备300。参见图3，选择连线表生成设备300包括一个选择连线表处理器310、布局生成器320、和寄生RC提取器330。  选择连线表处理器310包括一个原理图电路生成单元311、互连原理图电路生成单元312、仿真原理图电路生成单元313、和选择连线表输出单元314，而且该选择连线表处理器310能够被称为原理图工具。
原理图电路生成单元311接收输入信息IN并且生成一个原理图电路。在此，输入信息IN包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接的信息、以及单元的原理布局信息。每一个单元都包括一个或多个彼此相连并且执行特定功能的电路设备(例如，逻辑门)。
其间，有关从原理图电路生成单元311中生成的原理图电路的信息可以沿着在图3中说明的路径“C”提供给一个选择连线表输出单元314。然后，选择连线表输出单元314响应选择信息SEL选择在原理图电路上的一个特定单元，输出选择单元的连线表，并且把输出的连线表提供给仿真设备350。
在半导体集成电路的后布局设计步骤中使用的布局生成器320，接收被包括在从原理图电路生成单元311中生成的原理图电路中的相应单元的位置信息，并且生成互连这些单元的互连。布局生成器320可以被称为是一个布局工具。
寄生RC提取器330从由布局生成器320生成的单元布局中提取包括来自所述单元中互联布局的寄生电阻和寄生电容的连线表CIF(单元互连文件)。提取器330还从互连布局中提取包括寄生电阻和寄生电容的连线表IF(互连文件)。
互连原理图电路生成单元312从寄生RC提取器330接收连线表的文件IF，并且基于该接收的文件生成包括寄生电阻和寄生电容的互连的原理图电路。
仿真原理图电路生成单元313从原理图电路生成单元311接收有关包括单元第一端口的原理图电路的信息，以及从互连原理图电路生成单元312接收有关包括对应于第一端口、连接到寄生电阻和寄生电容的第二端口的原理图电路信息。然后，仿真原理图电路生成单元313组合接收的两段信息中相应的对应端口，以便生成和存储一个用于仿真的第一仿真原理图电路。因此，因为仿真原理图电路包括由仿真原理图电路生成单元313生成的互连作用，所以让设计者***各种仿真选项(例如，控制卡)到生成的仿真原理图电路中是容易的。
选择连线表输出单元314接收选择信息SEL和有关替换的第二仿真原理图信息的信息，选择执行半导体集成电路的特定操作(例如，一个半导体存储器设备的读取操作)的单元，而且作为一个文件输出选择单元的连线表。在此，选择信息SEL可以由半导体集成电路的设计者输入。
其间，输出选择连线表可以与由寄生RC提取器330从选择单元的布局中提取的、在该单元中的布局连线表CIF相结合，以便输出选择连线表的类型和次序和连线表CIF中的那些是一样的，然后该输出选择连线表被提供给仿真设备350。因为组合的选择连线表包括在单元中的布局连线表CIF，所以仿真能够被更准确地执行。
仿真设备350从选择连线表输出单元314接收选择的连线表或者接收组合的选择连线表，并且基于接收的选择连线表仿真半导体集成电路的一个特定操作。因此，因为依据本发明第三最佳实施例的选择连线表生成设备300生成为仿真半导体集成电路仅仅一个特定部分所要求的、包括互连作用的选择连线表，所以能够在后布局阶段执行一个准确的仿真，而且能够降低仿真所需要的时间。
图4A是一个框图，说明了一个由图1中的全局互连生成单元121或者图2中的全局互连生成单元221生成的全局互连示例。参见图4A，参考数字C1、C2、C3、C4、和C5表示单元。单元C1、C2、C3、C4、和C5相互连接，由此构成全局互连。全局互连通常不包括有关互连类型或者宽度的信息。
图4B是一个框图，说明了对应于图4A中的全局互连的详细互连示例。参见图4B，参考数字C1、C2、C3、C4、和C5表示单元，而且参考数字M1和M2表示金属层。单元C1、C2、C3、C4、和C5经由相应的金属层M1和M2相互连接，由此构成详细的互连。详细互连可以包括有关互连的类型、宽度、和长度的信息。
图5A是一个框图，说明了一个对应于图4B中的详细互连、包括寄生电阻和寄生电容的互连的原理图电路；参见图5A，包括寄生电阻和寄生电容的互连的原理图电路由图1中的第一互连原理图电路生成单元121或者图2中的互连原理图电路生成单元221生成。此外，包括寄生电阻和寄生电容的互连的原理图电路以一个相应单元的端口保持它们的初始拓扑结构的状态生成。
图5B是一个框图，说明了一个对应于图5A的原理图电路、具有一个混合π模式的互连的原理图电路；参见图5B，PI_M1和PI_M2分别表示由设计者指定的、不同的混合π模式。具有混合π模式的原理图电路还以一个相应单元的端口保持它们的初始拓扑结构的状态生成。图5C是一个框图，说明了图5B中的混合π模式(PI_M2)的内部。
图6A是一个框图，说明了可从图1中的寄生RC提取器140或者图3中的寄生RC提取器330中提取的SPICE连线表的示例；参见图6A，参考数字I1、I2、I3、和I4中的每一个都指示一个对应于原理图电路中的单元的实例的名称。例如，SPICE连线表的第一行，即R1 I1：y A：1 10，指示具有阻抗10的第一个阻抗R1位于第一实例I1的端口y和网络A的节点1之间。依据这个方法写入剩余行。
图6B是一个框图，说明了对应于图6A、一个包括寄生电阻和寄生电容的树状结构互连原理图电路。参见图6B，包括寄生电阻和寄生电容的树状结构原理图电路从图1中的第二互连原理图电路生成单元113或者图3中的互连原理图电路生成单元312中生成。从包括寄生电阻和寄生电容的互连的树状结构原理图电路中，单元能够预测一个从驱动终端(I1：y)传输到输出终端(14：a)的信号的RC延迟。
图7A是一个框图，说明了图1、2、或者3中的选择连线表输出单元生成的选择仿真原理图电路的一个示例，且图7B是一个框图，说明了一个包括对应于图7A的选择单元的选择仿真原理图电路的示例。参见图7A和7B，SC1、SC2、和SC3是由设计者选择以便执行半导体集成电路的特定操作(例如，半导体存储器设备的一个读操作)的单元的指示，未选择的单元NSC可以包括一个反相器。第一选择单元SC1的输入端口701、输入端口703、和输出端口705，第二选择单元SC2输入端口707和输出端口709和711，第三选择单元SC3的输入端口717和输出端口719，未选择单元NSC的输入端口713、以及输出端口721相互连接，由此构成了一个将由设计者仿真的关键线路。但是，因为未选择单元NSC的输出端口715没有被包括在关键线路中，所以能够如图7A中说明的那样，生成其中组合了源极和漏极的MOS晶体管。因此，与所述MOS晶体管类似，反映延迟因数以执行一个准确的仿真。输入端口和输出端口可以分别被称为一个输入管脚和输出管脚。
用于本发明各个方面的操作在图8-10中进行了详细的说明，这些图是流程图说明。将要理解：该流程图说明中的每个块，以及在该流程图中的块的组合，能够由计算机程序指令实现。这些计算机程序指令可以被提供给一个处理器或者其他可编程的数据处理设备以生成一个机器，因此在处理器或者其他可编程数据处理装置上执行的指令，创建了用于实现在该流程图的一个或者多个块中指定的功能的装置。这些处理器程序指令还可以被保存在一个能够引导一个处理器或者其他可编程数据处理装置以一种特定方式起作用的计算机可读存储器中，因此保存在计算机可读存储器中的指令生成这么一件产品，该产品包括实现了在该流程图的一个或者多个块中指定的功能的指令装置。
图8是一个流程图，说明了一种依据本发明的一个实施例生成选择连线表的方法。在步骤805中，在选择连线表处理器中输入输入信息。这里，输入信息包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接的信息、以及单元的原理布局信息。每一个单元都包括多个彼此相连并且执行特定功能的电路设备。在步骤810中，包括在选择连线表处理器中的原理图电路生成单元响应输入信息生成一个原理图电路。在步骤815中，互连生成器接收被包括在生成的原理图电路中的单元的位置信息，而且生成互连这些单元的互连。在步骤820中，第一互连原理图电路生成单元接收有关互连的信息，并且生成包括寄生在该互连上的、寄生电阻和寄生电容的互连的原理图电路。在步骤825中，仿真原理图电路生成单元组合原理图电路的第一端口和对应于第一端口、从第一互连原理图电路生成单元中生成的互连原理图电路中的第二端口，由此生成一个第一仿真原理图电路。在步骤830中，仿真原理图电路生成单元存储第一仿真原理图电路。在步骤835中，布局生成器接收生成的原理图电路的信息并且生成半导体集成电路的布局。在步骤840中，寄生RC提取器从互连布局中提取包括寄生电阻和寄生电容的连线表。在步骤845中，第二互连原理图电路生成单元接收从互连布局中提取的连线表，并且生成包括寄生电阻和寄生电容的互连的原理图电路。在步骤850中，仿真原理图电路生成单元组合原理图电路的第一端口和对应于第一端口、从第二互连原理图电路生成单元中生成的互连原理图电路中的第二端口。在步骤855中，仿真原理图电路生成单元用第二仿真原理图电路替换存储的第一仿真原理图电路并且存储替换了的第二仿真原理图电路。在步骤860中，设计者把选择信息输入到选择连线表输出单元。选择信息在被包括在第二仿真原理图电路的单元当中选择执行特定操作的单元。在步骤865中，选择连线表输出单元响应该选择信息，输出有关执行特定操作的单元的第一选择连线表。虽然没有在附图中显示，但是第一选择信息可以被提供给一个仿真设备。在步骤870中，寄生RC提取器从布局生成器接收单元的布局信息并且提取有关单元布局的连线表。在步骤875中，第一选择连线表和单元的布局被组合在一起，以便第一选择连线表的类型和次序等同于单元布局中的那些。在步骤880中，组合的选择信息被输出和提供给仿真设备。
图9是一个流程图，说明了一种依据本发明的另一个实施例生成选择连线表的方法。在步骤905中，在选择连线表处理器中输入输入信息。这里，输入信息包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接的信息、以及单元的原理布局信息。每一个单元都包括多个彼此相连并且执行特定功能的电路设备。在步骤910中，包括在选择连线表处理器中的原理图电路生成单元响应输入信息生成一个原理图电路。在步骤915中，全局互连生成单元在前布局步骤中示意地生成互连被包括在该原理图电路中的单元的互连。全局互连通常不包括有关互连类型和宽度的信息。全局互连更可取地是经由尽可能的最短路径在单元之间连接。在步骤920中，详细互连生成单元生成对应于全局互连的详细互连。详细互连一般包括有关互连的类型、宽度、和长度的信息。在步骤925中，互连原理图电路生成单元生成对应于该详细互连、包括寄生电阻和寄生电容的互连的原理图电路。在步骤930中，仿真原理图电路生成单元组合原理图电路中的第一端口和对应于第一端口、从互连原理图电路生成单元中生成的互连原理图电路中的第二端口，由此生成一个仿真原理图电路。在步骤935中，设计者在选择连线表输出单元中输入选择信息。选择信息在被包括在仿真原理图电路中的单元当中选择执行特定操作(例如，半导体存储器设备的读操作)的单元。在步骤940中，选择连线表输出单元响应该选择信息，输出有关执行特定操作的单元的选择连线表。图10是一个流程图，说明了一种依据本发明的另一个实施例生成选择连线表的方法。  在步骤1005中，在选择连线表处理器中输入输入信息。这里，输入信息包括有关被包括在原理图电路的相应单元中的电路设备的信息，有关在电路设备之间的连接的信息、以及单元的原理布局信息。每一个单元都包括多个彼此相连并且执行特定功能的电路设备。在步骤1010中，包括在选择连线表处理器中的原理图电路生成单元响应输入信息生成一个原理图电路。在步骤1015中，布局生成器接收有关生成的原理图电路的信息并且基于接收的、有关原理图电路的信息生成一个布局。在步骤1020中，寄生RC提取器从互连布局中提取一个包括寄生电阻和寄生电容的连线表。在步骤1025中，互连原理图电路生成单元接收从互连布局中提取的连线表，并且生成一个包括寄生电阻和寄生电容的互连的原理图电路。在步骤1030中，仿真原理图电路生成单元组合原理图电路的第一端口和对应于第一端口、从互连原理图电路生成单元中生成的互连的原理图电路中的第二端口。在步骤1035中，设计者在选择连线表输出单元中输入选择信息。选择信息在被包括在仿真原理图电路的单元当中选择执行特定操作的单元。在步骤1040中，选择连线表输出单元响应该选择信息，输出有关执行特定操作的单元的选择连线表。
因此，如上所述，依据本发明的实施例、用于生成一个集成电路连线表的操作包括：生成具有多个单元在其中的集成电路的第一原理图(块111)和生成定义了在集成电路的多个单元之间的前布局电互连以及该前布局互连的近似寄生电阻和寄生电容的第二原理图(块112)。如上根据图1中的块114所述，第一和第二原理图在分别在第一和第二原理图内的相应第一和第二端口处进行组合。本发明的进一步实施例被配置为通过生成一个定义了在集成电路多个单元之间的后布局电互连以及该后布局互连的近似寄生电阻和寄生电容的原理图电路(块113)来生成一个集成电路连线表。这个原理图电路然后在其中的相应第一和第二端口处和第一原理图进行组合(块114)。这些实施例还可以被配置为从集成电路的第一原理图中生成一个布局原理图(块130)，以及生成在该布局原理图中的多个单元之间延伸的后布局互连的寄生电阻和电容((块140，IF)。然后执行操作以生成在布局原理图的至少一个单元内部的互连的寄生电阻和电容(块140，CIF)。
虽然已经通过参考它的示例实施例详细地显示和描述了本发明，但是本领域的那些技术人员将要理解：在其中可以进行各种形式和细节中的变化而没有背离本发明如以下权利要求所定义那样的精神和范围。

Claims (38)

1.一种生成集成电路连线表的方法，包括如下步骤：
生成一个其中具有多个单元的集成电路的第一原理图；
生成一个其中定义了在该集成电路的多个单元之间的后布局电互连以及该后布局互连的近似寄生电阻和寄生电容的第二原理图；以及
分别在第一和第二原理图内的相应第一和第二端口处组合第一和第二原理图。
2.如权利要求1所述的方法，其中，所述生成第二原理图的步骤包括如下步骤：
从集成电路的第一原理图中生成一个布局原理图；
生成在布局原理图中的多个单元之间延伸的后布局互连的寄生电阻和电容；以及
生成在布局原理图中的至少一个单元内的寄生电阻和电容。
3.如权利要求2所述的方法，其中，所述组合第一和第二原理图的步骤包括把第一和第二原理图组合成为一个仿真原理图。
4.如权利要求3所述的方法，进一步包括步骤：
生成该仿真原理图至少一部分的连线表；以及
用在该布局原理图中的至少一个单元内部的互连的寄生电阻和电容补充该连线表。
5.一种被配置为用于生成一个集成电路连线表的计算机程序产品，包括一个具有嵌入在所述介质中的计算机可读程序代码的计算机可读存储介质，所述计算机可读程序代码包括：
被配置为用于生成一个其中具有多个单元的集成电路的第一原理图的计算机可读程序代码；
被配置为生成一个定义在该集成电路的多个单元之间的后布局电互连以及该后布局互连的近似寄生电阻和寄生电容的第二原理图的计算机可读程序代码；以及
被配置为分别在该第一和第二原理图内的相应第一和第二端口处组合第一和第二原理图的计算机可读程序代码。
6.如权利要求5所述的产品，其中，所述被配置为生成第二原理图的计算机可读程序代码包括：
被配置为从集成电路的第一原理图中生成一个布局原理图的计算机可读程序代码；
被配置为生成在该布局原理图中的多个单元之间延伸的后布局互连的寄生电阻和电容的计算机可读程序代码；以及
被配置为生成在布局原理图中的至少一个单元内的互连的寄生电阻和电容的计算机可读程序代码。
7.如权利要求6所述的产品，其中，所述被配置为组合第一和第二原理图的计算机可读程序代码包括被配置为把第一和第二原理图组合成为一个仿真原理图的计算机可读程序代码。
8.如权利要求7所述的产品，进一步包括：
被配置为生成该仿真原理图的至少一部分的连线表的计算机可读程序代码；以及
被配置为用在布局原理图中的至少一个单元内的互连的寄生电阻和电容补充该连线表的计算机可读程序代码。
9.一种生成集成电路连线表的方法，包括步骤：
生成一个其中具有多个单元的集成电路的第一原理图；
生成一个定义了在该集成电路的多个单元之间的前布局电互连以及该前布局互连的近似寄生电阻和寄生电容的第二原理图；以及
分别在第一和第二原理图内的相应第一和第二端口处组合第一和第二原理图。
10.一个集成电路连线表生成装置，包括：
用于生成一个其中具有多个单元的集成电路的第一原理图的装置；
用于生成一个定义了在该集成电路的多个单元之间的前布局电互连以及该前布局互连的近似寄生电阻和寄生电容的第二原理图的装置；以及
用于分别在第一和第二原理图内的相应第一和第二端口处组合第一和第二原理图的装置。
11.一个用于生成为仿真一个半导体集成电路的特定部分所需的一个选择连线表的选择连线表生成设备，该设备包括：
一个用于响应包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及该单元的原理布局信息在内的输入信息生成一个原理图电路的原理图电路生成单元；以及
一个用于响应选择信息、选择被包括在该原理图电路中的至少一个单元以及生成选择单元的连线表的选择连线表输出单元。
12.一个用于生成为仿真一个半导体集成电路的特定部分所需的一个选择连线表的选择连线表生成设备，该设备包括：
一个选择连线表处理器，用于响应输入信息生成包括多个单元的原理图电路、通过组合原理图电路和一个互连原理图电路获得的仿真原理图电路以及执行该仿真原理图电路的特定操作的单元的选择连线表，其中，该输入信息包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及单元的原理布局信息、有关互连这些单元的互连的信息以及用于在本些单元当中选择执行特定操作的单元的选择信息；以及
一个互连生成器，用于响应被包括在从选择连线表处理器中提供的原理图电路中的单元位置信息生成互连，并且把有关生成的互连的信息提供给选择连线表处理器。
13.如权利要求12所述的设备，其中，该选择连线表处理器包括：
一个用于响应输入信息生成原理图电路的原理图电路生成单元；
一个响应有关互连的信息生成互连的原理图电路的互连原理图电路生成单元；
一个用于通过组合被包括在该原理图电路单元中的第一端口，和对应于该第一端口、该互连原理图电路中的第二端口来生成仿真原理图电路的仿真原理图电路生成单元；以及
一个用于选择执行仿真原理图电路的特定操作的单元并且生成选择单元的选择连线表的选择连线表输出单元。
14.如权利要求13所述的设备，其中，由互连原理图电路生成电路生成的原理图电路保持在单元之间的位置关系而且包括一个混合π模型。
15.如权利要求14所述的设备，其中，经由互连连接到由选择信息选择的单元的非选择单元被用作电容设备。
16.一个用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的选择连线表生成设备，该设备包括：
一个选择连线表处理器，用于响应输入信息生成包括多个单元的原理图电路、通过组合原理图电路和一个互连原理图电路获得的仿真原理图电路以及执行该仿真原理图电路的特定操作的单元的选择连线表，其中，该输入信息包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及单元的原理布局信息、寄生在互连这些单元的互连布局上的寄生电阻和寄生电容的连线表、以及用于在这些单元当中选择执行特定操作的单元的选择信息；
一个布局生成器，用于响应从选择连线表处理器提供的、有关原理图电路的信息生成半导体集成电路的一个布局；以及
一个寄生RC提取器，用于提取在从布局生成器生成的、在该互连布局上寄生的寄生电阻和寄生电容的连线表，并且将所提取的连线表提供给选择连线表处理器。
17.如权利要求16所述的设备，其中，选择连线表生成设备组合由寄生RC提取器提取的、在单元布局上寄生的寄生电阻和寄生电容的选择连线表和选择单元的选择连线表以生成一个组合的选择连线表。
18.如权利要求17所述的设备，其中，该选择连线表处理器包括：
一个用于响应输入信息生成原理图电路的原理图电路生成单元；
一个用于响应寄生电阻和寄生电容的连线表生成互连的原理图电路的互连原理图电路生成单元；
一个用于把被包括在原理图电路单元中的第一端口和对应于第一端口的、互连原理图电路中的第二端口组合起来以生成仿真原理图电路的仿真原理图电路生成单元；以及
一个用于选择执行仿真原理图电路的特定操作的单元并且生成选择单元的选择连线表的选择连线表输出单元。
19.如权利要求18所述的设备，其中，由该互连原理图电路生成的原理图电路具有一个树状结构。
20.如权利要求19所述的设备，其中，经由互连连接到由选择信息选择的单元的非选择单元被用作电容设备。
21.一个用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的选择连线表生成设备，该设备包括：
一个用于响应输入信息生成一个包括单元的原理图电路、一个通过组合该原理图电路和一个互连原理图电路获得的第一仿真原理图电路、一个通过组合该原理图电路和一个对应于寄生电阻和寄生电容连线表的原理图电路获得的第二仿真原理图电路、以及执行该仿真原理图电路的特定操作的单元的选择连线表的选择连线表处理器，其中该输入信息包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及单元的原理布局信息、互连这些单元的互连信息、以及用于在单元当中选择执行特定操作的单元的选择信息；
一个用于响应被包括在从选择连线表处理器中提供的原理图电路的单元的位置信息生成互连，以及提供有关该互连的生成信息的互连生成器；
一个用于响应有关从选择连线表处理器提供的原理图电路的信息生成半导体集成电路的布局的布局生成器；以及
一个用于提取在从布局生成器生成的、在该互连布局上寄生的寄生电阻和寄生电容的连线表，并且提供提取的连线表给选择连线表处理器的寄生RC提取器。
22.如权利要求21所述的设备，其中，选择连线表生成设备组合由寄生RC提取器提取的、在单元布局上寄生的寄生电阻和寄生电容的选择连线表和选择单元的选择连线表以生成一个组合的选择连线表。
23.如权利要求22所述的设备，其中，该选择连线表处理器包括：
一个用于响应输入信息生成原理图电路的原理图电路生成单元；
一个用于响应有关互连的信息生成该互连的原理图电路的第一互连原理图电路生成单元；
一个用于响应寄生电阻和寄生电容的连线表生成互连布局的原理图电路的第二互连原理图电路生成单元；
一个用于组合被包括在原理图电路单元中的第一端口和对应于第一端口的互连原理图电路的第二端口以生成和存储第一仿真原理图电路，以及组合被包括在原理图电路单元的第一端口和对应于第一端口、互连布局中的原理图电路的第二端口的仿真原理图电路生成单元，其中，存储的第一仿真原理图电路由生成的第二仿真原理图电路所替代；以及
一个用于选择执行替换的仿真原理图电路的特定操作的单元并且生成选择单元的选择连线表的选择连线表输出单元。
24.如权利要求23所述的设备，其中，由第一互连原理图电路生成电路生成的原理图电路保持在单元之间的位置关系而且包括一个混合π模型。
25.如权利要求24所述的设备，其中，由第二互连原理图电路生成的原理图电路具有一个树状结构。
26.如在权利要求25所述的设备，其中，经由互连连接到由选择信息选择的单元的非选择单元被用作电容设备。
27.一种用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的方法，该方法包括：
(a)响应包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及该单元的原理布局信息在内的输入信息生成一个原理图电路；以及
(b)响应选择信息、选择被包括在该原理图电路中的至少一个单元以及生成选择单元的连线表的选择连线表输出单元。
28.一种用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的方法，该方法包括：
(a)响应包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及该单元的原理布局信息在内的输入信息生成一个原理图电路；
(b)响应被包括在生成的原理图电路中的单元的位置信息生成互连这些单元的互连；
(c)生成一个包括寄生在生成的互连上的寄生电阻和寄生电容的互连原理图电路；
(d)组合被包括在生成的原理图电路中的单元中的第一端口和对应于第一端口、该互连原理图电路的第二端口，以生成一个仿真原理图电路；以及
(e)响应用于选择执行仿真原理图电路的特定操作的单元的选择信息选择特定单元并且生成选择单元的选择连线表。
29.如权利要求28所述的方法，其中，在步骤(C)中生成的互连原理图保持在单元之间的位置关系而且包括一个混合π模型。
30.如权利要求29所述的方法，其中，经由互连连接到由步骤(e)中的选择信息选择的单元的非选择单元被用作电容设备。
31.一种用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的方法，该方法包括：
(a)响应包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及该单元的原理布局信息在内的输入信息生成一个原理图电路；
(b)响应有关生成的原理图电路的信息生成一个半导体集成电路的布局；
(c)提取包括寄生在生成的互连布局上的寄生电阻和寄生电容的连线表；
(d)响应提取的连线表生成一个包括寄生在该互连布局上的寄生电阻和寄生电容互连原理图电路；
(e)组合被包括在生成的原理图电路中的单元中的第一端口和对应于第一端口、该互连原理图电路的第二端口，以生成一个仿真原理图电路；以及
(f)响应用于选择执行生成的仿真原理图电路的特定操作的单元的选择信息选择该仿真原理图电路中的特定单元。
32.如权利要求31所述的方法，其中，在步骤(d)中，生成的互连原理图电路具有一个树状结构。
33.如权利要求32所述的方法，其中，经由互连连接到由步骤(f)中的选择信息选择的单元的非选择单元被用作电容设备。
34.一种用于生成为仿真一个半导体集成电路的特定部分所要求的一个选择连线表的方法，该方法包括：
(a)响应包括有关被包括在相应单元中的电路设备的信息、有关在电路设备之间的连接的信息、以及该单元的原理布局信息在内的输入信息生成一个原理图电路；
(b)响应被包括在生成的原理图电路中的单元的位置信息生成互连这些单元的互连；
(c)生成包括寄生在生成的互连上的寄生电阻和寄生电容的第一互连原理图电路；
(d)组合被包括在生成的原理图电路中的单元中的第一端口和对应于第一端口、该互连原理图电路的第二端口，以生成第一仿真原理图电路；
(e)响应有关生成的原理图电路的信息生成半导体集成电路的布局；
(f)提取寄生在生成的互连布局上的寄生电阻和寄生电容的连线表；
(g)响应提取的连线表生成包括寄生在该互连布局上的寄生电阻和寄生电容的第二互连原理图电路；
(h)组合包括在生成的原理图电路中的单元中的第一端口和对应于第一端口、第二互连原理图电路中的第二端口，以生成第二仿真原理图电路并且用第二仿真原理图电路替换存储的第一仿真原理图电路；以及
(i)响应用于选择执行该替换的第二仿真原理图电路的特定操作的单元的选择信息选择第二仿真原理图电路中的特定单元，并且生成选择单元的选择连线表。
35.如权利要求34所述的方法，进一步包括：
(j)提取寄生在选择单元布局上的寄生电阻和寄生电容的连线表；以及
(k)组合在步骤(i)中生成的选择连线表和在步骤(j)中提取的连线表以生成一个组合的连线表。
36.如权利要求35所述的方法，其中，在步骤(C)中生成的第一互连原理图保持在单元之间的位置关系而且包括一个混合π模型。
37.如权利要求36所述的方法，其中，在步骤(g)中生成的第二互连电路具有一个树状结构。
38.如权利要求37所述的方法，其中，经由互连连接到由步骤(i)中的选择信息选择的单元的非选择单元被用作电容设备。
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