CN1481019A - 引线框架及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 123
- 239000004020 conductor Substances 0.000 claims abstract description 99
- 239000002390 adhesive tape Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 238000003825 pressing Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims 2
- 238000005538 encapsulation Methods 0.000 description 23
- 230000014509 gene expression Effects 0.000 description 22
- 238000005516 engineering process Methods 0.000 description 15
- 238000000465 moulding Methods 0.000 description 10
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 238000007789 sealing Methods 0.000 description 8
- 235000012364 Peperomia pellucida Nutrition 0.000 description 7
- 240000007711 Peperomia pellucida Species 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000012536 packaging technology Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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Abstract
在引线框架(30)中,为安装在其上的半导体元件界定管芯垫(32),沿最终作为管芯垫的半导体器件分开的区域的***排列的多个引线(33),此外,在管芯垫(32)和对应于管芯垫的引线(33)之间的区域中环绕管芯垫(32)形成的用作电源/地端的导体部分(34)。管芯垫(32)、引线(33)和用作电源/地端的导体部分(34)由胶带(37)支撑。以环绕对应的管芯垫(32)的单或双环形或者部分环绕管芯垫(32)的形式形成用作电源/地端的导体部分(34)。用作电源/地端的导体部分(34)连接到多个引线中的至少一个引线(33P、33G)上。
Description
技术领域
本发明涉及在无引线封装(半导体器件)中使用的引线框架,例如,方形扁平无引线(QFN)封装,用于安装半导体元件。具体地,本发明涉及适于在半导体元件具有多个电源端并安装在引线框架上的情况下,具有减少连接到电源端和地端的引线的数量的形状的引线框架,及其制造方法。
在随后的介绍中,为了方便,电源端和地端被称作“电源/地端”。
背景技术
图1a到1c示意性地表示现有技术引线框架的构成和使用该引线框架的半导体器件。
图1a示出了从带形引线框架的顶部看引线框架10的构成。引线框架10具有由外部框架11和在外部框架11的内部以矩阵形式排列的内部框架12[也称作“分区条”(section bar)]构成的框架结构。在外部框架11中提供在传送引线框架10时与传送机构结合的导向孔(guide ho1e)13。其上安装半导体元件(芯片)的矩形管芯垫(die-pad)14位于由框架11或12限定的每个开口的中央部分,并且管芯垫14由从相应的框架11和12的四个角延伸出的四个支撑条15支撑。此外,多个引线16成梳状从每个框架11或12向管芯垫14延伸。每个引线16包括电连接到要安装在管芯垫14上的半导体元件的电极端(信号端或电源/地端)的内部引线部分16a(图1b)和电连接到例如母板的安装板的布线的外部引线部分(外部连接端)。另外,虚线CL表示在封装装配工艺中当为每个封装(半导体器件)同时分开引线框架10时所用的分割线。请注意,尽管没有在图1a到1c中明确示出,但在为每个封装分开引线框架10时去掉了所有的分区条(内部框架12)。
图1b示出了具有用上述引线框架10制造的QFN封装结构的半导体器件20的剖面结构。在半导体器件20中,参考数字21表示安装在管芯垫14上的半导体元件,参考数字22表示将半导体元件21的每个电极端连接到相应引线16的内部引线部分16a的键合线,参考数字23表示用于保护半导体元件21、键合线22等的密封树脂。
这样的半导体器件20(QFN封装)基本上可以按照以下方法制造:半导体元件21安装到引线框架10的管芯垫14上(管芯键合);半导体元件21的每个电极端用键合线22电连接到相应的引线16上(布线键合);用密封树脂密封半导体元件21、键合线22等(批量成型或单个成型(mass molding or individualmolding));然后,用切块机等沿分割线CL为每个封装分开引线框架10(切割)。
在这种封装装配工艺中,当进行布线键合时,半导体元件21的每个电极端21a(信号端或电源/地端)按一对一的关系用键合线22连接到相应的引线16,如图1c所示。因此,在半导体元件21的电极端21a中包括多个电源/地端的情况下,每个电源/地端同样也按一对一的关系连接到相应的引线16。
在这种情况下,在电极端21a中的每个信号端具有不同的电特性,因此需要以一对一的关系连接到相应的引线16。但是,由于电源/地端(特别是地端)具有相同的电特性,所以不需要按一对一的关系连接到相应的引线16。换句话说,如果在每个引线16上具有足够的布线22的键合位置空间,则可以将两个或多个电源/地端一起连接到一个引线16上。
但是,在现有技术中,在大多数情况下,由于随着最近增加管脚数量的需要,每个引线的引线宽度和排列间距很窄,在每个引线上的布线键合位置受到限制,所以半导体元件21的每个电极端21a按图1c所示的一对一的关系连接到相应的引线16。
在上述现有技术中,在封装(半导体器件)装配工艺中进行布线键合的地方,半导体元件的每个电极端按一对一的关系连接到相应的引线。因此,存在以下问题:在半导体元件的电极端中包括多个电源/地端的情况下,对于某一数量的电源/地端,必须为电源/地端准备相当数量的引线,由此相对减少了能够用作信号端的引线的数量。
顺便提及,在最近用于32位CPU等的半导体元件中,电源/地端的数量占外端子总数的大约30到40%(即,信号端子的数量占大约60到70%)。
在这种情况下,如果用于信号端的引线的数量少于半导体元件需要的引线数量,则需要增加引线的数量。为此,每个引线的引线宽度和排列间距都需要变窄,或者在不改变引线宽度等的前提下增加引线框架的尺寸(由此增加封装的尺寸)。但是,使每个引线的引线宽度变窄的方法存在技术方面(用于构图引线框架的蚀刻、模冲等)的困难。另一方面,增加引线框架尺寸的方法导致材料成本增加的另一个问题。
此外,根据最近的技术趋势(由于管脚数量的增加,引线宽度和排列间距更窄了),虽然半导体元件的每个电极端按一对一的关系连接到相应的引线,但是由于每个引线上布线键合位置的限制,降低了布线键合位置的自由度。这增加了布线键合工艺的难度。
发明内容
本发明的一个目的是提供一种引线框架及其制造方法,通过减少连接到电源/地端的引线数量有助于减少封装尺寸,并且在安装在引线框架上的半导体元件具有多个电源/地端的情况下能够增加布线键合位置的自由度。
为了达到上述目的,根据本发明的第一方案,所提供的引线框架包括:为安装在其上的半导体元件界定的管芯垫;沿最终作为半导体器件分开用于管芯垫的区域的***排列的多个引线;在管芯垫和对应于管芯垫的多个引线之间的区域中至少部分围绕管芯垫形成的用作电源/地端的导体部分,其中管芯垫、多个引线和用作电源/地端的导体部分由胶带支撑。
根据第一方案的引线框架的构成,除了普通引线框架的构成(管芯垫和对应于管芯垫的多个引线)以外,还形成用作电源/地端的导体部分,以便至少部分围绕管芯垫。因此,导体部分可以专门用作电源/地端的引线。
具体地,在安装在引线框架上的半导体元件具有多个电源/地端的情况下,如果导体部分连接到多个引线中专门用作电源/地端的一个引线,那么通过将每个电源/地端连接到导体部分,而不是象现有技术中将每个电源/地端一一对应地连接到对应的引线,半导体元件的每个电源/地端可以连接到专门用作电源/地端的公共引线。换句话说,连接到半导体元件的电源/地端引线数量最少可以减少到一个。这就不必象过去那样需要大量的引线专门用作电源/地端。由此,封装(半导体器件)的尺寸可以减少对应于不再需要的引线数量。
此外,形成导体部分以至少部分环绕管芯垫(即,较宽区域上)。因此,当在封装(半导体器件)组装工艺中进行引线键合时,可以确保导体部分上有足够的空间用作引线键合位置,由此可以提高引线键合位置的自由度。
此外,根据本发明的第二方案,提供一种引线框架,包括:多个引线,沿最终作为半导体器件分开用于半导体元件安装区的区域周边排列;以及用作电源/地端的导体部分,形成在半导体元件安装区和对应于半导体元件安装区的多个引线之间区域中至少部分环绕半导体元件安装区周边,其中多个引线和用作电源/地端的导体部分由胶带支撑。
根据引线框架的第二方案的结构,类似于根据以上第一方案的引线框架,形成用作电源/地端的导体部分以至少部分环绕半导体元件安装区。因此,通过使用导体部分作为专门用作电源/地端的引线,可以减少连接到半导体元件的电源/地端的引线数量。由此,可以减少封装(半导体器件)的尺寸,并且可以增加引线键合位置的自由度。
因此根据本发明的另一方案,提供一种引线框架的制造方法,包括以下步骤:通过蚀刻或模冲金属板,形成基底框架,其中多个单元基底框架相互连接,并具有管芯垫、对应于管芯垫的多个引线以及用于为安装在管芯垫上的半导体元件设置的电源/地端的导体部分,导体部分在管芯垫和多个引线之间区域中至少部分环绕管芯垫,并连接到管芯垫;在基底框架的一面上在连接导体部分和管芯垫的部分中形成凹入部分;在形成凹入部分的基底框架的表面上粘贴胶带;以及切割掉形成凹入部分的那部分基底框架。
因此,根据本发明的再一方案,提供一种引线框架的制造方法,包括以下步骤:通过蚀刻或模冲金属板形成基底框架,其中多个单元基底框架相互连接,并具有半导体安装区、对应于半导体元件安装区的多个引线、以及用于为安装在半导体元件安装区上的半导体元件设置的电源/地端的导体部分,导体部分在半导体元件安装区和多个引线之间的区域中至少部分环绕半导体元件安装区,并连接到多个引线之中的至少一个引线;在基底框架的一个表面上在连接导体部分和至少一个引线的部分中形成凹入部分;将胶带粘贴到形成凹入部分的基底框架的表面上;以及切割掉形成凹入部分的那部分基底框架。
附图说明
图1a到1c示出了现有技术的引线框架的结构和使用该引线框架的半导体器件;
图2a到2b示出了根据本发明第一实施例的引线框架的结构;
图3示出了图2a和2b的引线框架的制造工艺的一个例子;
图4a到4d示出了图3的制造工艺之后的制造工艺的剖面图;
图5a到5c示出了图2a和2b的引线框架的制造工艺的另一个例子的(部分)剖面图;
图6a和6b示出了使用图2a和2b的引线框架的半导体器件的一个例子;
图7a和7b示出了根据本发明第二实施例的引线框架的结构;
图8示出了图7a和7b的引线框架的制造工艺的一个例子的(部分)平面图;
图9a和9b示出了使用图7a和7b的引线框架的半导体器件的一个例子;
图10a和10b示出了根据本发明第三实施例的引线框架的结构;
图11示出了图10a和10b的引线框架的制造工艺的一个例子的(部分)平面图;
图12a和12b示出了根据本发明第四实施例的引线框架的结构;
图13示出了图12a和12b的引线框架的制造工艺的一个例子的(部分)平面图;
图14a和14b示出了使用图12a和12b的引线框架的半导体器件的一个例子;
图15a和15b示出了根据本发明第五实施例的引线框架的结构;
图16示出了图15a和15b的引线框架的制造工艺的一个例子的(部分)平面图;以及
图17a和17b示出了使用图15a和15b的引线框架的半导体器件的一个例子。
具体实施方式
图2a和2b示意性地示出了根据本发明的第一实施例,在如QFN封装等的无引线封装中使用的引线框架的结构。在这些图中,图2a示出了从部分引线框架的顶部看到的结构,图2b示出了沿图2a中的A-A’线看到的引线框架的剖面图结构。
在图2a和2b中,参考数字30表示条形引线框架的一部分(对应于最终作为分立半导体器件分开的区域的那部分)。引线框架基本上由蚀刻或模冲金属板得到的基底框架31制成。在该基底框架31中,参考数字32表示划定对应于要安装其上的每个半导体元件(芯片)界限的近似矩形管芯垫,参考数字33表示对应于管芯垫32排列的多个引线(在这些图中示出了的例子中有32根引线)。如图2a所示,每个引线33以梳形向外延伸,与管芯垫隔开,并沿最终作为半导体器件分开的区域周边排列。每个引线33包括电连接到要安装其上的半导体器件的电极端(信号端或电源/地端),以及电连接到如母板的安装板的布线的外引线部分(外部连接端)。此外,虽然图2a和2b中没有特别示出,但对应于管芯垫32排列的每个引线33通过框架部分(图1a中参考数字12表示的部分)连接到对应于相邻管芯垫32的引线,或者连接到最外框架部分(图1a中参考数字11表示的部分)。
参考数字34表示用作电源/地端的导体部分,为本发明的特点。导体部分34在管芯垫32和对应于管芯垫32的多个引线33之间区域中在管芯垫32周围形成环形。如图2a所示,环形导体部分34连接到32个引线之中用作电源/地端的一个引线33(P/G),并由从框架部分(图1a中参考数字11和12表示的部分)的四个角延伸出的四个支撑杆35支撑。换句话说,形成在每个管芯垫32周围的每个导体部分34通过对应的四个支撑杆35相互连接并连接到框架部分。
在基底框架31的整个表面上,形成金属膜。在基底框架31的背面(图2b中所示的底面),粘贴胶带37。粘贴胶带37基本上为防止在以后阶段进行封装组装工艺的制模(模塑)期间树脂泄露到框架背面(也称作“制模齐平”)的对策。此外,胶带37具有以下功能:支撑管芯垫32、引线33、导体部分34以及和框架部分一体的管芯垫32;支撑管芯垫32以便在以后介绍的引线框架30的制造工艺中切掉管芯垫32和导体部分34之间的连接部分(本实施例中为四个部分)时,与导体部分34隔开的管芯垫32不会掉下来;以及支撑各引线33,以便当每个引线33的预定部分被切掉时,与导体部分34隔开的引线33不会掉下来。
参考数字38表示通过以后介绍的半蚀刻形成的凹入部分。如下面介绍的,将连接管芯垫32和导体部分34的部分(四个部分)选定为形成凹入部分38的位置。
接下来,参考图3和依次示出了制造工艺的一个例子的图4a到4d介绍根据本实施例的引线框架30的制造方法。应该注意图4a到4d示出了沿图3中的线A-A’看到的剖面结构。
首先,在第一步骤中(图3),蚀刻或模冲金属板形成基底框架31。
如图3的上部分中示意性地示出,形成的基底框架31具有多个单元基底框架UFM连接成阵列形的结构,每个单元基底框架分配给安装其上的每个半导体元件。在每个单元基底框架UFM中,示意性地显示为除了图3的下部中单元基底框架UFM的周边上的框架部分之外的部分(阴影部分),用作电源/地端的导体部分34在管芯垫32和对应于管芯垫32的多个引线33之间区域中在管芯垫32周围形成环形。导体部分34连接到用作电源/地端的一个引线33(P/G),由框架部分的四个角延伸出的四个支撑杆35支撑,并进一步连接到四个位置(由图3中的R1到R4表示的圆圈环绕的部分)处的管芯垫32。
顺便提及,对于用于金属板的材料,例如,使用铜(Cu)、Cu基合金、铁-镍(Fe-Ni)、Fe-Ni基合金等。此外,金属板(基底框架31)的厚度选择为约200μm。
在下一个步骤(图4a)中,在基底框架31的一个表面上(图4a中所示例子中的底面)上预定部分处通过半蚀刻形成凹入部分38。
在图3所示的结构中,将连接环形导体部分34和管芯垫32的四个部分R1到R4选择为以上介绍的预定部分(形成凹入部分38的部分)。
用掩模(未示出)覆盖除预定部分之外基底框架31的整个表面之后,例如通过湿蚀刻进行半蚀刻。虽然在本工艺中通过半蚀刻形成凹入部分38,但也可以通过压力加工形成凹入部分38。凹入部分38形成到约160μm的深度。
在下一步骤(图4b)中,通过电镀在其内形成有凹入部分38的基底框架31的整个表面上形成金属膜36。
例如,使用基底框架31作为电提供层,用镍(Ni)镀基底框架31的表面以提高粘附性。然后,用钯(Pd)镀Ni层以提高粘附性。此外,采用金(Au)喷溅(flash)对Pd层镀覆,由此形成金属膜(Ni/Pd/Au)36。
虽然在本实施例中在引线框架的制造工艺(图4b的工艺)形成金属膜36,但在该阶段中不需要形成金属膜并且可以在后来的阶段中形成。例如,在封装(半导体器件)组装工艺中进行制模(模塑)之后,通过无电镀、印刷等焊料膜(金属膜)可以形成在从密封树脂露出的引线部分上。
在下一步骤(图4c)中,由环氧树脂、聚酰亚胺树脂等制成的胶带37粘贴到形成凹入部分38的基底框架31的表面(图4c中所示例子的底面)。
在最后的步骤(图4d)中,用冲模(冲孔)或刀片BL模冲部分的方式形成凹入部分的部分,即连接管芯垫32和环形导体部分34的部分(图3中R1到R4表示的部分)。由此,制造了根据本实施例的引线框架30(图2a和2b)。
虽然根据以上介绍的实施例在制造引线框架30的方法中的不同阶段进行了基底框架31的形成以及凹入部分38的形成(图4a),但可以在相同的步骤中进行这些形成。此时制造工艺的一个例子显示在图5a到5c中。
在图5a到5c所示的方法中,首先,蚀刻抗蚀剂涂覆在金属板MP(例如Cu或Cu基合金)的两个表面上。然后,使用形成其上具有预定图形的掩模(未示出)分别构图两个表面上的抗蚀剂,由此形成抗蚀剂图形RP1和RP2(图5a)。
此时,对于上表面(安装半导体元件的表面)上的抗蚀剂图形RP1,构图抗蚀剂以便覆盖金属板MP上对应于管芯垫32、引线33、导体部分34、支撑杆35、连接导体部分34和管芯垫32的部分R1到R4的部分、以及连接导体部分和用作电源/地端的引线(P/G)的那部分的区域。另一方面,对于下表面上的抗蚀剂图形RP2,构图抗蚀剂以便可以覆盖上表面上与抗蚀剂图形RP1相同的区域,以及露出对应于将成为凹入部分38的那部分区域。
以此方式用抗蚀剂图形RP1和RP2覆盖金属板MP的两个表面之后,通过双面同时蚀刻(例如,湿蚀刻)同时进行图3的下部分中所示的形成基底框架31和形成凹入部分38(图5b)。
此外,除去蚀刻抗蚀剂(RP1和RP2)以得到具有图4a所示结构的基底框架31(图5c)。随后的步骤与图4b及随后的附图中所示的相同。
根据图5a到5c所示的方法,在一个步骤中形成基底框架31和形成凹入部分38。因此,与以上实施例(图2a和2b,和图4a到4d)中的情况相比,可以简化工艺。
图6a和6b示意性地示出了具有QFN结构的半导体器件的一个例子,使用了以上实施例的引线框架30进行制造。图6a示出了半导体器件40的结构剖面图,图6b示出了在封装组装工艺中进行引线键合之后从顶部看到的结构。
在图6a和6b所示的半导体器件40中,参考数字41表示安装在管芯垫32上的半导体元件(芯片),参考数字42和42(P/G)表示键合线,每个键合线将半导体元件41的每个电极端(信号端或电源/地端)连接到对应的引线33或环形导体部分34,参考数字43表示保护半导体元件41、键合线42和42(P/G)等的密封树脂。
半导体器件40(QFN封装)的制造方法与现有技术的制造工艺相同,由此省略了详细说明。半导体器件(QFN封装)的制造方法基本上包括将半导体元件41安装在引线框架30的每个管芯垫32上的步骤(管芯键合);用键合线42或42(P/G)将半导体元件41的每个电极端电连接到对应的引线33或环形导体部分34的步骤(引线键合);用树脂密封每个半导体元件41、键合线42和42(P/G)等的步骤(批量制模或单个制模);剥离掉胶带37之后使用切片机或类似物分离引线框架(基地框架31)用于每个封装的步骤(切割)。
如上所述,根据第一实施例的引线框架30(图2a和2b)的结构,在管芯垫32的周围形成环形的用作电源/地端的导体部分34,导体部分34连接到32个引线33之中专门用作电源/地端的一个引线33(P/G)。因此,提供有多个电源/地端的半导体元件41(图6a和6b)安装在引线框架上,通过将每个电源/地端连接到环形导体部分34,而不是象现有技术中将每个电源/地端一一对应地连接到对应的引线,半导体元件41的每个电源/地端可以连接到专门用作电源/地端的公共引线33(P/G)。
换句话说,连接到半导体元件41的电源/地端引线数量可以减少到最小值一个(引线33(P/G))。这就不必象过去那样需要大量的引线专门用作电源/地端。由此,封装(半导体器件40)的尺寸可以减少对应于不再需要的引线数量。
此外,在管芯垫32(即,较宽区域上)的周围形成环形的导体部分34。因此,当在封装(半导体器件40)组装工艺中进行引线键合时,可以确保导体部分34上有足够的空间用作引线键合位置,由此可以提高引线键合位置的自由度。
此外,由于用作电源/地端的导体部分34在管芯垫32周围形成为环形,因此工作电流可以变得均匀。
图7a和7b示意性示出了根据本发明第二实施例用在如QFN封装的无引线封装中的引线框架的结构。图7a用平面图示出了引线框架的部分(对应于最终分离成各半导体器件的部分)的结构,图7b示出了沿图7a的线A-A’看到的引线框架的剖面图结构。
根据本实施例的引线框架30a与根据第一实施例(图2a到2b)的引线框架30的基本不同之处在于没有提供支撑环形导体部分34的四个支撑杆35并且导体部分34没有连接到用作电源/地端的引线33(P/G)。其它部件与第一实施例的相同,由此省略了说明。
类似地,引线框架30a的制造方法与图3和图4a到4d中所示的制造工艺或图5a到5c所示的工艺基本上相同,由此省略了详细说明。应该注意,对于第二实施例,如图8所示,由于以上结构中的差异,基底框架31a的图形形状不同。具体地,在基底框架31a的每个单元基底框架UFM中,在管芯垫32和引线33之间的区域中,导体部分34在管芯垫32周围形成环形。导体部分34在四个位置(附图中由R11到R14表示的圆圈环绕的部分)连接到管芯垫32,并在四个位置(在该图中由R15到R18表示的圆圈环绕的部分)连接到四个引线33(其中一个引线为用作电源/地端的引线33(P/G)。此外,凹入部分38形成在这八个位置R11到R18(图8),并且这些部分最终被切掉。
图9a和9b示意性地示出了具有QFN封装结构的半导体器件的一个例子,该半导体器件使用第二实施例的引线框架30a制备。图9a示出了半导体器件40a的剖面结构,图9b示出了在封装组件工艺中进行引线键合之后从顶部看到的结构。在这些图中,参考数字41表示半导体元件(芯片),参考数字42和42(P/G)表示键合线,参考数字43表示密封树脂。如这些图所示,导体部分34通过键合线42(P/G)电连接到用作电源/地端的引线33(P/G)。
根据第二实施例的引线框架30a的结构(图7a和7b),除了在以上第一实施例中得到的效果之外,还得到了以下优点:多个引线33(图7a和7b中所示例子中的四个引线)可以额外地提供在没有提供四个支撑杆35产生的空间中。
虽然在以上介绍的第一和第二实施例中参考用作电源/地端的导体部分34在管芯垫32周围形成环形的例子进行了介绍,当然导体部分34的形状不限于环形。简而言之,导体部分34的形成只需要使得在管芯垫32和引线33之间区域中至少部分环绕管芯垫32。它的一个例子显示在图10a和10b中。
图10a和10b示意性地示出了在如QFN封装的无引线封装中使用的引线框架结构。图10a示出了引线框架的部分结构(对应于最终分离为单个半导体器件区域的部分),图10b示出了沿图10a的线A-A’看到的引线框架的剖面结构。
根据本实施例的引线框架30b与根据第一实施例(图2a到2b)的引线框架30的基本不同之处在于导体部分34的形成使得部分环绕芯片垫32,并且导体部分34没有连接到用作电源/地端的引线33(P/G)。其它部件与第一实施例的相同,由此省略了说明。
类似地,引线框架30b的制造方法与图3和图4a到4d中所示的制造工艺或图5a到5c所示的工艺基本上相同,由此省略了详细说明。应该注意,对于第三实施例,如图11所示,由于以上结构中的差异,基底框架31b的图形形状不同。具体地,在基底框架31b的每个单元基底框架UFM中,在管芯垫32和引线33之间的区域中,导体部分34部分环绕管芯垫32周围形成。导体部分34在四个位置(附图中由R21到R24表示的圆圈环绕的部分)连接到管芯垫32,此外,凹入部分38形成在这四个位置R21到R24(图11),并且这些部分最终被切掉。
在以上的第一和第二实施例中,尽管介绍了用作电源/地端的导体部分34形成管芯垫32周围的单环形,专门用作电源端的导体部分和专门用作地端的导体部分可以分开形成(为双环形)。它的一个例子显示在图12a和12b。
图12a和12b示意性地示出了在如QFN封装的无引线封装中使用的引线框架结构。图12a示出了引线框架的部分结构(对应于最终分离为单个半导体器件区域的部分),图12b示出了沿图12a的线A-A’看到的引线框架的剖面结构。
根据本实施例的引线框架30c与根据第一实施例(图2a到2b)的引线框架30的基本不同之处在于在四个支撑杆35支撑的环形导体部分34G(用作地端)内进一步形成导体部分34P(用作电源端),并且在于没有任何导体部分34P和34G连接到用作电源端的任何引线33(P)和用作地端的引线33(G)。其它部件与第一实施例的相同,由此省略了说明。
类似地,引线框架30c的制造方法与图3和图4a到4d中所示的制造工艺或图5a到5c所示的工艺基本上相同,由此省略了详细说明。应该注意,对于第四实施例,如图13所示,由于以上结构中的差异,基底框架31c的图形形状不同。具体地,在基底框架31c的每个单元基底框架UFM中,在管芯垫32和引线33之间的区域中,导体部分34P和34G环绕管芯垫32形成双环形。用作电源端的导体部分34G在四个位置(附图中由R31到R34表示的圆圈环绕的部分)连接到管芯垫32,用作地端的导体部分34P在四个位置(附图中由R35到R38表示的圆圈环绕的部分)连接到用作电源端的导体部分34P。此外,凹入部分38形成在这八个位置R31到R38(图13),并且这些部分最终被切掉。
图14a和14b示意性地示出了具有QFN封装结构的半导体器件的一个例子,该半导体器件使用第四实施例的引线框架30c制备。图14a示出了半导体器件40c的剖面结构,图14b示出了在封装组件工艺中进行引线键合之后从顶部看到的结构。在这些图中,参考数字41表示半导体元件(芯片),参考数字42和42(P)和42(G)表示键合线,参考数字43表示密封树脂。如这些图所示,导体部分34P使用键合线42(P)电连接到用作电源端的引线33(P),导体部分34G使用键合线42(G)电连接到用作电源端的引线33(G)。
虽然在以上介绍的第一和第四实施例中参考安装半导体元件的管芯垫32在引线框架上界定的例子进行了介绍。然而,在引线框架之中,可以为不界定这种管芯垫形式的引线框架。它的一个例子显示在图15a和15b中。
图15a和15b示意性地示出了根据本发明的第五实施例在如QFN封装的无引线封装中使用的引线框架结构。图15a示出了引线框架的部分结构(对应于最终分离为单个半导体器件区域的部分),图15b示出了沿图15a的线A-A’看到的引线框架的剖面结构。
根据本实施例的引线框架30d与根据第一实施例(图2a到2b)的引线框架30的基本不同之处在于代替管芯垫32划定半导体元件安装区MR,并且没有提供支撑环形导体部分34的四个支撑杆35。其它部件与第一实施例的相同,由此省略了说明。
类似地,引线框架30d的制造方法与图3和图4a到4d中所示的制造工艺或图5a到5c所示的工艺基本上相同,由此省略了详细说明。应该注意,对于第五实施例,如图16所示,由于以上结构中的差异,基底框架31d的图形形状不同。具体地,在基底框架31d的每个单元基底框架UFM中,在半导体元件安装区MR和引线33之间的区域中,导体部分34环绕管芯垫32形成环形。导体部分34在四个部分连接到引线33。此外,凹入部分38形成在这四个位置R41到R43(图16),并且这些部分最终被切掉。
图17a和17b示意性地示出了具有QFN封装结构的半导体器件的一个例子,该半导体器件使用第五实施例的引线框架30d制备。图17a示出了半导体器件40d的剖面结构,图17b示出了在封装组件工艺中进行引线键合之后从顶部看到的结构。在这些图中,参考数字41表示半导体元件(芯片),参考数字42和42(P/G)表示键合线,参考数字43表示密封树脂。
根据第五实施例的引线框架30d的结构(图15a和15b),可以得到和第二实施例(图7a和7b)中相同的效果。换句话说,除了第一实施例中得到的效果之外,还得到了以下优点:引线33可以额外地提供在没有提供支撑杆35产生的空间中。
虽然分别介绍了第一到第五实施例,但对于本领域中的技术人员来说,显然可以适当地修改每个实施例或与其它实施例组合。
Claims (22)
1.一种引线框架(30、30a、30b、30c),包括:
为安装在其上的半导体元件界定的管芯垫(32);
沿最终作为半导体器件分开用于管芯垫的区域的***排列的多个引线(33、33P、33G);
在管芯垫和对应于管芯垫的多个引线之间的区域中至少部分环绕管芯垫形成的用于电源/地端的导体部分(34、34P、34G),
其中管芯垫、多个引线和用于电源/地端的导体部分由胶带(37)支撑。
2.根据权利要求1的引线框架,还包括多个连接到用作电源/地端的导体部分的支撑杆(35),其中多个支撑杆由胶带支撑,并延伸到最终作为半导体器件分开的区域的***。
3.根据权利要求2的引线框架,其中在支撑杆被占据的空间中额外提供多个引线(33)代替多个支撑杆。
4.根据权利要求1的引线框架,其中以环绕对应的管芯垫的环形形成用作电源/地端的导体部分(34)。
5.根据权利要求1的引线框架,其中以环绕对应的管芯垫的双环形形成用作电源/地端的导体部分(34P、34G)。
6.根据权利要求1的引线框架,其中以部分环绕对应的管芯垫的形式形成用作电源/地端的导体部分(34)。
7.根据权利要求1的引线框架,其中用作电源/地端的导体部分(34、34P、34G)连接到多个引线中的至少一个引线(33、33P、33G)上。
8.一种引线框架(30d),包括:
多个引线(33、33P、33G),沿最终作为半导体器件分开用于半导体元件安装区的区域周边排列;以及
用作电源/地端的导体部分(34),形成在半导体元件安装区和对应于半导体元件安装区的多个引线之间的区域中,至少部分环绕半导体元件安装区周边,
其中多个引线和用作电源/地端的导体部分由胶带(37)支撑。
9.根据权利要求8的引线框架,还包括多个连接到用作电源/地端的导体部分的支撑杆(35),其中多个支撑杆由胶带支撑,并延伸到最终作为半导体器件分开的区域的***。
10.根据权利要求9的引线框架,其中在支撑杆占据的空间中额外提供多个引线(33)代替多个支撑杆。
11.根据权利要求8的引线框架,其中以环绕对应的半导体元件安装区的环形形成用于电源/地端的导体部分(34)。
12.根据权利要求8的引线框架,其中以环绕对应的半导体元件安装区的双环形式形成用作电源/地端的导体部分(34)。
13.根据权利要求8的引线框架,其中形成用于电源/地端的导体部分(34),从而部分环绕对应的半导体元件安装区。
14.根据权利要求8的引线框架,其中用于电源/地端的导体部分(34)连接到多个引线中的至少一个引线(33、33P、33G)上。
15.一种引线框架的制造方法,包括以下步骤:
通过蚀刻或模冲金属板形成基底框架(31、31a、31b、31c),其中多个单元基底框架相互连接,并具有管芯垫(32)、对应于管芯垫的多个引线(33)以及用于为安装在管芯垫上的半导体元件设置的电源/地端的导体部分(34),导体部分在管芯垫和多个引线之间区域中至少部分环绕管芯垫,并连接到管芯垫;
在基底框架的一面上在连接导体部分和管芯垫的部分中形成凹入部分(38);
在形成凹入部分的基底框架的表面上粘贴胶带(37);以及
切割掉形成凹入部分的那部分基底框架。
16.根据权利要求15的方法,还包括在形成凹入部分的步骤和粘贴胶带的步骤之间在基底框架的整个表面上形成金属膜(36)的步骤。
17.一种引线框架的制造方法,包括以下步骤:
通过使用对于金属板的每个表面按预定形状构图的光致抗蚀剂同时蚀刻金属板的两个表面形成基底框架(31、31a、31b、31c),其中多个单元基底框架相互连接,并具有管芯垫(32)、对应于管芯垫的多个引线(33)以及用于为安装在管芯垫上的半导体元件设置的电源/地端的导体部分(34),导体部分在管芯垫和多个引线之间的区域中至少部分环绕管芯垫,并连接到管芯垫,并且在基底框架的一面上在连接导体部分和管芯垫的部分中同时形成凹入部分(38);
将胶带粘贴到形成凹入部分的基底框架的表面上;以及
切割掉形成凹入部分的那部分基底框架。
18.根据权利要求17的方法,还包括在形成凹入部分的步骤和粘贴胶带的步骤之间在基底框架的整个表面上形成金属膜(36)的步骤。
19.一种引线框架的制造方法,包括以下步骤:
通过蚀刻或模冲金属板形成基底框架(31d),其中多个单元基底框架相互连接,并具有半导体元件安装区、对应于半导体元件安装区的多个引线(33)以及用于为安装在半导体元件安装区上的半导体元件设置的用作电源/地端的导体部分(34),导体部分在半导体元件安装区和多个引线之间区域中至少部分环绕半导体元件安装区,并连接到多个引线之中的至少一个引线(33P、33G);
在基底框架的一面上在连接导体部分和至少一个引线的部分中形成凹入部分(38);
将胶带粘贴到形成凹入部分的基底框架的表面上;以及
切割掉形成凹入部分的那部分基底框架。
20.根据权利要求19的方法,还包括在形成凹入部分的步骤和粘贴胶带的步骤之间在基底框架的整个表面上形成金属膜(36)的步骤。
21.一种引线框架的制造方法,包括以下步骤:
通过使用对于金属板的每个表面按预定形状构图的光致抗蚀剂同时蚀刻金属板的两个表面形成基底框架(31d),其中多个单元基底框架相互连接,并具有半导体元件安装区、对应于半导体元件安装区的多个引线(33)以及用于为安装在半导体元件安装区上的半导体元件设置的电源/地端的导体部分(34),导体部分在半导体元件安装区和多个引线之间的区域中至少部分环绕半导体元件安装区,并连接到多个引线中的至少一个引线(33P、33G),并且在基底框架的一面上在连接导体部分和至少一个引线的部分中同时形成凹入部分(38);
将胶带(37)粘贴到形成凹入部分的基底框架的表面上;以及
切割掉形成凹入部分的那部分基底框架。
22.根据权利要求21的方法,还包括在形成凹入部分的步骤和粘贴胶带的步骤之间在基底框架的整个表面上形成金属膜(36)的步骤。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP228661/2002 | 2002-08-06 | ||
JP2002228661A JP2004071801A (ja) | 2002-08-06 | 2002-08-06 | リードフレーム及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1481019A true CN1481019A (zh) | 2004-03-10 |
Family
ID=32015290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA031274064A Pending CN1481019A (zh) | 2002-08-06 | 2003-08-06 | 引线框架及其制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040070056A1 (zh) |
JP (1) | JP2004071801A (zh) |
KR (1) | KR20040026130A (zh) |
CN (1) | CN1481019A (zh) |
TW (1) | TW200405535A (zh) |
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- 2002-08-06 JP JP2002228661A patent/JP2004071801A/ja not_active Withdrawn
-
2003
- 2003-08-04 TW TW092121272A patent/TW200405535A/zh unknown
- 2003-08-05 KR KR1020030054089A patent/KR20040026130A/ko not_active Application Discontinuation
- 2003-08-05 US US10/633,586 patent/US20040070056A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
JP2004071801A (ja) | 2004-03-04 |
KR20040026130A (ko) | 2004-03-27 |
US20040070056A1 (en) | 2004-04-15 |
TW200405535A (en) | 2004-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |