KR20040108582A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20040108582A
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KR
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lead
semiconductor chip
leads
semiconductor device
terminal
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KR1020040040170A
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이토우후지오
스즈키히로미치
콘노타카후미
우메하라츠기오
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가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 르네사스 히가시 니혼 세미콘덕터
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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서 주면의 한 변 측에, 이 한 변을 따라 배치된 복수의 전극을 가지는 반도체 칩과 상기 반도체 칩의 한 변의 외측에, 상기 한 변과 동일 방향을 따라 배치된 복수의 리드와 상기 반도체 칩의 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와 상기 반도체 칩, 상기 복수의 리드 및 상기 복수의 본딩와이어를 봉입하는 수지봉입체를 가져서, 상기 복수의 리드는, 상기 수지봉입체의 측면 측에 위치 하고 또한, 상기 수지 봉입체의 이면으로부터 노출하는 단자부를 가지는 제 1의 리드와 상기 제 1의 리드의 단자부보다 내측에 위치 하고, 또한, 상기 수지 봉입체의 이면으로부터 노출하는 단자부를 가지는 제 2의 리드를 교대로 반복해 배치한 구성으로 되어 있으며, 상기 복수의 본딩와이어는 상기 제 1의 리드의 단자부보다 내측에서 상기 복수의 리드에 각각 접속되어 있는 반도체장치의 제조비율의 향상을 도모하는 기술을 제공한다.

Description

반도체 장치 및 그 제조 방법{SENICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것이고, 특히, 수지 봉입체(樹脂封止體)의 이면(실장면)으로부터 리드의 일부를 노출하는 것에 의해 얻을 수 있는 외부 단자를 가지는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
집적회로나 탑재 된 반도체 칩을 수지 봉입하여 이루어지는 반도체 장치에 있어서는 여러가지 패키지 구조의 것이 제안되어 제품화 되고 있다. 그 중의 하나로 예를 들면 QFN(Quad Flatpack Non-Leaded Package ) 형으로 호칭되는 반도체 장치가 알려져 있다. 이 QFN형 반도체 장치는 반도체 칩의 전극과 전기적으로 접속된 리드를 외부 단자로서 수지 봉입체의 이면으로부터 노출시킨 패키지 구조로 되어 있기 때문에 반도체 칩의 전극과 전기적으로 접속된 리드를 수지 봉입체의 측면으로부터 돌출시켜서 소정의 형상으로 접어 구부려 성형한 패키지 구조, 예를 들면 QFP(Quad FlatPack Package) 형으로 호칭되는 반도체 장치와 비교하여 평면 사이즈의 소형화를 도모하는 것이 가능하다.
QFN형 반도체 장치는 그 제조에 있어서 리드 프레임이 사용된다. 리드 프레임은 금속판에 정밀 프레스에 의한 펀칭 가공이나 에칭 가공을 해 소정의 패턴을 형성하는 것에 의해 제조된다. 리드 프레임은 외측 틀부 및 내측 틀부를 포함한 프레임 본체로 구획된 복수의 제품 형성 영역을 가져, 각 제품 형성 영역에는 반도체 칩을 탑재하기 위한 칩 지지체(탭, 다이 패드, 칩 탑재부)나, 이 칩 지지체의 주위에 첨단부(일단부)를 임하게 하는 복수의 리드 등이 배치되고 있다. 칩 지지체는 리드 프레임의 프레임 본체로부터 연재 하는 리드선에 의해 지지를 받고 있다. 리드는, 그 일단부(첨단부)와 반대측의 타단부나 리드 프레임의 프레임 본체에 지지를 받고 있다.
이러한 리드 프레임을 사용해 QFN형 반도체 장치를 제조하는 경우, 리드 프레임의 칩 지지체에 반도체 칩을 고정하고, 그 후 반도체 칩의 전극과 리드를 도전성의 와이어로 전기적으로 접속하고, 그 후 반도체 칩, 와이어, 지지체, 리드선 등을 수지 봉입하여 수지 봉입체를 형성하여 그 후, 리드 프레임의 불필요한 부분을 절단 제거한다.
QFN형 반도체 장치의 수지 봉입체는 대량생산에 매우 적합한 트랜스퍼·몰
딩법(이송 성형법)에 의해 형성된다. 트랜스퍼·몰딩법에 의한 수지 봉입체의 성형은 성형금형(몰딩 금형)의 캐비티(수지 충전부)의 내부에, 반도체 칩, 리드, 칩 탑재부, 리드선 및 본딩와이어 등이 배치되도록 성형금형의 상형과 하형의 사이에 리드 프레임을 위치 결정하여서 그 후, 성형금형의 캐비티의 내부에 열강화성 수지를 주입하는 것에 의해 행해진다.
덧붙여 QFN형 반도체 장치에 대해서는, 예를 들면 일본국 특개2001-189410호공보(특허 문헌 1)나, 특허 제 3072291호(특허 문헌 2)에 기재되어 있다.
[특허 문헌 1]
특개2001-189410호공보
[특허 문헌 2]
특허 제3072291호
본 발명자는, QFN형 반도체 장치에 대해서 검토한 결과 이하의 문제점을 찾아냈다.
QFP형 반도체 장치에 있어서도 반도체 칩에 탑재되는 집적회로의 고기능화, 고성능화에 수반해 단자수를 늘릴(다핀화를 꾀한다) 필요가 있다. 다핀화는 수지 봉입체의 평면 사이즈(패키지 사이즈)의 대형화를 초래하기 때문에, 가능한 한 패키지 사이즈를 바꾸지 않고 다핀화를 꾀할 필요가 있다. 패키지사이즈를 바꾸지 않고 다핀화를 꾀하기 위해서는 리드를 미세화 할 필요가 있지만 리드의 미세화에 수반해 외부 단자도 미세화 되어 버린다. 외부 단자는, 실장시의 신뢰성을 확보하기 위해서 소정의 면적이 필요로 하기 때문에 너무 작게 할 수 없다. 따라서, 패키지사이즈를 바꾸지 않고 다핀화를 도모 하려고 했을 경우 단자수를 그만큼 늘릴 수가 없기 때문에 대폭적인 다핀화가 불가능하다.
거기에서 외부 단자의 면적을 확보하여 패키지 사이즈를 바꾸지 않고 다핀화를 도모하기 위해서는 리드의 단자부(외부 단자로서 사용되는 부분)의 폭을 선택적으로 넓게 하여 리드의 단자부를 리드 배열 방향을 따라 천조형상 배열(千鳥狀,지그재그 배열)로 하는 것이 유효하다. 즉, 수지 봉입체의 측면의 근방에 단자부가 위치 하는 제1의 리드와 제1의 리드의 단자부보다 내측(칩측)에 단자부가 위치 하는 제2의 리드를 반도체 칩의 부근과 동일 방향(수지 봉입체의 부근)을 따라 교대로 반복해 배치한다. 그러나 전술의 특허 문헌 2와 같이 리드의 일단부측(칩측)을 단자부에서 종단 해, 리드의 단자부에 와이어 접속하는 구조로 했을 경우, 반도체 칩의 전극과 제 1의 리드를 접속하는 본딩와이어의 길이가 반도체 칩의 전극과 제2의 리드를 접속하는 본딩와이어 보다 길어져 버린다. 본딩와이어의 길이가 길어지면 트랜스퍼·몰딩법에 근거해 수지 봉입체를 형성할 때, 성형금형의 캐비티의 내부에 주입된 수지의 유동에 의해 본딩와이어나 변형하는 와이어 흐름에 의해, 서로 이웃이 되는 와이어 끼리가 단락(短絡) 하려는 좋지 않은 상태가 발생하기 쉬워져, 제조 제품 비율이 저하 해 버린다.
또, 본딩와이어는 일단부측이 반도체 칩의 전극에 접속되어 일단부측과 반대측의 타단부측이 리드에 접속되지만, 특히, 리드 배열의 초단(初段)측 및 종단(終段)측에 있어서 서로 이웃이 되는 본딩와이어의 타단부 측에 있어서의 와이어 간격이 좁아지거나 제 1의 리드에 접속 된 본딩와이어나 제 2의 리드의 단자부 상을 연재 해 버리기 때문에 서로 이웃이 되는 와이어 끼리가 단락하려는 좋지 않은 상태가 발생하기 쉬워진다.
본 발명의 목적은, 반도체 장치의 제조 제품 비율의 향상을 꾀하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 제조 제품 비율이 높고 다핀화에 적절한 반도체 장치를 실현하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에 의해 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면, 아래와 같다.
(1) 반도체 장치는 주면의 한 변 측에 이 한 변을 따라 배치된 복수의 전극을 가지는 반도체 칩과,
상기 반도체 칩의 한 변의 외측에 상기 한 변과 동일 방향을 따라 배치된 복수의 리드와,
상기 반도체 칩의 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와,
상기 반도체 칩, 상기 복수의 리드 및 상기 복수의 본딩와이어를 봉입하는 수지 봉입체를 가져서,
상기 복수의 리드는, 상기 수지 봉입체의 측면측에 위치 하고, 또한 상기 수지봉입체의 이면으로부터 노출하는 단자부를 가지는 제 1의 리드와 상기 제 1의 리드의 단자부보다 내측에 위치 하고, 또한 상기 수지 봉입체의 이면으로부터 노출하는 단자부를 가지는 제2의 리드를 교대로 반복해 배치한 구성으로 되어 있고,
상기 복수의 본딩와이어는, 상기 제1의 리드의 단자부보다 내측에서 상기 복수의 리드에 각각 접속되어 있다.
(2) 상기 (1) 에 있어서,
상기 복수의 리드는, 상기 수지 봉입체의 측면측으로부터 상기 반도체 칩으로 향해 직선으로 연장하고 있다.
(3) 상기(1) 에 있어서,
상기 제1의 리드는, 그 단자부로부터 상기 반도체 칩으로 향해 연장하는 부분을 가진다.
(4) 상기(1) 에 있어서,
상기 제1의 리드의 일단측은, 그 단자부보다 상기 반도체 칩측에서 종단하고 있고,
상기 제2의 리드의 일단측은, 그 단자부에서 종단 하고 있다.
(5) 상기(1) 에 있어서,
상기 복수의 본딩와이어는, 상기 반도체 칩의 전극과 상기 제 1의 리드를 전기적으로 접속하는 제 1의 본딩와이어와 상기 반도체 칩의 전극과 상기 제 2의 리드를 전기적으로 접속하는 제 2의 본딩와이어를 포함해, 상기 제 1의 본딩와이어는 상기 제 1의 리드의 단자부보다 상기 반도체 칩측에서 상기 제 1의 리드에 접속되고, 상기 제 2의 본딩와이어는 상기 제2의 리드의 단자부에 접속되고 있다.
(6) 상기(1) 에 있어서,
상기 제 1의 본딩와이어가 상기 제 1의 리드에 접속된 와이어 접속부와 상기 제 2의 본딩와이어가 상기 제 2의 리드에 접속된 와이어 접속부는, 상기 복수의 리드의 배열 방향과 동일 방향의 직선 모양에 거의 위치 하고 있다.
(7) 상기(1) 에 있어서,
상기 복수의 본딩와이어는, 상기 반도체 칩의 전극과 상기 제 1의 리드를 전기적으로 접속하는 제 1의 본딩와이어와 상기 반도체 칩의 전극과 상기 제 2의 리드를 전기적으로 접속하는 제 2의 본딩와이어를 포함해, 상기 제 1및 제 2의 본딩와이어는 상기 제 2의 리드의 단자부보다 내측에서 상기 제 1및 제 2의 리드에 각각 접속되고 있다.
(8) 반도체 장치의 제조에 있어서,
제 1의 부분에 상기 제 1의 부분보다 두께가 두꺼운 제 2의 부분이 연결되는 리드를 가지는 리드 프레임과 돌기부를 가지는 히트 스테이지를 준비하는 공정과,
상기 히트 스테이지의 돌기부 상에 상기 리드의 제 1의 부분을 배치한 상태로, 반도체 칩의 전극과 상기 리드의 제1 부분을 본딩와이어로 접속하는 공정을 가진다.
(9) 반도체 장치의 제조에 있어서,
제 1의 부분에 상기 제 1의 부분보다 두께가 두꺼운 제 2의 부분이 연결되는 리드와 상기 리드의 제 2의 부분보다 두께가 얇은 칩 지지체를 가지는 리드 프레임을 준비하는 공정과,
상기 리드 프레임을 위치 결정 했을 때 상기 리드의 제 1의 부분과 대응하는 위치에 제 1의 돌기부를 가져, 더욱이 상기 칩 탑재부와 대응하는 위치에 제 2의 돌기부를 가지는 히트 스테이지를 준비하는 공정과,
상기 제 1의 돌기부 상에 상기 리드의 제 1의 부분이 위치 해, 상기 제 2의돌기부 상에 상기 칩 지지체가 위치 하도록, 상기 히트 스테이지에 상기 리드 프레임을 위치 결정 한 상태로, 상기 칩 지지체에 탑재된 반도체 칩의 전극과 상기 리드의 제 1의 부분을 본딩와이어로 접속하는 공정을 가진다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 외관을 나타내는 모식적 평면도이다.
도 2는 본 발명의 실시 형태 1인 반도체 장치의 외관을 나타내는 모식적 저면도이다.
도 3은 도 2의 일부를 확대한 모식적 저면도이다.
도 4는 본 발명의 실시 형태 1인 반도체 장치의 내부 구조를 나타내는 모식적 평면도이다.
도 5는 도 4의 일부를 확대한 모식적 평면도이다.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 내부 구조를 나타내는 모식적 저면도이다.
도 7은 본 발명의 실시 형태 1인 반도체 장치의 내부 구조를 나타내는 모식적 단면도(a는 도 3의 a-a선을 따르는 단면도, b는 도 3의 b-b선을 따르는 단면도)이다.
도 8은 도 7a의 일부를 확대한 모식적 단면도이다.
도 9는 도 7b의 일부를 확대한 모식적 단면도이다.
도 10은 본 발명의 실시 형태 1인 반도체 장치의 제조에 사용되는 리드 프레임의 전체를 나타내는 모식적 평면도이다.
도 11은 도 10의 일부를 확대한 모식적 평면도이다.
도 12는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 칩 탑재 공정을 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이다.
도 13 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 와이어본딩에공정에 있어서, 히트 스테이지에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이다.
도 14는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 히트 스테이지에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 평면도이다.
도 15는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 와이어 본딩을 실시한 후의 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이다.
도 16은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 와이어 본딩을 실시한 후의 상태를 나타내는 모식적 평면도이다.
도 17은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이다.
도 18은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 평면도이다.
도 19는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형의 캐비티(cavity) 내부에 수지를 주입한 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이다.
도 20은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정에 있어서, 수지 봉입한 후의 태를 나타내는 리드 프레임의 모식적 평면도이다.
도 21은 본 발명의 실시 형태 1의 변형예인 리드 프레임의 일부를 나타내는 모식적 평면도이다.
도 22는 본 발명의 실시 형태 2인 반도체 장치의 내부 구조를 나타내는 모식적 평면도이다.
도 23은 도 21의 a-a선을 따르는 모식적 단면도이다.
도 24는 도 21의 b-b선을 따르는 모식적 단면도이다.
도 25는 본 발명의 실시 형태 3인 반도체 장치의 내부 구조를 나타내는 모식적 평면도이다.
도 26은 도 24의 a-a선을 따르는 모식적 단면도이다.
도 27은 도 24의 b-b선을 따르는 모식적 단면도이다.
도 28은 본 발명의 실시 형태 4인 반도체 장치의 내부 구조를 나타내는 모식적 평면도이다.
도 29는 본 발명의 실시 형태 4인 반도체 장치의 내부 구조를 나타내는 모식적 단면도(a는 도 3의 a-a선을 따르는 단면도, b는 도 3의 b-b선을 따르는 단면도)이다.
도 30은 본 발명의 실시 형태 5인 반도체 장치의 내부 구조를 나타내는 모식적 평면도이다.
도 31은 본 발명의 실시 형태 5인 반도체 장치의 내부 구조를 나타내는 모식적 저면도이다.
<주요부분을 나타내는 부호의 설명>
1 : 반도체 장치 2 : 반도체 칩
3 : 본딩 패드 4 : 접착재
5 : 리드 6 : 단자부
7 : 지지체 7a : ?? 리드
8 : 본딩와이어 9 : 수지 봉입체
10 : 납땜층 LF : 리드 프레임
20 : 프레임 본체(지지체) 21 : 외측 틀부
22 : 내측 틀부
23 : 제품 형성 영역(디바이스 형성 영역)
24a, 24b : 도금층 25 : 성형금형
25a : 상형 25b : 하형
26 : 캐비티(cavity) 27 : 히트 스테이지
28a, 28b : 돌기부(볼록부), 29 : 수지 봉입체
30,31,32,40 : 반도체 장치 33,41 : 반도체 칩
34 : 접착재 35 : 본딩와이어
이하, 도면을 참조해 본 발명의 실시의 형태를 상세하게 설명한다. 덧붙여 발명의 실시의 형태를 설명하기 위한 전도에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙여 그 반복의 설명은 생략 한다.
(실시 형태 1)
본 실시 형태 1에서는, QFN형 반도체 장치에 본 발명을 적용한 예에 대해서 설명한다.
도 1은 본 실시 형태 1의 반도체 장치의 외관을 나타내는 모식적 평면도이고, 도 2는 본 실시 형태 1의 반도체 장치의 외관을 나타내는 모식적 저면도이고, 도 3은 도 2의 일부를 확대한 모식적 저면도이고, 도 4는 본 실시 형태 1의 반도체 장치의 내부 구조를 나타내는 모식적 평면도이고, 도 5는 도 4의 일부를 확대한 모식적 평면도이고, 도 6은 본 실시 형태 1의 반도체 장치의 내부 구조를 나타내는 모식적 저면도이고, 도 7은 본 실시 형태 1의 반도체 장치의 내부 구조를 나타내는 모식적 단면도(a는 도 4의 a-a선을 따르는 단면도, b는 도 4의 b-b선을 따르는 단면도)이다.
본 실시 형태 1의 반도체 장치(1)는, 도 4, 도 5, 도 6 및 도 7(a, b)에 나타나는 바와 같이, 반도체 칩(2), 복수의 리드(5)로부터 이루어지는 제1 내지 제 4의 리드군(5s), 칩 지지체(다이 패드, 탭, 칩 탑재부, 7), 4개의 리드선(7a), 복수의 본딩와이어(8) 및 수지 봉입체(9) 등을 가지는 패키지 구조로 되어 있다. 반도체 칩(2), 제1 내지 제 4의 리드군(5s)의 복수의 리드(5), 칩 지지체(다이 패드, 탭,7), 4개의 리드선(7a) 및 복수의 본딩와이어(8) 등은 수지 봉입체(9)에 의해 봉입되고 있다. 반도체 칩(2)은, 칩 지지체(7)의 주면(상면)에 접착재(4)를 개재해 접착 고정되고 칩 지지체(7)에는 4개의 리드선(7a)이 일체적으로 연결되고 있다.
반도체 칩(2)은 도 4및 도 6에 나타나는 바와 같이 그 두께 방향과 교차하는 평면 형상이 방형(方形) 형상으로 되어 있어 본 실시 형태에서는 예를 들면 정방형으로 되어 있다. 반도체 칩(2)은 여기에 한정되지 않지만, 예를 들면, 반도체 기판 이 반도체 기판의 주면에 형성된 복수의 트랜지스터 소자, 상기 반도체 기판의 주면 상에 있어서 절연층, 배선층의 각각을 복수 단으로 겹쳐 쌓은 다층 배선층, 이 다층 배선층을 덮도로 하여 형성된 표면보호막(최종 보호막) 등을 가지는 구성으로 되어 있다. 절연층은, 예를 들면 산화 실리콘막으로 형성되어 있다. 배선층은, 예를 들면 알루미늄(Al), 또는 알루미늄 합금, 또는 동(Cu), 또는 구리합금 등의 금속막으로 형성되고 있다. 표면 보호막은, 예를 들면, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막 및 유기 절연막을 겹쳐 쌓은 다층막으로 형성되고 있다.
반도체 칩(2)은 도 4 내지 도 6 및 도 7(a, b)에 나타나는 바와 같이 서로 반대 측에 위치 하는 주면(회로 형성면, 2X) 및 이면(2y)을 가지며 반도체 칩(2)의 주면(2x) 측에는 집적회로가 구성되고 있다. 집적회로는, 주로 반도체 기판의 주면에 형성된 트랜지스터 소자 및 다층 배선층에 형성된 배선에 의해 구성되고 있다.
반도체 칩(2)의 주면(2x)에는 도 4 및 도 7(a, b)에 나타나는 바와 같이, 복수의 본딩 패드(전극, 3)가 형성되고 있다. 복수의 본딩 패드(3)는 반도체 칩(2)의 각변을 따라 배치되고 있다. 복수의 본딩 패드(3)는 반도체 칩(2)의 다층 배선층 중의 최상층의 배선층에 형성되어 각각의 본딩 패드(3)에 대응해 반도체 칩(2)의 표면 보호막에 형성된 본딩 개구에 의해 노출되고 있다.
수지봉입체(9)는, 도 1 및 도 2에 나타나는 바와 같이 두께 방향과 교차하는 평면 형상이 방형 형상으로 되어 있어, 본 실시 형태에서는 예를 들면 정방형으로 되어 있다. 수지봉입체(9)는 도 1, 도 2, 도 7에 나타나는 바와 같이 반대 측에 위치 하는 주면(상면, 9x) 및 이면(하면, 실장면, 9y)을 가져, 수지봉입체(9)의 평면 사이즈(외형 사이즈)는 반도체 칩(2)의 평면 사이즈(외형 사이즈)보다 커지고 있다.
수지봉입체(9)는 저응력화를 꾀하는 목적으로 하여, 예를 들면, 페놀계 경화제, 실리콘 고무 및 산화실리콘(Sio2) 등이 첨가된 비페닐계의 열강화성 수지로 형성되고 있다. 수지 봉입체(9)의 형성 방법으로서는 대량생산에 매우 적합한 트랜스퍼·몰딩법을 이용하고 있다. 트랜스퍼·몰딩법은, 포트, 러너, 수지 주입 게이트 및 캐비티 등을 갖춘 성형금형(몰드 금형)를 사용하여 포트로부터 주자 및 수지 주입 게이트를 통해 캐비티의 내부에 열강화성 수지를 주입해 수지봉입체를 형성하는 방법이다.
수지봉입형 반도체 장치의 제조에 있어서는, 복수의 제품 형성 영역을 가지는 리드 프레임을 사용해 각 제품 형성 영역에 탑재된 반도체 칩을 각 제품 형성 영역마다 수지 봉입하는 개별 방식의 트랜스퍼·몰딩법이나, 복수의 제품 형성 영역을 가지는 리드 프레임을 사용해, 각 제품 형성 영역에 탑재된 반도체 칩을 일괄해 수지 봉입하는 일괄 방식의 트랜스퍼·몰딩법이 채용되고 있다. 본 실시 형태 1의 반도체 장치(1)의 제조에서는, 예를 들면 일괄 방식의 트랜스퍼·몰딩법을 채용하고 있다.
제1 내지 제4의 리드군(5s)은 도 4 및 도 5에 나타나는 바와 같이, 수지봉 입체의 4 부근에 대응해 배치되어 각 리드군(5s)의 복수의 리드(5)는 반도체 칩(2)의 부근(수지 봉입체(9)의 부근)과 동일 방향을 따라 배열되고 있다. 또, 각 리드군(5s)의 복수의 리드(5)는 수지봉입체(9)의 측면(9z)측으로부터 반도체 칩(2)을 향해 연재 하고 있다.
반도체 칩(2)의 복수의 본딩 패드(3)는 제1 내지 제4의 리드군(5s)의 복수의 리드(5)와 각각 전기적으로 접속되고 있다. 본 실시 형태 1에 있어서, 반도체 칩(2)의 본딩 패드(3)와 리드(5)의 전기적인 접속은 본딩와이어(8)로 행해지고 있어 본딩와이어(8)의 일단부는, 반도체 칩(2)의 본딩 패드(3)에 접속되어 본딩와이어(8)의 일단부와 반대측의 타단부는 반도체 칩(2)의 외측(주위)에 있어서, 리드(5)에 접속되고 있다. 본딩와이어(8)로서는, 예를 들면 금(Au) 와이어를 이용하고 있다. 또, 와이어(8)의 접속 방법으로서는, 예를 들면 열압착에 초음파 진동을 병용 한 네일 헤드 본딩(볼 본딩) 법을 이용하고 있다.
도 4 내지 도 6, 및 도 7(a, b)에 나타나는 바와 같이, 각 리드군(5s)의 복수의 리드(5)는 복수의 리드(5a) 및 복수의 리드(5b)를 포함하고 있다. 리드(5a)는, 수지 봉입체(9)의 측면(9z)측(수지봉입체(9)의 측면(9z)의 근방)에 단자부(6a)를 가지는 구성으로 되어 있어, 리드(5b)는 리드(5a)의 단자부(6a)보다 내측(반도체 칩(2)측)에 단자부(6b)를 가지는 구성으로 되어 있다. 즉, 리드(5b)의 단자부(6b)는, 리드(5a)의 단자부(6a)보다 수지봉입체(9)의 측면(9z)(주변)으로부터 떨어진 위치에 배치되어 도 7(a, b)에 나타내도록 수지 봉입체(9)의 측면(9z, 주변)으로부터 내측으로 이간하는 단자부(6b)의 거리(L2)는 수지 봉입체(9)의 측면(9z, 주변)으로부터 내측으로 이간하는 단자부(6a)의 거리(L1)보다 길어지고 있다.
도 7 (a, b)에 나타나는 바와 같이, 단자부(6a, 6b, 6)는, 리드(5a, 5b, 5)와 일체로 형성되고 있고, 단자부(6)를 제외한 리드(5)의 다른 부분의 두께는, 단자부(6)보다 얇아지고 있다(단자부(6)의 두께 > 다른 부분의 두께). 또, 도 5에 나타나는 바와 같이, 단자부(6a, 6b, 6)의 폭(6W)은 리드(5)의 일단부측(반도체 칩(2)에 가까운 측)과 반대측의 타단부측(수지 봉입체(9)의 측면(9z)에 가까운 측)에 있어서의 종단 부분에서의 폭(5W2)보다 넓어지고 있다.
도 4 및 도 5에 나타나는 바와 같이 각 리드군(5s)의 복수의 리드(5)는 리드(5a, 5b)가 서로 이웃하도록 리드(5a 및 5b)를 한 방향을 따라서(반도체 칩(2)의 부근, 또는 수지 봉입체(9)의 부근과 동일 방향을 따라) 교대로 반복하여 배치한 구성으로 되어 있다.
도 2, 도 3 및 도 7 (a, b)에 나타나는 바와 같이, 리드(5a, 5b, 5)의 단자부(6a, 6b, 6)는 수지봉입체(9)의 이면(9y)으로부터 노출해, 외부 단자로서 이용되고 있다. 단자부(6)의 선단부에는, 예를 들면 도금법, 혹은 인쇄법에 의해 형성된 납땜층(10)이 설치되고 있다. 본 실시 형태 1의 반도체 장치(1)는 이들의 단자부(5a, 5b)를 배선 기판의 전극(풋 프린트, 랜드, 패드)에 납땜 하는 것에 의해 실장된다.
각 리드군(5s)에 있어서, 복수의 리드(5)의 각각의 단자부(6)는, 도 2 내지도 6에 나타나는 바와 같이, 수지봉입체(9)의 주변을 따라 천조형상으로 2열 배치되고 있다. 수지 봉입체(9)의 부근에 가장 가까운 1 번째의 열은 단자부(6a)로 구성되고 1 번째보다 내측에 위치 하는 2 번째의 열은 단자부(6b)로 구성되고 있다. 1 번째의 단자부(6a)의 배열 피치(P1) 및 2 번째의 단자부(6b)의 배열 피치(P2) (도 3 참조)는 리드(5)의 타단부측의 종단부에 있어서의 배열 피치(5P2)(도 6 참조)보다 넓어지고 있다.
본 실시 형태 1에 있어서, 단자부(6a 및 6b)의 배열 피치(P1 및 P2)는, 예를 들면 650[㎛] 정도이고, 리드(5)의 타단부측의 종단부에 있어서의 배열 피치(5P2)는, 예를 들면 650[㎛] 정도이다.
또, 단자부(6a, 6b, 6)의 폭(6W, 도 5 참조)은, 예를 들면 300[㎛] 정도이고, 리드(5a, 5b, 5)의 타단부측의 종단부에 있어서의 폭(5W2, 도 5 참조)은, 예를 들면 200[㎛] 정도이다.
또, 수지봉입체(9)의 측면(9z)(주변)으로부터 내측(반도체 칩(2) 측)으로 이간하는 단자부(6a)의 거리(L1, 도 7 참조)는, 예를 들면 250[㎛]정도이고, 수지봉입체(9)의 측면(9z, 주변)로부터 내측(반도체 칩(2)측)으로 이간하는 단자부(6b)의 거리(L2, 도 7 참조)는, 예를 들면 560[㎛] 정도이다.
또, 단자부(6a, 6b, 6)의 두께는 예를 들면 125[㎛]~150[㎛] 정도이고, 단자부(6)를 제외한 리드(5)의 다른 부분의 두께는, 예를 들면 65[㎛]~75[㎛]정도이다(도 7a, 7b 참조).
본 실시 형태 1의 반도체 장치(1)는, 전술한 것처럼 수지 봉입체(9)의 이면(9y)로부터 노출하여 외부 단자로서 사용되는 단자부(6a)가 설치된 리드(5a)와 수지봉입체(9)의 이면(9y)으로부터 노출하여 외부 단자로서 사용되고 또한, 단자부(6a) 보다 내측에 위치 하는 단자부(6b)가 설치된 리드(5b)를 가져서,
리드(5a 와 5b)는, 서로 이웃이 되도록 하여 반도체 칩(2)의 부근(수지 봉입체(9)의 부근)과 동일 방향을 따라 교대로 반복하여 배치되어,
단자부(6a, 6b, 6)의 폭(6W)은 리드(5a, 5b, 5)의 타단부측의 종단부에 있어서의 폭(5W)보다 넓어지고 있다.
이러한 패키지 구조로 하는 것으로, 리드(5a, 5b, 5)를 미세화 해도 실장시의 신뢰성을 확보하기 위해서 필요한 단자부(6a, 6b, 6)의 면적을 확보할 수 있기 때문에 패키지 사이즈를 바꾸는 일 없이, 다핀화를 도모 할 수 있다.
도 4 내지 도 7(a, b)에 나타나는 바와 같이, 복수의 리드(5a, 5b, 5)는 수지봉입체(9)의 측면(9z)측으로부터 반도체 칩(2)으로 향하여 직선으로 연장되어 있어 각각의 일단부측은 반도체 칩(2)의 외측에서 종단하고, 각각의 타단부측은 수지 봉입체(9)의 측면(9z)으로 종단 하고 있다. 본 실시 형태 1에 있어서, 리드(5a)는 그 단자부(6a)로부터 반도체 칩(2)으로 향해 연장되는 부분(지연하는 부분, 5al, 도 7a 참조)을 가져, 리드(5a)의 일단부측은 그 단자부(6a)보다 내측(반도체 칩(2)측)에서 종단 하고 있다. 리드(5b)의 일단부측은, 그 단자부(6b)로 종단 하고 있다. 복수의 리드(5)는 일단부측의 종단부에서의 배열 피치(5P1, 도 6 참조)와 타단부측의 종단부에서의 배열 피치(5P2, 도 6 참조)가 거의 동일해지는 패턴으로 형성되고 있다.
도 4, 도 5 및 도 7에 나타나는 바와 같이 복수의 본딩와이어(8)는 반도체 칩(2)의 복수의 본딩 패드(3)와 복수의 리드(5a)를 각각 전기적으로 접속하는 복수의 본딩와이어(8a)와 반도체 칩(2)의 복수의 본딩 패드(3)와 복수의 리드(5b)를 각각 전기적으로 접속하는 복수의 본딩와이어(8b)를 포함해, 복수의 본딩와이어(8a, 8b, 8)는 리드(5a)의 단자부(6)보다 내측(반도체 칩(2) 측)에서 복수의 리드(5a, 5b)에 각각 접속되고 있다. 본 실시 형태 1에 있어서, 본딩와이어(8a)는 도 8에 나타나는 바와 같이 그 일단부(8a1)나 반도체 칩(2)의 본딩 패드(3)에 접속되어 그 타단부(8a2)나 리드(5a)의 지연 부분(단자부(6a) 로부터 반도체 칩(2)으로 향해 연장되는 부분, 5a1)에 접속되고 있다. 본딩와이어(8b)는, 도 9에 나타나는 바와 같이, 그 일단부(8b1)나 반도체 칩(2)의 본딩 패드(3)에 접속되어 그 타단부(8b2)가 리드(5b)의 접속부(6b)에 접속되고 있다
또한, 본 실시 형태 1에 있어서, 본딩와이어(8a)의 타단부(8a2)와 리드(5a)의 접속 및 본딩와이어(8b)의 타단부(8b2)와 리드(5b)의 접속은 반도체 칩(2)으로부터의 거리가 거의 동일해지는 위치, 환언 하면 리드(5)의 배열 방향과 동일 방향을 따라 연장되는 직선상의 위치에서 거의 행해지고 있다.
도 6 및 도 7(a, b)에 나타나는 바와 같이, 칩 지지체(7)의 평면 사이즈는 반도체 칩(2)의 평면 사이즈보다 작아지고 있다. 즉, 본 실시 형태 1의 반도체 장치(1)는 칩 지지체(7)의 평면 사이즈를 반도체 칩(2)의 평면 사이즈보다 작게 한 소위 작은 탭 구조로 되어 있다. 작은 탭 구조는 평면 사이즈가 다른 여러종류의 반도체 칩을 탑재 하는 것이 가능하기 때문에, 생산성의 합리화나 저코스트화를 꾀할 수가 있다. 또, 칩 지지체(7)의 두께는, 리드(5)의 단자부(6)의 두께보다 얇게 되어 있어 단자부(6)를 제외한 리드(5)의 다른 부분의 두께와 거의 동일하게 되어 있다.
여기서, 본 실시 형태 1의 단자부(6)의 배열은 반도체 칩의 탑재 범위를 넓히기 위하여 도 3에 나타나는 바와 같이 1번째의 단자부(6a)의 배열 피치(P1) 및 2번째의 단자부(6b)의 배열 피치(P2)를 「a」라고 하고, 1번째의 단자부(6a)와 2번째의 단자부(6b)의 배열 피치(천조간 피치, P3)를 「b」라고 해, 다음의 수학식 1의 관계로 되어 있다.
b∠√3/2×a
각 리드군(5s)의 복수의 리드(5)는, 도 8 및 도 9에 나타나는 바와 같이, 본딩와이어(8)와의 본딩 능력을 높이기 위하여, 각각의 와이어 접속부에 예를 들면팔라듐(palladium,Pd)을 주성분으로 하는 도금층(24a)이 설치되어 있다. 이 Pd를 주성분으로 하는 도금층(24a)은 은(Ag)을 주성분으로 하는 도금층과 비교하여, 수지봉입체(9)의 수지와의 접착성이 좋다. 본 실시 형태 1에 있어서 도금층(24a)은 예를 들면 리드(5) 및 칩 지지체(7)의 전체를 덮도록 하여 설치되고 있다
또, Pd도금을 실시하는 것에 의해 리드(5)의 어느 부분에도 Au와이어 본딩이 가능해진다.
다음에, 반도체 장치(1)의 제조에 사용되는 리드 프레임에 대해서 도 10및 도 11을 이용해 설명한다.
도 10은 본 실시 형태 1의 반도체 장치의 제조에 이용되는 리드 프레임의 전체를 나타내는 모식적 평면도이고,
도 11은 도 10의 일부를 확대한 모식적 평면도이다.
도 10에 나타나는 바와 같이, 리드 프레임(LF)은 예를 들면, 외측 틀부(21)및 내측 틀부(22)를 포함한 프레임 본체(지지체, 20)로 구획된 복수의 제품 형성 영역(디바이스 형성 영역, 23)을 행렬 형상으로 배치한 다연(多連)구조로 되어 있다. 각 제품 형성 영역(23)에는, 도 11에 나타나는 바와 같이 복수의 리드(5)로 부터 이루어지는 제1 내지 제4의 리드군(5s)이 배치되고 있다. 제품 형성 영역(23)의 평면 형상은 방형 형상으로 되어 있고 제1 내지 제4의 리드군(5s)은 제품 형성 영역(23)을 둘러싸는 프레임 본체(20)의 4개의 부분에 대응해 배치되고 있다. 각 리드군(5s)의 복수의 리드(5)는 복수의 리드(5a 및 5b)를 포함해 리드(5a 와 5b)가 서로 이웃하도록 리드(5a 및 5b)를 한 방향을 따라 교대로 반복하여 배치한 구성으로 되어 있다. 또, 각 리드군(5s)의 복수의 리드(5)는 프레임 본체(20)의 대응하는 부분(외측 틀부(21), 내측 틀부(22))에 일체적으로 연결되어 있다. 또, 각 리드군(5s)의 복수의 리드(5)는 본딩와이어와의 본딩 능력을 높이기 위하여, 각각의 와이어 접속부에 예를 들면 팔라듐(Pd)을 주성분으로 하는 도금층이 설치되어 있다.
리드 프레임(LF)를 제조하기에는, 우선 판두께가 125[㎛]~150[㎛] 정도의 동(Cu) 또는 Cu합금 또는 철(Fe)-니켈(Ni) 합금 등으로 이루어지는 금속판을 준비하여, 리드(5)를 형성하는 곳의 한 면을 포토 레지스트막으로 피복 한다. 또, 단자부(6)를 형성하는 곳은 양면을 포토 레지스트막으로 피복 한다. 그리고, 이 상태로 금속판을 물약에 의해 에칭하여, 한 면이나 포토레지스트막으로 피복된 영역의 금속판의 판두께를 예를 들면 절반 정도(65[㎛]~75[㎛])까지 얇게 한다(하프 에칭). 이러한 방법으로 에칭을 실시하는 것으로, 양면 모두 포토레지스트막으로 피복되어 있지 않은 영역의 금속판은 완전하게 소실해, 한 면이나 포토레지스트막으로 피복된 영역에 두께 65[㎛]~75 [㎛] 정도의 리드(5)가 형성된다. 또, 양면이 포토레지스트막으로 피복된 영역의 금속판은 물약에 의해 에칭되지 않기 때문에, 에칭 전과 같은 두께(125[㎛]~150[㎛])를 가지는 돌기 형상의 단자부(6)가 형성된다. 다음에, 포토레지스트막을 제거해, 그 후 리드(5)에 도금층을 형성하는 것에 의해, 도 8 및 도 9에 나타내는 리드 프레임(LF)이 완성한다.
다음에, 반도체 장치(1)의 제조에 사용되는 성형금형에 대해서, 도 17 및 도 18을 이용해 설명한다.
도 17은 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이고,
도 18은 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 평면도이다.
도 17 및 도 18에 나타나는 바와 같이, 성형금형(25)은 여기에 한정되지 않지만 상하로 분할된 상형(25a) 및 하형(25b)을 가져서, 더욱이, 포트, 발췌(cull)부, 런너, 수지 주입 게이트, 캐비티(26), 에어 벤트(Air-Vent) 등을 가지는 구성으로 되어 있다. 성형금형(25)은 상형(25a)의 마주하는 면과 하형(25b)의 마주하는 면의 사이에 리드 프레임(LF)를 위치 결정 한다. 수지가 주입되는 캐비티(26)는 상형(25a)의 마주하는 면과 하형(25b)의 마주하는 면을 서로 마주 보게 했을 때 상형(25a) 및 하형(25b)에 의해 구성된다. 본 실시 형태 1에 있어서, 성형금형(25)의 캐비티(26)는 여기에 한정되지 않지만, 예를 들면 상형(25a)에 설치된 오목부 및 하형(25b)에 의해 구성된다. 캐비티(26)는 리드 프레임(LF)의 복수의 제품 형성 영역(23)을 수납할 수 있는 평면 사이즈로 되어 있다.
다음에, 반도체 장치(1)의 제조에 대해서, 도 12 내지 도 20을 이용해 설명한다.
도 12는 반도체 장치의 제조 공정 중의 칩 탑재 공정을 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제 2의 리드를 따르는 단면도)이고,
도 13은 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 히트 스테이지에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도(a는 제1의 리드를 따르는 단면도, b는 제2의 리드를 따르는 단면도)이고,
도 14는 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 히트 스테이지에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 평면도이고,
도 15는 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 와이어 본딩을 실시한 후의 상태를 나타내는 모식적 단면도(a는 제 1의 리드를 따르는 단면도, b는 제 2의 리드를 따르는 단면도)이고,
도 16은 반도체 장치의 제조 공정 중의 와이어본딩 공정에 있어서, 와이어본딩를 실시한 후의 상태를 나타내는 모식적 평면도이고,
도 19는 반도체 장치의 제조 공정 중의 몰딩공정에 있어서, 성형금형의 캐비티의 내부에 수지를 주입한 상태를 나타내는 모식적 단면도(a는 제 1의 리드를 따르는 단면도, b는 제 2의 리드를 따르는 단면도)이고,
도 20은 반도체 장치의 제조 공정에 있어서, 수지 봉입한 후의 상태를 나타내는 리드 프레임의 모식적 평면도이다.
우선, 도 10및 도 11에 나타내는 리드 프레임(LF)을 준비해, 그 후 도 12(a , b)에 나타나는 바와 같이, 리드 프레임(LF)에 반도체 칩(2)을 접착 고정한다. 리드 프레임(LF)과 반도체 칩(2)의 접착 고정은, 접착재(4)를 개재하여 칩 지지체(7)의 주면에 반도체 칩(2)의 이면(2y)을 접착 고정하는 것에 의해 행해진다.
다음에, 도 13(a, b) 및 도 14에 나타나는 바와 같이, 히트 스테이지(27)에 리드 프레임(LF)를 위치 결정 해 장착한다. 히트 스테이지(27)는 리드 프레임(LF)를 위치 결정 했을 때, 리드(5a)의 인출 부분(5a1)과 대응하는 위치에 돌기부(28a)를 가져, 더욱이 칩 지지체(7)와 대응하는 위치에 돌기부(28b)를 가지는 구성으로 되어 있다. 즉, 리드 프레임(LF)은 히트 스테이지(27)의 돌기부(28a)에 리드(5a)의 인출 부분(5a1)이 접촉하여 히트 스테이지(27)의 돌기부(28b)에 칩 지지체(7)가 접촉하여 히트 스테이지(27)의 돌기부(28a, 28b)보다 일단 낮은 면에 리드(5a 및 5b)의 단자부(6a 및 6b)가 접촉한 상태로 히트 스테이지(27)에 위치 결정된다.
다음으로 전술과 같이 히트 스테이지(27)에 리드 프레임(LF)을 위치 결정하한 상태로, 도 15(a, b) 및 도 16에 나타나는 바와 같이, 반도체 칩(2)의 주면(2x)에 배치된 복수의 본딩 패드(3)와 복수의 리드(5)를 복수의 본딩와이어(8)로 각각 전기적으로 접속한다.
이 공정에 있어서, 본딩와이어(8a)는 일단부나 반도체 칩(2)의 본딩 패드(3)에 접속되어 타단부가 리드(5a)의 인출부(5a1)에 접속된다. 또, 본딩와이어(8b)는 일단부가 반도체 칩(2)의 본딩패드(3)에 접속되어 타단부나 리드(5b)의 단자부(6b)에 접속된다.
다음에, 도 17(a, b) 및 도 18에 나타나는 바와 같이, 성형금형(25)의 상형(25a)과 하형(25b)의 사이에 리드 프레임(LF)을 위치 결정 한다.
리드 프레임(LF)의 위치 결정은, 복수의 제품 형성 영역(23)이 1개의 캐비티(26)의 내부에 위치 하는 상태, 즉, 각 제품 형성 영역(23)의 반도체 칩(2), 리드(5), 본딩와이어(8) 등이 1개의 캐비티(26)의 내부에 위치 하는 상태로 행해진다.
또, 리드 프레임(LF)의 위치 결정은 리드(5)의 단자부(6)를 이 단자부(6)와 서로 마주 보는 캐비티(26)의 내면에 접촉시킨 상태로 행해진다.
다음으로 전술과 같이 리드 프레임(LF)을 위치 결정 한 상태로, 성형금형(25)의 보트로부터 발췌부, 런너 및 수지 주입 게이트를 통해 캐비티(26)의 내부에 예를 들면 열강화성의 수지를 주입하여 도 19에 나타나는 바와 같이 수지 봉입체(29)를 형성한다. 각 제품 형성 영역(23)의 반도체 칩(2), 복수의 리드(5), 복수의 본딩와이어(8) 등은, 도 20에 나타나는 바와 같이, 수지 봉입체(29)에 의해 봉입된다.
다음에, 성형금형(25)으로부터 리드 프레임(LF)를 취출하여, 그 후, 각 제품 형성 영역(23)에 있어서 수지 봉입체(29)의 이면으로부터 노출하는 단자부(6)의 표면에 납땜층(10)을, 예를 들면 도금법 혹은 인쇄법에 의해 형성하여 그 후, 리드 프레임(LF) 및 수지봉입체(29)를 예를 들면 다이싱에 의해 각 제품 형성 영역(23) 마다 분할하여 개편(個片)의 수지봉입체(9)를 형성하는 것에 의해, 도 1 내지 도 9에 나타내는 본 실시 형태 1의 반도체 장치(1)가 거의 완성한다.
반도체 장치(1)의 제조 공정 중의 와이어본딩 공정에 있어서, 리드(5a)는, 단자부(6a)로부터 반도체 칩(2)을 향하여 연장하는 인출 부분(5a1)을 가져, 본딩와이어(8a)는 일단부나 반도체 칩(2)의 본딩 패드(3)에 접속되어 타단부가 리드(5a)의 인출 부분(5a1)에 접속되고 있다. 이러한 구성으로 하는 것으로 리드(5a)의 단자부(6a)에 와이어를 접속하는 경우와 비교하여 반도체 칩(2)의 본딩 패드(3)와 리드(5)를 전기적으로 접속하는 본딩와이어(8a)의 길이를 짧게 할 수 있기 때문에트랜스퍼·몰딩법에 근거해 수지봉입체를 형성할 때, 성형금형(25)의 캐비티(26)의 내부에 주입된 수지의 유동에 의해 본딩와이어(8)가 변형하는 와이어 흐름에 의해 서로 이웃이 되는 와이어 끼리가 단락한다는 좋지않은 상태를 억제 할 수 있다. 이 결과, 반도체 장치(1)의 제조 수율의 향상을 도모할 수 있다.
또, 리드 배열의 초단측 및 격단측에 있어서 서로 이웃이 되는 본딩와이어의 타단부 측에 있어서의 와이어 간격이 좁아지는 현상을 억제할 수 있어 리드(5a)에 접속된 본딩와이어(8a)나 리드(5b)의 단자부(6b) 상을 연장해 버리는 현상도 억제 할 수 있기 때문에, 서로 이웃이 되는 와이어 끼리가 단락한다는 좋지 않은 상태를 더욱 억제 할 수 있다.
또, 서로 이웃이 되는 와이어 끼리의 단락을 억제 할 수 있기 때문에, 제조 제품 비율이 높고, 다핀화에 적절한 반도체 장치(1)를 제조할 수가 있다.
반도체 장치(1)의 제조 공정 중의 와이어본딩 공정에 있어서, 도 13 및 도 14에 나타나는 바와 같이 리드 프레임(LF)은 히트 스테이지(27)의 돌기부(28a)에 리드(5a)의 인출 부분(5a1)이 접촉하고 히트 스테이지(27)의 돌기부(28b)에 칩 지지체(7)가 접촉하여, 히트 스테이지(27)의 돌기부(28a, 28b)보다 일단 낮은 면에 리드(5a 및 5b)의 단자부(6a 및 6b)가 접촉한 상태로 히트 스테이지(27)에 위치 결정되어 그대로의 상태로 와이어본딩이 행해진다. 이러한 상태로 와이어 본딩을 실시하는 것에 의해 히트스테이지(27)에 리드 프레임(LF)을 안정되게 지지 할 수 있기 때문에, 리드(5)가 변형하거나 반도체 칩(2)의 위치가 어긋나거나 하는 좋지않은 상태를 억제할 수가 있다.
또, 히트 스테이지(27)로부터 반도체 칩(2)에 효율 좋게 열이 전해져, 리드(5)의 인출 부분(5a1) 및 리드(5b)의 단자 부분(6b)에 있어서도 열이 효율 좋게 전해지기 때문에, 본딩와이어(8a 및 8b)에 의한 와이어 접속 불량을 억제 할 수 있다.
덧붙여 본 실시 형태 1에서는, 리드(5b)의 단자부(6b)에 와이어의 타단부를 접속하는 예에 대해서 설명했지만, 리드(5b)에 있어서도 리드(5a)와 같게, 단자부(6b)로부터 반도체 칩(2)으로 향해 연장하는 인출 부분을 가지는 구성으로 하여 리드(5b)의 인출 부분에 와이어의 타단부를 접속하도록 하여도 좋다. 이 경우, 리드(5b)에 접속되는 와이어의 길이도 짧아진다.
도 21은, 본 실시 형태 1의 변형예인 리드 프레임의 일부를 나타내는 모식적 평면도이다.
전술의 실시 형태 1에서는, 본딩와이어와의 본딩능력을 높이기 위하여 Pd를 주성분으로 하는 도금층(24a)을 리드(5)에 설치한 예에 대해서 설명했지만, 도 21에 나타나는 바와 같이, Ag를 주성분으로 하는 도금층(24b)을 리드(5)의 스트레이트부에 설치해도 좋다. 이 경우, 리드(5)의 스트레이트부로의 Ag도금에 의해, Au와이어 본딩이 가능해진다.
(실시 형태 2)
도 22는 본 실시 형태 2의 반도체 장치의 내부 구조를 나타내는 모식적 평면도이고,
도 23은 도 21의 a-a선을 따르는 모식적 단면도이고,
도 24는 도 21의 b-b선을 따르는 모식적 단면도이다.
도 22 내지도 24에 나타나는 바와 같이, 본 실시 형태 2의 반도체 장치(30)는 기본적으로 전술의 실시 형태 1과 같은 구성으로 되어 있고, 이하의 구성이 차이가 난다.
즉, 본 실시 형태 2의 반도체 장치(30)는 리드(5)의 단자부(6)가 리드(5)의 일부에 구부리는 가공을 하여 형성된 패키지 구조로 되어 있다. 이 패키지 구조는 금속판에 프레스 가공 또는 에칭 가공을 해 소정의 리드 패턴을 형성한 후, 리드(5)의 일부에 접어 구부리는 가공을 하여 단자부(6)를 형성한 리드 프레임을 사용하는 것에 의해 얻을 수 있다.
굴곡 한 리드에 구부리는 가공을 하여 두께가 두꺼운 단자부를 형성하는 경우, 리드의 일단부측의 위치가 크게 어긋나 버리기 때문에, 구부리는 가공에 의한 단자부(6)의 형성은 곤란하지만, 직선으로 연장하는 리드에 구부리는 가공을 하여 두께가 두꺼운 단자부를 형성해도, 굴곡 한 리드의 경우와 비교하여 리드의 일단부측의 위치 차이가 적기 때문에, 구부리는 가공에 의해 단자부(6)를 형성 할 수 있다. 따라서, 본 실시 형태 2에 있어서는, 제조 제품 비율이 높고, 다핀화에 적절한 반도체 장치를 저비용으로 제조 할 수 있다
(실시 형태 3)
도 25는 본 실시 형태 3의 반도체 장치의 내부 구조를 나타내는 모식적 평면도이고,
도 26은 도 24의 a-a선을 따르는 모식적 단면도이고,
도 27은 도 24의 b-b선을 따르는 모식적 단면도이다.
도 25 내지 도 27에 나타나는 바와 같이, 본 실시 형태 3의 반도체 장치(31)는, 기본적으로 전술의 실시 형태 1과 같은 구성으로 되어 있고, 이하의 구성이 차이가 난다.
즉, 본 실시 형태 3의 리드(5)는 다른 부분보다 두께가 두꺼운 단자부(6)를압인가공(conining)에 의해 형성한 리드 형상으로 되어 있다. 본 실시 형태 3의 단자부(6)는 리드 프레임의 제조에 있어서 금속판에 정밀 프레스에 의한 펀칭 가공을 해 직선으로 연장하는 리드를 형성한 후, 이 리드에 압인가공을 실시하는 것에 의해 형성된다.
굴곡 한 리드에 압인가공을 실시하여 두께가 두꺼운 단자부를 형성하는 경우, 리드의 일단부측의 위치가 크게 어긋나 버리기 때문에, 압인가공에 의한 단자부(6)의 형성은 곤란하지만, 직선으로 늘어나는 리드에 압인가공을 실시하여 두께가 두꺼운 단자부를 형성해도, 굴곡 한 리드의 경우와 비교하여 리드의 일단부측의 위치 차이가 적기 때문에, 압인가공에 의해 단자부(6)를 형성 할 수 있다. 따라서, 본 실시 형태 3에 있어서도, 제조 제품 비율이 높고, 다핀화에 적절한 반도체 장치를 저비용으로 제조 할 수 있다.
(실시 형태 4)
본 실시 형태 4에서는 적층형 반도체 장치에 본 발명을 적용한 예에 대해서 설명한다.
도 28은 본 실시 형태 4의 반도체 장치의 내부 구조를 나타내는 모식적 평면도이고,
도 29는 본 실시 형태 4인 반도체 장치의 내부 구조를 나타내는 모식적 단면도(a는 도 3의 a-a선을 따르는 단면도, b는 도 3의 b-b선을 따르는 단면도)이다.
도 28 및 도 29에 나타나는 바와 같이, 본 실시 형태 4의 반도체 장치(32)는, 기본적으로 전술의 실시 형태 1과 같은 구성으로 되어 있어 이하의 구성이 차이가 난다.
즉, 본 실시 형태 4의 반도체 장치(32)는, 반도체 칩(2)의 주면(2x) 상에 반도체 칩(33)을 적층해, 이들 2의 반도체 칩을 1의 수지봉입체(9)로 봉입한 패키지 구조로 되어 있다. 반도체 칩(33)은, 그 주면에 집적회로 및 복수의 본딩 패드(3)가 형성되어 있고 그 주면과 반대측의 이면은, 접착재(34)를 개재해 반도체 칩(2)의 주면(2x)에 접착 고정되어 있다. 반도체 칩(33)의 본딩 패드(3)는 대응하는 복수의 리드(5)와 본딩와이어(35)를 개입시켜 전기적으로 접속되어 있다. 본딩와이어(35)는 그 일단부가 반도체 칩(33)의 본딩 패드(3)에 접속되어 그 외 단부나 리드(5a)의 단자부(6a)보다 내측(반도체 칩(2)측)에서 리드(5a 또는 5b)에 접속되어있다. 본 실시 형태 4의 반도체 장치(32)의 제조에서는, 전술의 실시 형태 1과 같은 일괄 방식의 트랜스퍼·몰딩법을 채용하고 있다.
이러한 패키지 구조에 있어서도, 반도체 칩(33)의 본딩 패드(3)와 리드(5a)를 전기적으로 접속하는 본딩와이어(35)의 길이를 짧게 할 수 있으므로, 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
(실시 형태 5)
본 실시 형태 5는, SON형 반도체 장치에 본 발명을 적용한 예이다.
도 30은 본 실시 형태 5의 반도체 장치의 내부 구조를 나타내는 모식적 평면도이고,
도 31은 본 실시 형태 5의 반도체 장치의 내부 구조를 나타내는 모식적 저면도이다.
도 30 및 도 31에 나타나는 바와 같이, 본 실시 형태 5의 반도체 장치(40)는 반도체 칩(41), 복수의 리드(5)로 이루어지는 제1 및 제2의 리드군(5s), 칩 지지체(7), 2개의 리드선(7a), 복수의 본딩와이어(8) 및 수지 봉입체(9) 등을 가지는 패키지 구조로 되어 있다. 반도체 칩(41), 제1 및 제2의 리드군(5s)의 복수의 리드(5), 칩 지지체(다이 패드, 탭, 7), 4개의 리드선(7a) 및 복수의 본딩와이어(8) 등은 수지 봉입체(9)에 의해 봉입되어 있다.
반도체 칩(41)의 주면이 서로 반대 측에 위치 하는 2개의 장변 측에는, 각각의 장변을 따라 복수의 본딩 패드(3)가 배치되고 있다. 제1의 리드군(5a)은 반도체 칩(41)의 일방의 장변의 외측에 배치 되고, 제2의 리드군(5s)은 반도체 칩(41)의 타방의 장변의 외측에 배치되어 있다. 반도체 칩(41)의 본딩 패드(3)는 대응하는 복수의 리드(5)와 본딩와이어(8)를 개입시켜 전기적으로 접속되어 있다. 본딩와이어(8)는 그 일단부나 반도체 칩(41) 본딩 패드(3)에 접속되어 그 타단부가 리드(5a)의 단자부(6a)보다 내측(반도체 칩(2)측)으로 리드(5)에 접속되어 있다. 본 실시 형태 5의 반도체 장치(40)의 제조에서는, 전술의 실시 형태 1과 같은 일괄 방식의 트랜스퍼·몰딩법을 채용하고 있다.
이러한 패키지 구조에 있어서도, 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
이상, 본 발명자에 의해 된 발명을, 상기 실시의 형태에 근거해 구체적으로설명했지만, 본 발명은, 상기 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경 가능한 것은 물론이다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면, 아래와 같다.
본 발명에 의하면 반도체 장치의 제조 제품 비율의 향상을 도모 할 수 있다.
본 발명에 의하면, 제조 제품 비율이 높고, 다핀화에 적절한 반도체 장치를 제공 할 수 있다.

Claims (17)

  1. 주면의 한 변 측에, 이 한 변을 따라 배치된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 한 변의 외측에, 상기 한 변과 동일 방향을 따라 배치된 복수의 리드와,
    상기 반도체 칩의 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 리드 및 상기 복수의 본딩와이어를 봉입하는 수지 봉입체를 가지고,
    상기 복수의 리드는 상기 수지 봉입체의 측면 측에 위치 하고 또한 상기 수지 봉입체의 이면으로부터 노출하는 단자부를 가지는 제1의 리드와, 상기 제 1의 리드의 단자부보다 내측에 위치 하고 또한, 상기 수지봉입체의 이면으로부터 노출하는 단자부를 가지는 제 2의 리드를 교대로 반복하여 배치하는 구성으로 되어 있고,
    상기 복수의 본딩와이어는 상기 제1의 리드의 단자부보다도 내측에서 상기 복수의 리드에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 복수의 리드는, 상기 수지봉입체의 측면측으로부터 상기 반도체 칩으로향해 직선으로 연장하고 있는 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1의 리드는, 그 단자부로부터 상기 반도체 칩으로 향해 연장하는 부분을 가지는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제 1의 리드의 일단측은, 그 단자부보다도 상기 반도체 칩측에서 종단 하고 있고,
    상기 제 2의 리드의 일단측은, 그 단자부에서 종단 하고 있는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 복수의 본딩와이어는, 상기 반도체 칩의 전극과 상기 제 1의 리드를 전기적으로 접속하는 제 1의 본딩와이어와 상기 반도체 칩의 전극과 상기 제 2의 리드를 전기적으로 접속하는 제 2의 본딩와이어를 포함하고,
    상기 제 1의 본딩와이어는, 상기 제 1의 리드의 단자부보다 상기 반도체 칩측에서 상기 제 1의 리드에 접속되고,
    상기 제 2의 본딩와이어는, 상기 제 2의 리드의 단자부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제 1의 본딩와이어가 상기 제 1의 리드에 접속된 와이어 접속부와 상기 제 2의 본딩와이어가 상기 제 2의 리드에 접속된 와이어 접속부는, 상기 복수의 리드의 배열 방향과 동일 방향의 직선 형상으로 거의 위치 하고 있는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 복수의 본딩와이어는, 상기 반도체 칩의 전극과 상기 제 1의 리드를 전기적으로 접속하는 제 1의 본딩와이어와 상기 반도체 칩의 전극과 상기 제 2의 리드를 전기적으로 접속하는 제 2의 본딩와이어를 포함하고,
    상기 제 1 및 제 2의 본딩와이어는, 상기 제 2의 리드의 단자부보다도 내측에서 상기 제1 및 제 2의 리드에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 제 1 및 제 2의 리드는, 각각의 단자부를 제외한 다른 부분의 두께나 각각의 단자부보다 얇게 되어 있는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 제 1 및 제 2의 리드의 단자부와 다른 부분의 단차는 에칭에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 청구항 8에 있어서,
    상기 제 1 및 제 2의 리드의 단자부와 다른 부분의 단차는, 압인가공에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 청구항 1에 있어서,
    상기 제 1 및 제 2의 리드의 단자부는 구부리는 가공에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 청구항 1에 있어서,
    상기 제 1 및 제 2의 리드의 단자부의 폭은 상기 제 1 및 제 2의 리드의 상기 수지 봉입체의 측면 측에 있어서의 종단부에서의 폭보다도 넓게 되어 있는 것을 특징으로 하는 반도체 장치.
  13. 청구항 1에 있어서,
    상기 복수의 리드는, 상기 반도체 칩 측에 있어서의 종단부에서의 배열 피치와 상기 수지봉입체의 측면 측에 있어서의 종단부에서의 배열 피치가 거의 동일하게 되어 있는 것을 특징으로 하는 반도체 장치.
  14. 청구항 1에 있어서,
    더욱이 상기 반도체 칩이 탑재된 칩 탑재부를 가지며,
    상기 칩 탑재부의 외형 사이즈는 상기 반도체 칩의 외형 사이즈보다 작은 것을 특징으로 하는 반도체 장치.
  15. 청구항 1에 있어서,
    상기 제 1 및 제 2의 리드의 와이어 접속면에는, Pd를 주성분으로 하는 도금층이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 1의 부분에 상기 제1의 부분보다 두께가 두꺼운 제 2의 부분이 연결되는 리드를 가지는 리드 프레임과 돌기부를 가지는 히트 스테이지를 준비하는 공정과,
    상기 히트 스테이지의 돌기부 상에 상기 리드의 제1의 부분을 배치한 상태로, 반도체 칩의 전극과 상기 리드의 제1 부분을 본딩와이어로 접속하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 1의 부분에 상기 제 1의 부분보다 두께가 두꺼운 제 2의 부분이 연결되는 리드와 상기 리드의 제 2의 부분보다 두께가 얇은 칩 지지체를 가지는 리드 프레임을 준비하는 공정과,
    상기 리드 프레임을 위치 결정 했을 때, 상기 리드의 제1의 부분과 대응하는위치에 제1의 돌기부를 가지며, 더욱이 상기 칩 지지체와 대응하는 위치에 제2의 돌기부를 가지는 히트 스테이지를 준비하는 공정과,
    상기 제 1의 돌기부 상에 상기 리드의 제 1의 부분이 위치하고, 상기 제 2의 돌기부 상에 상기 칩 지지체가 위치하도록 상기 히트 스테이지에 상기 리드 프레임을 위치 결정 한 상태로, 상기 칩 지지체에 탑재된 반도체 칩의 전극과 상기 리드의 제 1의 부분을 본딩와이어로 접속하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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