CN1479310A - 存取电路 - Google Patents

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Abstract

本发明提供一种能够适当地减少根据来自外部的指示对缓冲存储器进行存取时所需要的时间的存取电路。在控制单元(20)中，把数据单位指定信号作为地址数据输出给地址译码器(110)，该数据单位指定信号作为在存取电路的工作时钟的1周期内对SDRAM(10)进行存取的存取数据量指定了1字节、1字及2字中的某一个。然后，在请求发生部(130)中，基于由地址译码器(110)译码的上述存取数据量，输出利用该数据量来指示存取的请求信号。然后，在存储器接口(140)中，当从外部指定对SDRAM(10)进行存取的数据的最前头的地址时，就从该指定了的地址、以与请求信号的指示对应的存取数据量对SDRAM(10)进行存取。

Description

存取电路
技术领域
本发明涉及根据来自外部的指令在与缓冲存储器之间进行数据的读出及写入的存取电路。
背景技术
图5示出现有DVD(数字多用盘)记录再生装置中的存取电路及其周边电路。图5中，控制单元200是在该记录再生装置内、对其各部进行控制的微型计算机。缓冲RAM 210是暂时存储对DVD进行记录的数据或从该DVD再生的数据的存储器。存取电路220是在控制单元200读入缓冲RAM 210中存储的数据或者在该控制单元200直接改写缓冲RAM210中存储的数据时，对缓冲RAM 210的存取进行中介的电路。
此处，当控制单元200指定希望对缓冲RAM存取的数据的最前头的地址时，存取电路220就从该指定了的最前头的地址，对1字的缓冲RAM 210的数据存储区进行存取。通过这样利用存取电路220进行中介，控制单元200通过指定数据的写入或读出，同时指定起始地址，就能够对缓冲RAM 210进行存取。
可是，在上述存取电路220中，因为对缓冲RAM 210进行存取的数据量被固定，所以，在控制单元200与缓冲RAM 210之间进行存取时，为下面例示的那样，存在着所需时间变长的问题。
例如，在控制单元200想改写数据的1字节时，按如下进行。首先，从缓冲RAM 210暂时读出1字的数据，其次，只改写该读出了的数据中的1字节数据。然后，把由该改写了的1字节数据及读出数据中未改写的1字节数据构成的1字的数据写入RAM 210中。这样，在上述存取电路220中，在写入1字节的数据时不直接进行该写入，而是必须利用控制单元200来进行1字节数据的改写，结果，在存取中产生了时间的损耗。
此外，在控制单元200对2字连续地进行存取的情况下，控制单元200每存取1字就要通过存取电路220来指定希望存取的数据的最前头的地址。因此，尽管在希望存取的2字的数据记录在缓冲RAM 210的连续的数据记录区中的情况下，也必须再把地址指定一遍，此处也产生了时间的损耗。
再有，不单在上述DVD记录再生装置中的存取电路中，就是在根据来自外部的指示对缓冲存储器进行存取的存取电路中，这样的情况大概也是共同的。
本发明是鉴于这样的情况而进行的，其目的在于提供能够适当地减少根据来自外部的指示对缓冲存储器进行存取时所需要的时间的存取电路。
发明内容
本发明在与缓冲存储器之间进行数据的读出及写入的存取电路中具备：请求发生部，它输出请求信号，在作为该存取电路的工作时钟的1周期内对缓冲存储器进行存取的存取数据量预先设定了的规定的多个存取数据量中该请求信号利用从外部指定了的存取数据量来指示存取；以及存储器接口，一从外部指定对上述缓冲存储器存取的数据的最前头的地址，它就从该指定了的地址，以与上述请求信号的指示对应的存取数据量对上述缓冲存储器进行存取，由此，能够适当地减少根据来自外部的指示对缓冲存储器进行存取时所需要的时间。
附图说明
图1是表示本实施例的存取电路之一实施例的结构的框图。
图2是表示该实施例的32-8比特变换部的结构的框图。
图3是表示该实施例的8-32比特变换部的结构的电路图。
图4是表示在该实施例中，基于译码了的存取数据量的处理之一例的时间图。
图5是表示现有存取电路之一例的图。
符号说明
10…SDRAM；20…控制单元；100…存取电路；110…地址译码器；120…锁存部；130…请求发生部；140…存储器接口；150…32-8比特变换部；160…8-32比特变换部。
具体实施方式
下面，参照附图，说明把本发明的存取电路应用于DVD记录再生装置内的存取电路中的一个实施例。
图1是表示本实施例的存取电路及其周边电路的结构的框图。
图1示出的SDRAM(同步动态随机存取存储器)10，是存储对DVD(图示略)进行记录的数据式来自DVD的再生数据的缓冲存储器。控制单元20是在该数据记录再生装置内、对其各部进行控制的微型计算机。存取电路100是按照控制单元20的指示，对SDRAM 10进行存取，对在控制单元20与SDRAM 10之间的数据写入及读出进行中介的电路。
在上述控制单元20与存取电路100之间，以1字节(8比特)为单位进行数字数据的交接。因此，在上述控制单元20与存取电路100之间，作为进行数据收发的信号线设置了8条信号线。另一方面，在存取电路100与SDRAM 10之间，以1字(16比特)为单位进行数据的交接。因此，在上述存取电路100与SDRAM 10之间，作为进行数据收发的信号线设置了16条信号线。
而且，在存取电路100中，当根据由控制单元20输出的地址数据指定了SDRAM 10的规定的存储单元或该存取电路100内的规定的寄存器的某一个时，对该指定了的部位进行存取以进行数据的读出或写入。即，根据取入了读选通信号还是取入了写选通信号，对上述指定了的部位进行存取以进行数据的读出或写入。顺便说一下，在本实施例的存取电路100中，作为对SDRAM 10的存取数据量可由控制单元20指定为1字节、1字、2字中的某一个。而且，上述读选通信号及写选通信号根据上述存取数据量而成为分别的信号。详细地说，当上述存取数据量是1字节时，上述读选通信号及写选通信号每一个都是由1个脉冲构成的信号；当上述存取数据量是1字时，它们每一个都是由2个脉冲构成的信号；当上述存取数据量是2字时，它们每一个都是由4个脉冲构成的信号。
下面，进一步说明上述存取电路100。
地址译码器110是对由控制单元20供给的上述地址数据进行译码，据此指定该存取电路100内的对应的寄存器(此外，图示略)和SDRAM10的对应的存储单元之电路。为了进行这样的存取，地址译码器110对上述地址数据进行译码，把表示对SDRAM 10的存取数据量的数据单位指定信号输出给信号线L1-L3。即，在上述地址数据中的特定的比特上分配有指定对SDRAM 10的存取数据量的信息，通过对该特定比特进行译码来生成数据单位指定信号。
地址译码器110例如作为数据单位指定信号分配3比特，通常，110把逻辑“H”信号输出给上述信号线L1-L3。而且，在上述地址数据作为对SDRAM 10的存取数据量表示1字节的情况下，110把逻辑“L”信号输出给信号线L1。此外，在上述地址数据作为对SDRAM 10的存取数据量表示1字的情况下，110把逻辑“L”信号输出给信号线L2。进而，在上述地址数据作为对SDRAM 10的存取数据量表示2字的情况下，110把逻辑“L”信号输出给信号线L3。
另一方面，锁存部120响应于由上述地址译码器110输出的数据单位指定信号来锁存逻辑“H”，输出与指定的存取数据量对应的允许信号。具体地说，当地址译码器110译码的存取数据量为1字节、1字、2字时，120分别使各自的字节允许信号、1字允许信号、2字允许信号上升。
详细地说，该锁存部120具有下述那样的结构，即，触发器121把对应的信号线L1上输出的信号作为输入时钟，把除此以外的信号线L2、L3上输出的信号的“与”信号(AND电路124的输出信号)的倒相信号作为复位信号。而且，与输入时钟的上升沿同步地将其数据端子上输入的常时逻辑“H”信号作为上述字节允许信号输出。此外，触发器122把对应的信号线L2上输出的信号作为输入时钟，把除此以外的信号线L1、L3上输出的信号的“与”信号(AND电路125的输出信号)的倒相信号作为复位信号。而且，与输入时钟的上升沿同步地将其数据端子上输入的常时逻辑“H”信号作为上述1字允许信号输出。进而，触发器123把对应的信号线L3上输出的信号作为输入时钟，把除此以外的信号线L1、L2上输出的信号的“与”信号(AND电路126的输出信号)的倒相信号作为复位信号。而且，与输入时钟的上升沿同步地将其数据端子上输入的常时逻辑“H”信号作为上述2字允许信号输出。
请求发生部130基于由上述锁存部120输出的允许信号，把利用对应的存取数据量指示存取的请求信号输出给存储器接口140。即，当由上述锁存部120输出的信号是字节允许信号时，请求发生部130把字节请求信号输出给存储器接口140。此外，当由上述锁存部120输出的信号是1字允许信号时，请求发生部130把1字请求信号输出给存储器接口140。进而，当由上述锁存部120输出的信号是2字允许信号时，请求发生部130把2字请求信号输出给存储器接口140。
存储器接口140对于存取电路100的其它电路与SDRAM 10之间的数据交接进行中介。详细地说，140从存取电路100的其它电路以2字(32比特)为单位进行数据的收发，同时，在与SDRAM 10之间以1字(16比特)为单位进行数据的收发。此外，存储器接口140把与来自地址译码器110的指定对应的起始地址输出给SDRAM 10，同时，把与地址数据量的指定对应的数据量控制信号输出给SDRAM 10。即，在该存储器接口140与SDRAM 10间的数据传送中使用的时钟频率为存取电路100的工作时钟(存取电路100的存储器接口140以外的电路的工作时钟)频率的2倍。
利用这样的结构，存储器接口140对SDRAM 10进行数据及存取地址的传送，同时，对其指示存取时的数据量。即，当作为在与SDRAM 10之间的存取数据量指示了2字(从锁存部120输出2字允许信号)时，在存取电路100的工作时钟1周期的期间内进行2次16比特的数据传送。此外，当作为存取数据量指示了1字(从锁存部120输出1字允许信号)时，在上述工作时钟1周期的期间内进行1次16比特的数据传送。即，存取电路100的工作时钟的1周期、与在存储器接口140与SDRAM 10之间的数据传送中使用的时钟的2周期对应，但是，只利用了其中的1时钟进行数据的传送。进而，当作为存取数据量指示了1字节(从锁存部120输出1字节允许信号)时，在上述工作时钟1周期的期间内也进行1次16比特的数据传送。详细地说，在16比特的数据中，有关对象8比特分配给对SDRAM的写入数据，有关其余的8比特由存储器接口140分配适当的值。然后，在接收由对象8比特的数据及适当值8比特构成的16比特数据的SDRAM 10中进行工作，以便对象8比特的数据写入规定的地址中。再有，上述那样的存取数据量的指定只对写数据进行，读数据总是以2字为单位进行收发。
此外，存储器接口140针对该数据记录再生装置内的其它电路对于SDRAM 10的存取也进行中介。因此，在对SDRAM 10的存取被其它电路占有了的期间内，即使从请求发生部130输出了上述请求信号，有时也不能立刻响应该指令。因此，在这样的情况下，在变成能够响应上述指示之前，在存储器接口140中不使肯定信号上升，据此，请求发生部130输出等待信号。该等待信号是对控制单元20通知暂时保留对于SDRAM 10的存取指示之意的信号，同时，也是对控制单元20进行指示、以使其不发出对于SDRAM 10的新存取指示的信号。
然后，当变成能够响应上述指示时，就在存储器接口140中对请求发生部130通知此意。该通知与指定的存取数据量对应，当指示了1字节的存取时，140把1字节肯定信号输出给请求发生部130。此外，当指示了1字的存取时，140把1字肯定信号输出给请求发生部130。进而，当指示了2字的存取时，140把2字肯定信号输出给请求发生部130。
32-8比特变换部150把由存储器接口140传送的2字(32比特)数据分割成每个(8比特)的4个数据，将其依次传送给控制单元20。图2示出该32-8比特变换部150的结构。
如该图2所示，在该32-8比特变换部150中，32个触发器151分别锁存由存储器接口140输出的32比特数据。详细地说，在触发器151的时钟输入端子上接受由存储器接口140输出的读定时信号，与其同步地锁存在其数据端子上输入的读数据。
多路转换开头152有选择地输出对上述各触发器151输入的32比特数据中的：最高位8比特的数据、从高位第9比特到第16比特的数据、从高位第17比特到第24比特的数据、及最低位8比特的数据的任何一个。有关这些数据的切换由从地址译码器110输出的选择信号来进行。
三态缓冲器154基于读选通信号，对控制单元20输出多路转换器152的输出。
如上所述，读选通信号是根据从SDRAM 10读出的数据量而设定了其脉冲数的信号。因此，在从SDRAM 10读出的数据量是1字节的情况下，三态缓冲器154与读选通信号的脉冲同步地、对控制单元20输出多路转换器152的输出，1次。此外，在从SDRAM 10读出的数据量是1字的情况下，三态缓冲器154与读选通信号的脉冲同步地、对控制单元20输出多路转换器152的输出，2次。进而，在从SDRAM 10读出的数据量是2字的情况下，三态缓冲器154与读选通信号的脉冲同步地、4次对控制单元20输出多路转换器152的输出。
8-32比特变换部160是把由控制单元20传送的1字节(8比特)数据交换成1字节(8比特)～2字(32比特)数据，将其传送给存储器接口140的电路。图3示出该8-32比特变换部160的结构。
该8-32比特变换部160与从控制单元20传送过来的8比特数据的各比特数据对应、具备8个(触发器161-168)、由4个触发器串联连接起来的电路。此处，触发器161d-168d锁存从高位第1比特～第8比特的数据，触发器161c-168c锁存从高位第9比特～第16比特的数据。此外，触发器161b-168b锁存从高位第17比特—第24比特的数据，触发器161a-161a锁存高位第25比特～第32比特的数据。这些串联连接的各触发器161～168把写选通信号作为输入时钟，与该输入时钟同步地从输入侧的各触发器161a-168a取入数据，同时，使该数据向后级的触发器移动。
如上所述，写选通信号是根据对SDRAM 10进行存取的数据量而设定了其脉冲数的信号。因此，在对SDRAM 10进行存取的数据量是1字节的情况下，与读选通信号的脉冲同步地、把由控制单元20传送的数据取入触发器161a～168a，1次。此外，在对SDRAM 10进行存取的数据量是1字的情况下，与读选通信号的脉冲同步地、把由控制单元20传送的数据取入触发器161a～168a，2次，因此，在触发器161b～168b中分别保持传送的数据中的高位8比特数据，此外，在触发器161a～168a中分别保持传送的数据中的低位8比特数据。进而，在对SDRAM 10进行存取的数据量是2字的情况下，与读选通信号的脉冲同步地、把由控制单元20传送的数据取入触发器161a～168a，4次。因此，在从触发器161d～168d到触发器161a～168a中，分别保持到高位第8比特的数据、从高位第9比特到第16比特的数据、从高位第17比特到高位第24比特的数据、及低位8比特的数据。
接着，说明具有这样结构的存取电路100对于SDRAM 10的存取工作。图4是说明存取工作的时间图。此外，上次，作为存取数据量指定了1字节的数据量，这次例示作为存取数据量指定1字数据量的情况。
如图4(a)～图4(c)所示，由上述地址译码器110对前面的图1示出的信号线L1～L3输出正常逻辑“H”信号。然后，在由控制单元20输出的地址数据是指定1字存取数据量的数据的情况下，如图4(b)所示，把逻辑“L”信号输出给信号线L2。然后，与输出给该信号线L2的逻辑“L”信号的下降沿同步地、由前面的图1示出的触发器121输出的1字节允许信号下降(图4(d))。此外，与输出给该信号线L2的逻辑“L”信号的上升沿同步地、由前面的图1示出的触发器122输出的1字允许信号上升(图4(e))。
由此，在请求发生部130中，成为读选通信号或写选通信号的等待状态。然后，如图4(h)所例示，例如当输入写选通信号时，就在请求发生部130中对该写选通信号的脉冲数进行计数，该计数值一成为作为与1字允许信号对应的数“2”，就输出1字请求信号(图4(i))。对此，如图4(k)所例示，在存储器接口140中，当不能立刻响应该请求时，对控制单元20输出等待信号。然后，当变成能够响应上述写选通信号的指示时，存储器接口140就如图4(j)所示输出肯定信号，同时，如图4(k)所示使等待信号下降。
然后，在控制单元20作为存取数据量进而指定1字数据量的情况下，输出指定存取的起始的存取地址数据，同时，如图4(h)所示再次输出写选通信号。此时，因为已利用前面的图1示出的锁存部120内的触发器输出并保持了1字允许信号，所以，在控制单元20中，没有必要重新利用地址数据来指定存取数据量。因此，在控制单元20中，能够进一步减少对SDRAM 10的存取所需要的处理时间。
按照上面说明的本实施例，可得到下面那样的效果。
(1)具备地址译码器，作为在存取电路的工作时钟的1周期内对缓冲存储器进行存取的存取数据量当从外部指定了1字节、1字及2字中的某一个时，该地址译码器就输出利用该数据量指示存取的数据单位指定信号。由此，即使在控制单元20中产生了进行1字节存取的请求，也能够对其适当地进行处理。此外，当在控制单元20中产生了对缓冲存储器的连续的数据记录区进行2字存取的请求时，能够避免每进行1字存取都要再把成为存取的起始的地址指定一遍的情况。因而，能够适当减少存取中所需要的时间。
(2)不仅为了指定SDRAM 10的规定的存储单元、或该存取电路100内的规定的寄存器的某一个利用了地址数据，而且为了指定存取数据量也利用了地址数据。由此，能够减少在控制单元20对SDRAM 10进行存取时所进行的处理中所需要的时间。
(3)具备锁存由地址译码器译码的、涉及存取数据量的信息的锁存部120。由此，在控制单元20使用同一个存取数据量指示多次存取的情况下，能够省略产生有关第2次以后的存取数据量的指示的处理。
(4)在该存取电路100内，使为了在与存储器接口140之间数据的传送而设置的信号线的条数与2字对应，同时，使为了在存储器接口140与SDRAM 10间的数据的传送而设置的信号线之条数与1字对应。进而，把在存储器接口140与SDRAM 10间的数据传送中使用的时钟频率定为该存取电路100的工作时钟频率的2倍。由此，能够把存取数据量适当地切换成1字节、1字、及2字。此外，通过只把在存储器接口140与SDRAM10间的数据传送中使用的时钟频率这样定为比上述工作时钟频率高，也能够降低在设计存取电路100时的要求。
再有，上述实施例也可以按下述那样变更实施。
·也可以使存储器接口(接口部)没有针对数据记录再生装置内的其它电路对SDRAM的存取进行中介的功能。此时，该存储器接口也可以没有输出肯定信号的功能，此外，请求发生部130也可以没有输出等待信号的功能。
·锁存部120的结构不限于前面的图1示出的结构。
·此外，也可以不设置锁存部，而是直接把具有关于由地址译码器译码的存取数据量的信息的信号输出给请求发生部。
·如果作成存储器接口直接利用存取数据量对SDRAM进行存取，则也可以不设置请求发生部，其中存取数据量是由数据单位指定信号指定的，且数据单位指定信号是由地址译码器生成的。
·32-8比特变换部和8-32比特变换部的结构也不限于前面的图2和图3示出的结构。
·有关存取数据量不限于由1字节、1字、2字这3种来构成。重要的是，存取电路具有根据来自外部的指定进行切换、以便利用多个存取数据量的某一个进行存取的功能，即可。
·作为成为存取电路的存取对象的缓冲存储器，不限于SDRAM。
·此外，作为存取电路不限于DVD数据记录再生装置内具备的电路，任意光盘记录装置和再生装置等只要是对DRAM进行存取的电路，即可。
(发明效果)
按照本申请发明，能够恰当地减少根据来自外部的指示对缓冲存储器进行存取时所需要的时间。

Claims (5)

1.一种存取电路，在取入地址数据、在与缓冲存储器之间进行与所述地址数据对应的数字数据交换的存取电路中，其特征在于具备：
译码器，它对所述地址数据进行译码，生成多个数据单位指定信号，该多个数据单位指定信号作为对所述缓冲存储器的存取数据量指定了互相不同的单位；以及
接口部，它从由所述地址数据指定的地址，以由所述多个数据单位指定信号指定的存取数据量对所述缓冲存储器进行存取。
2.根据权利要求1所述的存取电路，其特征在于，
还具备请求发生部，它接收所述多个数据单位指定信号，发生与由所述多个数据单位指定信号指定的存取数据量对应的多个请求信号，
所述接口部基于所述多个请求信号，对所述缓冲存储器进行存取。
3.根据权利要求2所述的存取电路，其特征在于，
还具备锁存部，它由下列构成：
与所述多个数据单位指定信号的比特数对应的多个输入端子；以及
多个锁存器，它与所述多个输入端子的每一个对应地设置，响应于所述多个数据单位指定信号而取入规定的电平，
所述请求发生部基于所述锁存部的输出，发生所述多个请求信号。
4.根据权利要求1所述的存取电路，其特征在于，
所述译码器生成所述多个数据单位指定信号，该多个数据单位指定信号作为所述存取数据量的互相不同的单位、指定了1字节、1字及2字。
5.根据权利要求1所述的存取电路，其特征在于，
在该存取电路内，把设置在与所述接口部之间的第1数据传送线的条数设定为设置在所述接口部与所述缓冲存储器之间的第2数据传送线的条数之2倍，同时，把在所述接口部与所述缓冲存储器之间的数据传送中使用的时钟频率设定为该存取电路的工作时钟频率之2倍，
所述接口部根据指定的存取数据量，来切换在所述工作时钟的1周期期间内进行的、通过所述第2数据传送线的所述数字数据的存取次数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101720484B (zh) * 2007-05-04 2013-05-01 莫塞德技术公司 具有双重功能的多级单元存取缓冲器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7957294B2 (en) * 2005-12-01 2011-06-07 Electronics And Telecommunications Research Institute PCI express packet filter including descrambler
KR101033234B1 (ko) * 2009-01-19 2011-05-06 백영수 학습다이어리
JP5359603B2 (ja) * 2009-06-25 2013-12-04 セイコーエプソン株式会社 集積回路システム、データ書き込み方法、データ読み出し方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61139866A (ja) * 1984-12-11 1986-06-27 Toshiba Corp マイクロプロセツサ
JPS6226561A (ja) * 1985-07-26 1987-02-04 Toshiba Corp パ−ソナルコンピユ−タ
US5745791A (en) * 1992-09-16 1998-04-28 Intel Corporation System for interfacing first and second components having different data path width by generating first and second component address to read data into buffer
CN1044750C (zh) * 1994-10-20 1999-08-18 联华电子股份有限公司 可变宽度内存数据实时读取装置
CN1163432A (zh) * 1995-11-03 1997-10-29 三星电子株式会社 使用先进先出存储器的ram数据传送装置及其方法
US6075721A (en) * 1997-12-18 2000-06-13 Advanced Micro Devices, Inc. Random access memory having bit selectable mask for memory writes
US6466581B1 (en) * 1998-08-03 2002-10-15 Ati Technologies, Inc. Multistream data packet transfer apparatus and method
US6489805B1 (en) * 1998-12-09 2002-12-03 Cypress Semiconductor Corp. Circuits, architectures, and methods for generating a periodic signal in a memory
CN1123890C (zh) * 1999-07-06 2003-10-08 无敌科技(西安)有限公司 利用并行端口快速编辑只读存储器的装置和方法
US6486704B1 (en) * 2001-06-19 2002-11-26 Texas Instruments Incorporated Programmable burst FIFO
US20030161351A1 (en) * 2002-02-22 2003-08-28 Beverly Harlan T. Synchronizing and converting the size of data frames

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101720484B (zh) * 2007-05-04 2013-05-01 莫塞德技术公司 具有双重功能的多级单元存取缓冲器

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