CN1458689A - 半导体器件 - Google Patents

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CN1458689A
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CN
China
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film
conducting film
interconnection
semiconductor device
copper
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斋藤敏男
石川宪辅
芦原洋司
斋藤达之
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Hitachi Ltd
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Hitachi Ltd
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Abstract

本发明给出一种半导体器件，包含：第一绝缘膜，沉积在半导体衬底上；互连开口部分，形成在第一绝缘膜中；互连，置于互连开口部分中；以及第二绝缘膜，形成在第一绝缘膜和互连上。所述互连具有：第一导电膜；第二导电膜，由化学气相沉积或ALD通过第一导电膜形成，由钛硅氮、钽硅氮、氮化钽和氮化钛中的任意一种组成；第三导电膜，通过第一和第二导电膜形成，由具有和铜的优良粘合性的材料组成；以及第四导电膜，通过第一、第二和第三导电膜形成，主要成分为铜。本发明使得有可能改善主要由铜组成的导电膜和另一具有阻挡铜扩散的功能的导电膜—每层导电膜都构成半导体器件的互连—之间的粘合。

Description

半导体器件
技术领域
本发明涉及半导体器件的制造方法和半导体器件技术，尤其涉及在用于半导体器件的制造方法和使用主要由铜组成的导电膜作为互连材料的半导体器件上时很有效的技术。
背景技术
内嵌互连结构基于称为镶嵌技术的金属化技术来形成，通过在互连开口部分——例如形成在绝缘膜中的互连沟或孔——中埋入互连材料来实现。主要的互连材料为铜，然而，它与其它金属——例如铝——相比，会扩散到绝缘膜中，因而通过在主要由铜组成的互连形成导电膜和绝缘膜之间***薄的导电阻挡膜，抑制或防止了内嵌互连的铜向绝缘膜中的扩散。
在例如日本未审查专利公布号Hei 11(1999)-233631中描述了涉及半导体器件的阻挡金属膜的技术。其中公开的是在层间绝缘膜中形成接触孔然后在接触孔中、层间绝缘膜上利用PVD和CVD结合形成多层阻挡金属膜的技术。在日本未审查专利公布号2000-40672中公开了利用钽(Ta)和氮化钽(TaN)形成导电阻挡膜的技术。
发明内容
根据本发明者所调查的技术，利用例如金属有机化学气相沉积(MOCVD)形成的钛硅氮(TiSiN)单层膜用作利用铜作为上述主要互连材料的内嵌互连的上述导电阻挡膜。这使得有可能提高连接在不同两层之间的孔中的导电阻挡膜的覆盖特性，从而提高铜在孔中的埋入特性并抑制或防止孔中电阻的升高。然而，本发明者通过进一步的调查首次发现，当钛硅氮单层膜用作导电阻挡膜时，由于单层膜和铜之间的不充分粘合，连接在不同两层之间的孔中会发生导电失效或电迁移，从而这样的导电阻挡层就没有发挥充分的功能。尤其在半导体器件中，用于连接不同层的孔趋向于小型化，从而孔中的上述问题变得日益突出。
本发明的一个目的是给出能够提高主要由铜组成的导电膜和另一具有阻挡铜扩散的特性导电膜之间的粘合的技术，其中，每层导电膜构成半导体器件的一个互连。
通过此处的说明和附图，将清楚看出本发明的上述目标和其它目标及其新颖特点。
下面将简要描述本申请所公开的发明中典型的发明。
在本发明的一个方面中，在主要由铜组成的导电膜和另一通过化学气相沉积形成且具有阻挡铜扩散特性的导电膜——每层导电膜都形成在互连开口部分中——之间，形成了又一由具有良好粘合性的材料制成的导电膜。
在本发明的另一方面中，具有阻挡铜扩散特性并由化学气相沉积形成的导电膜通过另一处于互连开口部分中的导电膜而形成，互连开口部分形成在介电常数低于氧化硅膜的低介电常数绝缘膜中，然后通过这两层导电膜进一步形成主要由铜组成的导电膜。
在本发明的又一方面中，上述由化学气相沉积形成并具有阻挡铜扩散特性的导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛。
下面将简要描述根据本发明典型方面的半导体器件的代表性实施例。
(1)半导体器件的制造方法，包含如下步骤：
(a)在半导体衬底上沉积第一绝缘膜，
(b)在第一绝缘膜中形成互连开口部分，
(c)在第一绝缘膜上、互连开口部分中形成第一导电膜，
(d)由化学气相沉积或ALD在第一导电膜上形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮和氮化钛，
(e)在第二导电膜上形成第三导电膜，第三导电膜由具有和铜的良好粘合性的材料制成，
(f)在第三导电膜上形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连开口部分，以及
(g)除去第一、第二、第三和第四导电膜，只在互连开口部分中留下第一、第二、第三和第四导电膜，从而在互连开口部分中形成具有第一、第二、第三和第四导电膜的互连。
(2)半导体器件的制造方法，包含如下步骤：
(a)在半导体衬底上沉积介电常数低于氧化硅的第一绝缘膜，
(b)在第一绝缘膜中形成互连开口部分，
(c)在第一绝缘膜上、互连开口部分中形成第一导电膜，
(d)由化学气相沉积或ALD在第一导电膜上形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛。
(e)在第二导电膜上形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连开口部分，
(f)除去第一、第二和第四导电膜，只在互连开口部分中留下第一、第二和第四导电膜，从而在互连开口部分中形成具有第一、第二和第四导电膜的互连；以及
(g)在第一绝缘膜和互连上沉积第二绝缘膜。
(3)半导体器件的制造方法，包含如下步骤：
(a)在半导体衬底上的第一互连上沉积第一绝缘膜，
(b)在第一绝缘膜上形成第二绝缘膜，
(c)在第一绝缘膜中形成用于和第一互连相连的孔，并在第二绝缘膜中形成用于和该孔相连的互连沟，
(d)在互连沟和孔中每个的侧壁和底表面上形成第一导电膜，
(e)由化学气相沉积或ALD在第一导电膜上形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛，
(f)在第二导电膜上形成第三导电膜，第三导电膜由具有和铜的良好粘合性的材料制成；以及
(g)形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连沟和孔。
(4)半导体器件的制造方法，包含如下步骤：
(a)在半导体衬底上的第一互连上沉积介电常数低于氧化硅的第一绝缘膜和第二绝缘膜，
(b)在第一绝缘膜中形成用于和第一互连相连的孔，并在第二绝缘膜中形成用于和该孔相连的互连沟，
(c)在互连沟和孔中每个的侧壁和底表面上形成第一导电膜，第一导电膜由具有和第一绝缘膜和第二绝缘膜的良好粘合性的材料组成，
(d)由化学气相沉积或ALD在第一导电膜上形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛；以及
(e)形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连沟和孔。
(5)根据项目(1)的半导体器件制造方法，其中第三导电膜具有阻挡铜扩散的特性。
(6)根据项目(1)的半导体器件制造方法，其中第三导电膜由物理气相沉积形成。
(7)根据项目(1)的半导体器件制造方法，其中第三导电膜由下列任何一种制成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜以及钛和氮化钛的叠层膜。
(8)根据项目(1)的半导体器件制造方法，其中第一导电膜由具有和第一绝缘膜的良好粘合性的材料制成。
(9)根据项目(1)的半导体器件制造方法，其中第一导电膜由具有和铜的良好粘合性的材料制成。
(10)根据项目(1)的半导体器件制造方法，其中第一导电膜具有阻挡铜扩散的特性。
(11)根据项目(1)的半导体器件制造方法，其中第一导电膜由物理气相沉积形成。
(12)根据项目(1)的半导体器件制造方法，其中第一导电膜由下列任何一种制成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜以及钛和氮化钛的叠层膜。
(13)根据项目(1)的半导体器件制造方法，其中第一绝缘膜为介电常数低于氧化硅的绝缘膜。
(14)半导体器件的制造方法，包含下列步骤：
(a)在半导体衬底上形成第一绝缘膜，
(b)在第一绝缘膜中形成互连开口部分，
(c)由化学气相沉积或ALD在第一导电膜上、互连开口部分中形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛，
(d)在第二导电膜上形成第三导电膜，第三导电膜由具有和铜的良好粘合性的材料制成，
(e)在第三导电膜上形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连开口部分，
(f)除去第二、第三和第四导电膜，只在互连开口部分中留下第二、第三和第四导电膜，从而在互连开口部分中形成具有第二、第三和第四导电膜的互连，以及
(g)在第一绝缘膜和互连上沉积第二绝缘膜。
(15)半导体器件的制造方法，包含下列步骤：
(a)在半导体衬底上的第一互连上沉积第一绝缘膜，
(b)在第一绝缘膜上形成第二绝缘膜，
(c)在第一绝缘膜中形成用于和第一互连相连的孔，并在第二绝缘膜中形成用于和该孔相连的互连沟，
(d)由化学气相沉积或ALD在互连沟和孔中每个的侧壁和底表面上形成第二导电膜，第二导电膜由下列任何一种制成：钛硅氮、钽硅氮、氮化钽和氮化钛，
(e)在第二导电膜上形成第三导电膜，第三导电膜由具有和铜的良好粘合性的材料制成；以及
(f)形成由铜组成或主要由铜组成的第四导电膜，用第四导电膜掩埋互连开口部分和孔。
(16)根据项目(14)的半导体器件制造方法，其中第三导电膜具有阻挡铜扩散的特性。
(17)根据项目(14)的半导体器件制造方法，其中第三导电膜由物理气相沉积形成。
(18)根据项目(14)的半导体器件制造方法，其中第三导电膜由下列任何一种制成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜以及钛和氮化钛的叠层膜。
附图说明
图1为根据本发明某一实施方案的半导体器件在其一个制造步骤中时的局部平面图；
图2为沿图1的X1-X1线切开的剖面图；
图3为相应于图1的X1-X1线的半导体器件某一部分在图1之后的一个制造步骤中时的剖面图；
图4为图3的互连沟部分的局部放大剖面图；
图5为相应于图1的X1-X1线的半导体器件某一部分在图3之后的一个制造步骤中时的剖面图；
图6为图5的互连沟部分的局部放大剖面图；
图7为相应于图1的X1-X1线的半导体器件某一部分在图5之后的一个制造步骤中时的剖面图；
图8为图7的互连沟部分的局部放大剖面图；
图9为半导体器件的互连沟形成部分在图7之后的一个制造步骤中时的局部放大剖面图；
图10为半导体器件的互连沟形成部分在图9之后的一个制造步骤中时的局部放大剖面图；
图11为半导体器件的互连沟形成部分在图10之后的一个制造步骤中时的局部放大剖面图；
图12为图11的区域A的剖面图；
图13为图11的区域B的剖面图；
图14为半导体器件的互连沟形成部分在图11之后的一个制造步骤中时的局部放大剖面图；
图15为半导体器件的互连沟形成部分在图14之后的一个制造步骤中时的局部放大剖面图；
图16为晶片的某一实施例在图15的半导体器件制造步骤中时的局部剖面图；
图17为本发明某一实施方案的内嵌互连的互连电阻与本发明者所调查的内嵌互连结构的互连电阻比较的曲线图；
图18为本发明某一实施方案的内嵌互连在孔部分处的电阻(通路电阻)与本发明者所调查的内嵌互连结构的通路电阻比较的曲线图；
图19本发明某一实施方案的内嵌互连的电迁移电阻与本发明者所调查的内嵌互连结构的电迁移电阻比较的曲线图；
图20为根据本发明另一实施方案的半导体器件的互连形成部分在其一个制造步骤中时的局部放大剖面图；
图21为半导体器件的互连形成部分在图20之后的一个制造步骤中时的局部放大剖面图；
图22为根据本发明又一实施方案的半导体器件的互连形成部分在其一个制造步骤中时的局部放大剖面图；
图23为半导体器件的互连形成部分在图22之后的一个制造步骤中时的局部放大剖面图；
图24为半导体器件的晶片在图23的制造步骤中时的局部剖面图；以及
图25为说明本发明者所调查的内嵌互连结构的问题的视图。
具体实施方式
在详细描述本发明之前，先在下面解释此处所用的术语。
1.术语“晶片”指的是用于半导体集成电路制造的硅或其它半导体单晶衬底(通常为基本具有圆盘形状的半导体晶片)、蓝宝石衬底、玻璃衬底或其它绝缘、非绝缘或半导体衬底，或它们的复合衬底。
2.术语“半导体器件”不仅指形成在单晶硅衬底上的那些，还指形成在另一衬底——例如SOI(绝缘体上的硅)衬底或TFT(薄膜晶体管)液晶制造衬底——上的那些，除非特别指明。
3.术语“内嵌互连”或“内嵌金属互连”通常指如下形成的互连：在互连开口部分——例如形成在绝缘膜中的沟或孔——中埋入导电膜，并通过金属化技术处于导电膜在绝缘膜上的不必要部分，从而以单镶嵌或双镶嵌构图薄膜。术语“单镶嵌”通常指一种内嵌互连形成工艺，其中分别埋入插塞金属(plug metal)和互连金属。术语“双镶嵌”通常指一种内嵌互连形成工艺，其中同时埋入插塞金属和互连金属。通常的做法是使用铜内嵌互连作为多层结构。
4.在该实施方案中，例如，“由铜组成”这一短语指的是“以铜作为主要成分”。即使是高纯度的铜也不可避免的含有杂质，所以由铜组成的部件并非不能含有附加物或杂质。这将同样用于除铜之外的其它材料(例如钛、钽、氮化钛、氮化钽、钛硅氮，以及钽硅氮)。
5.术语“导电阻挡膜”通常指具有阻挡扩散的特性的导电膜，较薄地形成在内嵌互连的侧表面或底表面，用以防止铜扩散到内层绝缘膜或下层中。
6.术语“化学机械抛光(CMP)”通常指这样的抛光：将抛光表面在与由相对较软的薄片材料——例如布——形成的抛光垫接触的状态下，沿表面上的一个方向相对移动，同时供给浆料(slurry)。在该实施方案中，该术语还包含：CML(化学机械研磨)，用于通过相对于硬砂轮移动抛光表面来对其进行抛光；用另一种固定磨料的抛光；以及无磨料CMP，其中抛光在不使用磨料的情况下进行。
7.术语“无磨料化学机械抛光”通常指使用磨料重量百分比小于0.5％的浆料的化学机械抛光，而术语“有磨料化学机械抛光”指使用磨料重量百分比为0.5％或更大的浆料的化学机械抛光。然而这些定义是相对的。当无磨料化学机械抛光用作第一抛光步骤、之后有磨料化学机械抛光用作第二抛光步骤，并且第一步骤的抛光浓度比第二步骤的抛光浓度至少小一位——最好至少小两位——时，则该第一步骤的抛光可称作“无磨料化学机械抛光”。此处所用的术语“无磨料化学机械抛光”包含无磨料化学机械抛光用于主要工艺，但有磨料化学机械抛光用于二级工艺的情形，还包含整个金属膜的单元平面化工艺都是由无磨料化学机械抛光来进行的情形。
8.术语“无刮擦”指的是这样一种状态：在由上述CMP抛光的晶片表面上整个面积或预定单位面积上，没有大于预定尺寸的缺陷不能被检测到。该预定尺寸根据半导体器件的世代或类型而改变。它不能以批量的方式来确定，但是在该实施方案中，例如，在直径200mm的晶片的抛光表面中，用在线比较缺陷检测没有检测到0.3μm或更大的缺陷。
9.术语“氮化硅”或“氮化硅膜”不仅指Si3N4，还指与其组分相似的硅的氮化物。
10.术语“低介电常数绝缘膜(低K绝缘膜)”指的是介电常数低于氧化硅膜(例如TEOS(四乙氧基硅烷)氧化膜)的绝缘膜，包括在钝化膜中。通常，它指的是相对介电常数(specific dielectricconstant)ε小于TEOS氧化膜(也就是大约4.1或4.2)的薄膜。
11.术语“等离子处理”指的是：将衬底表面暴露在等离子状态下的环境中，如果在衬底上形成了绝缘膜或金属膜这样的部分，将其表面暴露在这样的环境中，从而使表面与等离子体发生化学的和机械的(轰击)反应。等离子体通常是这样产生的：用所需的处理气体充满用特定气体(处理气体)清洁的反应室，通过高频场得反应使气体电离。然而不可能用处理气体完全清洁反应室。所以，在该实施方案中，术语“氨等离子体”并不意味着完全的氨等离子体，它还可含有杂质气体(例如氮气、氧气、二氧化碳和水蒸气)。类似地，无须说明的是，该等离子体可含有另一种稀释气体或附加气体。
12.术语“还原气氛等离子体”指的是一种等离子体环境，其中像具有还原作用——即去氧作用——的原子团、离子、原子和分子这样的反应物占主导地位。这些原子团或离子包括原子或分子的原子团或离子。此外，此环境不仅可含有单种反应物，还可含有多种反应物。例如，在此环境中可同时具有氢原子团和NH3原子团。
在下面要描述的实施方案中，出于方便，如果需要的话，将把描述分成许多部分或许多实施方案。这许多部分或实施方案并不是互相独立的，除非特别指出，它们是这样一种关系，某个部分或实施方案是另一个的部分或整体的调整实施例、细节或补充描述。在下述实施方案中，当提到元素的数目(number of elements)(包括数量、值、总数和范围)时，元素数并不局限于一个特定的数目，而可以是大于或小于该特定数目，除非明确指出，或在原理上该数目明显应该只限于该特定数目。此外，在下述实施方案中，无须说明的是，组成元素(包括元素步骤)并不总是基本的，除非明确指出，或在原理上它明显应该是基本的。类似地，在下述实施方案中，当提到组成元素的形状或位置关系时，也包含那些与其基本相似或类似的，除非明确指出，或它在原理上完全不同。这对上述值和范围也适用。
在所有描述下述实施方案的附图中，具有相似功能的要素将用相似的参考号来标识，并且重复描述将被省略。在用于这些实施方案的附图中，某些时候也将平面图画上阴影线以便于理解附图。在下述实施方案中，MIS FET(金属绝缘体半导体场效应晶体管)型的场效应晶体管将省略为MIS。p-沟道型MIS FET和n-沟道型MIS FET将分别略作pMIS和nMIS。附带说明一下，MOS FET(金属氧化物半导体场效应晶体管)是MIS中的一类。
以下将明确地根据附图描述本发明的这些实施方案。
(实施方案1)
首先，将描述本发明者所调查的问题。图25为本发明者所调查的内嵌互连结构的剖面图。在绝缘膜50a、50b中，形成了互连沟51a。在互连沟51a中，形成了内嵌一级互连52a。在其上的绝缘膜50c、50d、50e、50f中，形成了互连沟51b和通孔53。在互连沟51b和通孔53中，形成了内嵌二级互连52b。内嵌二级互连52b具有导电阻挡膜52b1和主要由铜(Cu)组成的主导电膜52b2。导电阻挡膜52b1是由例如钛硅氮(TiSiN)通过MOCVD形成的。该导电阻挡膜52b1可由溅射来形成，但是，当采用溅射时，例如，在通孔的纵横比为4的情形中，通孔53侧壁的覆盖低至沉积在绝缘膜50f上的导电阻挡膜厚度的10％。因此，为了保证通孔53中阻挡铜扩散的特性，必须要加厚沉积到绝缘膜50f上的导电阻挡膜(大约30至50nm)。随着将来通孔53直径的小型化(大约0.18μm或更小)，将会有各种各样的问题变得明显起来，例如互连电阻和通孔部分电阻的提高，以及由于导电阻挡膜在通孔开口上部的突出而导致的主导电膜52b2沉积的夹断，会发生埋入失败。另一方面，当导电阻挡膜52b1是由化学气相沉积(CVD)形成的时，与上述溅射方法相比，导电阻挡膜在通孔53的开口的上部不会突出，可以改善覆盖，从而改善铜在通孔53中的埋入特性。这使得有可能抑制或防止通孔53部分电阻的提高。根据本调查，本发明者首次发现，当使用单层钛硅氮膜时，不会有和导电阻挡膜52b1那样充分的功能，因为，由于与铜的不充分粘合(图25的粘合不充分部分54)，在通孔53中会发生导电失效或电迁移。尤其是在半导体器件中，要使用于连接不同层的孔——例如接触孔或通孔——小型化，上述问题变得格外突出。在该实施方案1中，在主要由铜组成的导电膜和导电阻挡膜——例如由CVD形成的钛硅氮——之间，沉积了另一层能够改善它们之间粘合的导电膜。
其次，将根据图1至16描述根据实施方案1的半导体器件制造方法的某一特定实施例。图1为实施方案1的半导体器件在其制造步骤中时的局部平面图；而图2为沿图1的X1-X1线切开的剖面图。组成晶片1W的半导体衬底(下文中将简称为“衬底”)由例如电阻为大约1至10Ωcm的p型单晶硅制成。在衬底1S的主表面(器件形成表面)上具有槽隔离(SGI(浅槽隔离)或STI(浅沟隔离))2。槽隔离2如下形成：用氧化硅膜通过例如CVD方法掩埋形成在衬底1S主表面中的槽。在衬底1S的主表面侧，形成了p型阱PWL和n型阱NWL。在p型阱PWL和n型阱NWL中，例如，分别掺入了硼和磷。在p型阱PWL和n型阱NWL——它们是被槽隔离2包围的有源区——中，形成了构成CMIS(互补型MIS)的nMISQn和pMISQp。
nMISQn和pMISQp中每个的栅绝缘膜3由例如厚度大约为6nm的氧化硅膜制成。栅绝缘膜3的厚度是以二氧化硅计算的膜厚(以下将称之为“约化膜厚”)，与真实的膜厚并不总是一致的。换句话说，栅绝缘膜3可导致栅绝缘膜3和衬底1S的界面上的氮分凝。由于氮氧化硅膜比氧化硅膜在抑制膜中界面态的产生和减少电子陷阱方面更为有效，因此它能够提高栅绝缘膜3的热载流子电阻，从而提高其介电强度。此外，与氧化硅膜相比，杂质在氮氧化硅膜中更不容易穿透，因此，当使用氮氧化硅膜时，可抑制由于栅电极材料中的杂质向衬底1S侧扩散而导致的阈值电压波动。氮氧化硅膜通过例如如下的方式来形成：通过氧化的方法在p型阱PWL和n型阱NWL每个的表面上形成氧化硅制成的栅绝缘膜3，然后将晶片1W在含氮气体——例如NO、NO2或NH3——的气氛中进行热处理。
作为选择，栅绝缘膜3可由例如氮化硅膜或氧化硅膜和氮化硅膜的复合绝缘膜形成。当由氧化硅膜制成的栅绝缘膜3的约化膜厚降低到小于5nm——特别是小于3nm——时，由于应力产生的热载流子而导致的直接隧穿电流的产生和介质击穿电压的降低将变得明显起来。氮化硅膜的介电常数大于氧化硅膜，因而氮化硅膜的约化膜厚薄于真实膜厚。换句话说，当栅绝缘膜具有氮化硅膜时，即使它在物理上较厚，其电容也等于相对较薄的二氧化硅膜的电容。通过用单个氮化硅膜或其与氧化硅膜组成的复合膜来构成栅绝缘膜3，可使有效膜厚大于由氧化硅膜构成的栅绝缘膜，使得有可能抑制热载流子导致的隧道漏电流的产生或介质击穿电压的降低。
通过例如堆叠低阻多晶硅膜、硅化钛(TiSix)层或硅化钴(CoSix)层而形成nMISQn和pMISQp的栅电极4。然而，栅电极结构并不限于上述那种，还可以是一种所谓的多金属栅结构，它具有例如依次堆叠的低阻多晶硅膜、WN(氮化钨)膜和W(钨)膜。在栅电极4的侧表面上，形成了由例如氧化硅组成的侧壁5。
用作nMISQn的源和漏的半导体区6具有相邻于沟道的n-半导体区以及与该n-半导体区相连的n+半导体区，n+半导体区沉积的位置与沟道的距离等于n-半导体区的宽度。在这些n-半导体区和n+半导体区中掺入了例如磷或砷。另一方面，用作pMISQp的源和漏的半导体区7具有相邻于沟道的p-半导体区以及与该n-半导体区相连的p+半导体区，p+半导体区沉积的位置与沟道的距离等于p-半导体区的宽度。在这些p-半导体区和p+半导体区中掺入了例如硼。在这些半导体区6、7上局部地方形成了硅化物层，例如硅化钛层或硅化钴层。
在晶片1W的衬底1S的主表面上沉积一层绝缘膜8。该绝缘膜8由流动性足够好，足以填充栅电极4、4之间狭窄空间的膜——例如，BPSG(掺硼硅酸磷玻璃)膜——制成。绝缘膜8可由SOG(旋涂玻璃)膜通过旋涂来形成。绝缘膜8中形成有接触孔9。从接触孔9的底部，部分暴露了半导体区6、7的上表面。在接触孔中形成了栓塞10。例如，该栓塞10如下形成：在包括接触孔9内侧的绝缘膜8的表面，通过CVD沉积氮化钛(TiN)膜和钨(W)膜，然后，通过CMP或深腐蚀从绝缘膜8上去掉氮化钛膜和钨膜的不必要部分，只留下接触孔9中的那些。
在绝缘膜上形成由例如钨制成的一级互连L1。该一级互连L1通过栓塞10与栅电极4和用作nMISQn或pMISQp的源、漏的半导体区6、7电相连。除了钨之外，还有多种材料可用作一级互连L1的材料。例如，铝或铝合金的单金属膜，或通过在这样的单金属膜两侧上的至少一层上堆叠金属膜——例如钛(Ti)或氮化钛(TiN)——而得到的叠层金属膜。在绝缘膜8上，沉积由例如氧化硅制成的绝缘膜11a以覆盖一级互连L1。在绝缘膜11a中制作用于暴露部分一级互连L1的通孔13。在通孔13中，埋入由例如钨制成的栓塞14。
在绝缘膜11a和栓塞14之上，由等离子CVD沉积一层绝缘膜15a。绝缘膜15a由例如氮化硅制成，厚度为大约25nm至50nm，优选地为50nm。当绝缘膜15a由氮化硅膜制成时，它通过利用甲硅烷(SiH4)气体以及氨(NH3)和氮气(N2)的混合气体由等离子体CVD来形成。绝缘膜15a可由低K材料——例如碳氮化硅(SiCN)、碳化硅(SiC)或氮氧化硅(SiON)——制成。由碳氮化硅制成的绝缘膜15a是例如利用三甲基硅烷(3MS；Si(CH3)3H)、氨(NH3)和载气(氦气(He)或氮气(N2))的混合气体通过等离子体CVD而形成的。由碳化硅制成的绝缘膜15a是例如利用三甲基硅烷和载气(氦气)的混合气体通过等离子体CVD而形成的。由氮氧化硅制成的绝缘膜15a是例如利用三甲基硅烷(TMS；SiH(OCH3)3)和氧化氮(N2O)的混合气体通过等离子体CVD而形成的。氮氧化硅的实施例包括PE-TMS(商品名；Canon出产，介电常数：3.9)。与用氮化硅形成绝缘膜15a相比，用碳氮化硅、碳化硅或氮氧化硅形成绝缘膜15a可极大地减小介电常数。这使得有可能减小互连电容，从而提高所得半导体器件的工作速度。载绝缘膜15a之上，沉积绝缘膜11b。绝缘膜11b由与绝缘膜11a相同的材料制成，厚度大于绝缘膜15a。
通过光刻和干法腐蚀，选择性去除绝缘膜11b、15a，形成互连沟(互连开口部分)16a。在形成互连沟16a时，绝缘膜11b相对于绝缘膜15a的腐蚀选择性被设得很大，以此使绝缘膜15a用作腐蚀停止层。换句话说，当腐蚀在绝缘膜15a的表面上停止之后，才利用腐蚀选择性去除绝缘膜15a。这使得有可能提高互连沟16a的深度精确性，并防止互连沟16a的过腐蚀。在图1中，示出了具有条形平面并沿垂直方向延伸的互连沟16a。从互连沟16a的底部，暴露了栓塞14的上表面。该互连沟16a的纵横比例如为1。
图3为半导体器件的一部分在图1之后的制造步骤中时的剖面图，该部分相应于图1的X1-X1线；图4为图3的互连沟16a的一部分的局部放大剖面图。如图3和4所示，通过溅射或MOCVD(金属有机化学气相沉积)在晶片1W的整个主表面上沉积高熔点金属——例如钽(Ta)——制成的薄导电阻挡膜17a。该导电阻挡膜17a能够例如防止用于形成下面将要描述的主导电膜的铜的扩散，改善主导电膜和绝缘膜11b、15a之间的粘合，以及改善铜在主导电膜回流时的湿润。作为导电阻挡膜17a，使用了与铜的反应性弱但是与其有高粘合性的钽(Ta)。导电阻挡膜17a沉积在绝缘膜11b上，厚度为例如大约50nm。可以用下列材料代替钽：高熔点金属，例如钛(Ti)、钨(W)或钛钨(TiW)合金；或高熔点金属的难与铜反应的氮化物，例如氮化钽(TaN)、氮化钨(WN)或氮化钛(TiN)。作为单层钽膜的替代，可使用通过从衬底1S网上依次堆叠氮化钽和钽而得到的叠层膜。作为替代，可使用通过在高熔点金属的氮化物中加入硅而得到的材料，例如钛硅氮。
图5为半导体器件一个部分在图3之后的制造步骤中时的剖面图，该部分相应于图1的X1-X1线；图6为图5的互连沟16a的一部分的局部放大剖面图。如图5和6所示，在导电阻挡膜17a上沉积由相对较厚的铜膜——厚度为大约800至1600nm——制成的主导电膜18a。在实施方案1中，主导电膜18a通过例如电镀方法来制成。采用电镀方法，可以低成本很好地埋入具有优良膜质量的主导电膜18a。在此情形中，主导电膜18a如下形成：通过溅射在导电阻挡膜17a上沉积由铜制成的薄导电膜18a1，然后，通过例如电镀或无电镀膜方法在导电膜18a1上生长由铜制成的相对较厚的导电膜18a2。对于该电镀处理，使用了主要由硫酸铜组成的电镀液。作为选择，上述主导电膜18a可通过溅射来形成。尽管通常使用的溅射方法可用作形成导电阻挡膜17a和主导电膜18a的溅射方法，但还是优选使用具有高度方向性的溅射方法，例如长程溅射或准直溅射，以改善埋入特性和膜质量。主导电膜18a还可通过CVD来形成。在沉积这样的主导电膜18a之后，将衬底1S在例如大约475℃的无氧化气氛(例如，氢气氛)中进行热处理来引起主导电膜18a的回流，从而使铜完全埋入互连沟16a中。
图7为半导体器件一个部分在图5之后的制造步骤中时的剖面图，该部分相应于图1的X1-X1线；图8为图7的互连沟16a的一部分的局部放大剖面图。在该步骤中，用CMP对图5中所示的主导电膜18a和导电阻挡膜17a进行抛光以在互连沟16a中形成内嵌二级互连L2。内嵌二级互连L2具有相对较薄的导电阻挡膜17a和相对较厚的主导电膜18a，与一级互连L1通过栓塞14电相连。
在该实施方案1中，用作CMP的是一种两步CMP，具有例如上述无磨料CMP(第一步)和下面将要特别描述的有磨料CMP。
第一步CMP目的在于选择性抛光铜制成的主导电膜18a。抛光液(浆料)含有：用于形成保护膜的防蚀剂，铜的氧化剂，以及铜氧化膜的腐蚀成分，但不含有磨料。抛光液所含有的磨料总量的质量百分比为例如0.5％或更少，优选地0.1％或更少，尤其优选地0.05％或更少，更加优选地0.01％或更少。磨料在抛光液中的总比重可占到3至4％。所用的抛光液的pH值调整到能腐蚀铜的区域内。此外，所用的抛光液具有这样的成分：其对主导电膜18a的抛光选择性相对于导电阻挡膜17a来说大5或更多。作为这样的抛光液，含有氧化剂和有机酸的浆料可作为一个实施例。氧化剂的实施例包括过氧化氢(H2O2)、氢氧化铵、硝酸氨和氯化铵，而有机酸的实施例包括柠檬酸、丙二酸、延胡索酸、苹果酸、己二酸、苯甲酸、酞酸、酒石酸、乳酸、丁二酸以及草酸。在这些当中，过氧化氢是适于加入抛光液中的氧化剂，因为它不含有金属成分，同时，它不是强酸，而柠檬酸是适于加入抛光液中的有机酸，因为它通常用于食物添加剂中，具有低毒性，作为废液没有太大害处，它无味，并且具有高的水溶性。在该实施方案中，所用的为在纯水中加入体积百分比为5％的过氧化氢和质量百分比为0.03％的柠檬酸而得到的抛光液，其磨料的质量含量调整为0.01％或更小。作为防蚀剂，使用了例如BTA。
在第一步无磨料CMP中，主要由化学因素抛光主导电膜18a，虽然同时产生主导电膜18a的保护作用和腐蚀作用。特定地说，通过用上述抛光液进行的化学机械抛光，铜表面被氧化剂氧化，从而在表面上形成了一层薄的氧化层。然后，当对氧化层加以助水溶物质时，它作为水溶液洗提掉，氧化层的厚度减小。通过将其暴露在氧化性物质中，氧化层的减薄部分变厚。通过重复这一反应，进行化学机械抛光。保护膜主要是通过将其与抛光垫接触而去掉的。
作为某一实施例，抛光在下列条件下进行：250g/cm2的负载，30rpm的晶片载体转速，25rpm的滚筒转速，以及150cc/min的浆料流速。作为抛光垫，使用一种硬垫(“IC1400”，商品名；Rodel/USA出产)。此处使用硬垫来提高膜的平整度，但也可使用软垫。当去掉主导电膜18a后停止抛光以暴露下层导电阻挡膜17a。通过探测要抛光的主体从主导电膜18a到导电阻挡膜17a的切换发生时滚筒或晶片载体的旋转扭矩信号强度的改变来探测停止点。作为选择，可以在抛光垫的一个部分上打一个通孔，根据来自晶片1W表面的光的反射谱的改变来探测停止点，或根据浆料光谱的改变来探测。在这样的抛光处理中，由铜制成的主导电膜18a的抛光速率为例如大约500nm/min，而导电阻挡膜18a的抛光速率为例如大约3nm/min。尽管不能以批量方式来确定抛光时间——因为它随主导电膜18a的厚度不同而不同，但是当膜厚如上所述时，抛光进行例如大约2至4分钟。
第一步之后的第二步目的在于选择性抛光导电阻挡膜17a。在该第二步中，尽管导电阻挡膜17a与抛光垫接触，但主要还是由化学因素对其进行抛光。除了防蚀剂外，此处所用的抛光液还含有氧化膜的氧化剂和腐蚀成分，以及磨料。在该实施方案1中，使用在纯水中加入例如5％体积百分比的过氧化氢、0.03％质量百分比的柠檬酸以及0.5至0.8％质量百分比的磨料而得到的混合物作为抛光液。抛光液并不局限于此。磨料的总量设为例如1％质量百分比或更少，以使其不能腐蚀下层绝缘膜11b。作为磨料，使用了例如胶状硅石(SiO2)。使用胶状硅石作为磨料极大地减小了用CMP抛光的绝缘膜11b表面上的损伤，从而可实现无刮擦抛光。在该第二步中，氧化剂的总量小于第一步中所用的氧化剂总量，这意味着抛光液中防蚀剂相对含量的提高。主导电膜18a相对于导电阻挡膜17a的选择性比无磨料化学机械抛光低例如3或更少。在第二步中，通过在这样的条件下进行抛光，可增强保护，同时抑制由铜制成的主导电膜18a的氧化，从而可防止主导电膜18a的过度抛光，并可抑制或防止形成凹坑或腐蚀。这使得有可能抑制或防止互连电阻的增大或波动，从而改善所得半导体器件的性能。
作为某一实施例，第二步抛光在如下条件下进行：120g/cm2的负载，30rpm的晶片载体转速，25rpm的滚筒转速，以及150cc/min的浆料流速。作为抛光垫，使用了“IC1400”(商品名；Rodel出产)。抛光总量设置为相应于导电阻挡膜17a的厚度，抛光停止点由导电阻挡膜17a和抛光速率算得的抛光时间来控制。在这样的抛光处理中，导电阻挡膜17a、铜制成的主导电膜18a，以及下层绝缘膜12b的抛光速率分别为例如大约80nm/min、大约7nm/min和大约3nm/min。尽管不能以批量方式来确定抛光时间——因为它随导电阻挡膜17a的厚度不同而不同，但是当该层膜具有上述厚度时，抛光时间大约为一分钟。作为磨料，可使用氧化铝(Al2O3)来代替胶状硅石。根据实施方案1，使用上述CMP来进行抛光处理，以形成内嵌二级互连L2，从而可极大减小CMP处理所抛光的绝缘膜11b表面上的损伤，并实现无刮擦抛光。
在完成上述抛光之后，将晶片1W的表面进行防蚀处理。防蚀处理部分具有类似于抛光处理部分的结构。在将晶片1W的主表面压在附在抛光滚筒表面的抛光垫上，机械去除抛光浆料之后，对晶片1W的主表面加以含有防蚀剂——例如，苯并***(BTA)——的化学溶液，从而在形成在晶片1W主表面上的铜互连的表面部分上形成斥水保护膜。
完成了防蚀处理的晶片1W暂时存放在浸渍部分中，以防止其表面变干。浸渍部分用于完成了防蚀处理的晶片1W表面变干直到开始CMP后清洗。有例如这样的结构，在溢出纯水的浸渍箱(储料器)中浸渍或存放预定数量的晶片1W。通过箱浸渍箱中加入冷得足以使内嵌二级互连L2得电化学腐蚀反应基本不能进行的纯水，可更彻底地防止内嵌二级互连L2的腐蚀。除了上述在浸渍箱中存放晶片的方法之外，还可采用其它方法，只要它能保持晶片1W表面的湿润状态，例如，用纯水喷淋晶片1W。
然后，立即将晶片1W在保持表面湿润的同时进行CMP后清洗步骤。首先将晶片1W进行碱洗。进行碱洗以去除杂质，例如CMP处理时的浆料。中和CMP时附着在晶片1W上的酸性浆料以使晶片1W、杂质和清洗刷的zeta电势沿同一方向。为了消除它们之间的吸引力，对晶片1W的表面进行擦洗(或刷洗)，同时向其供给pH值为8或更大的弱碱化学溶液。作为碱性化学溶液，使用氨基乙醇(DAE：稀释氨基乙醇，组分：2-氨基乙醇，H2NCH2CH2OH，浓度：大约为0.001％至0.1％，优选地为0.01％)。该化学溶液对铜的腐蚀作用更弱，具有和NH4OH相同的去污力。
然后，将晶片1W(特定地，CMP抛光的表面，从该表面上，暴露了内嵌二级互连L2)进行还原处理。特定地说，使晶片1W(特定地，CMP抛光的表面)在氢气气氛中，在200至475℃——优选地300℃——下进行0.5至5分钟——优选地大约2分钟——的热处理(氢气(H2)退火：图5的步骤105)。通过该热处理，可将CMP时在内嵌二级互连L2表面上产生的氧化铜膜还原为铜，从而抑制或防止随后酸清洗对内嵌二级互连L2的腐蚀。这使得有可能同时抑制或防止互连电阻的增大、互连电阻的波动以及步骤差别的出现；此外，可抑制或防止腐蚀侵蚀的产生。当没有进行还原处理时，CMP时粘附在晶片1W表面上的有机物——例如BTA——就会成为清洁时的掩模，打乱绝缘膜11b表面层的平滑腐蚀。当如该实施方案1中那样进行还原处理时，可除去CMP时粘附的有机物——例如BTA，从而可从绝缘膜11b上将表面层完全地、均匀地去除。这使得可以极大地提高所得半导体集成电路器件的TDDB寿命。在某些情形中，上述氢气退火不是必须的。
然后将晶片1W进行酸洗。进行酸洗以改善TDDB特性、除去残留金属、减少绝缘膜12b表面上的悬挂键以及消除绝缘膜12b表面上的不平坦性。对晶片1W的表面加以氢氟酸水溶液以通过腐蚀除去其上的杂质(微粒)。只有在清洗步骤中加入氢氟酸才能改善TDDB特性，这被认为是因为通过酸洗除去了表面受损层并提高了界面上的粘合性。对氢氟酸(HF)清洗使用例如刷擦洗，在这样的条件下进行：HF浓度0.5％，清洗时间20秒。在上述实施例中，碱洗之后进行还原然后才是酸洗。CMP后清洗处理的顺序并不局限于此，而是可以多种方式改变的。例如，在CMP处理之后，以还原、碱洗和酸洗的顺序进行处理。作为选择，可省略间隙而只进行酸洗，这意味着CMP后处理在CMP处理之后以还原、酸洗的顺序进行。只有酸洗改善了TDDB特性，这被认为是由于受损层的去除提高了界面特性。在CMP后清洗处理之前或同时，可对晶片1W的表面进行纯水擦洗、纯水超声清洗、流动纯水清洗或纯水旋洗，或者可对晶片1W的背侧进行纯水刷洗。
在实施方案1中，整个CMP处理部分，以及包括转移室、防蚀室、浸渍室(储料器)、还原室和清洗室在内的后继部分都具有遮光结构，以抑制或防止晶片1W的金属(此处为内嵌二级互连L2)由于电化学作用而发生腐蚀，如果不加进遮光结构，那么当晶片1W在CMP处理之后暴露在光线下时，就会发生腐蚀。在CMP处理之后从CMP设备中取出晶片1W后但还未进行清洗处理之前尤其容易发生这一现象。通过使CMP处理部分以及后继步骤的每个腔室都具有遮光结构，保护了晶片1W的表面在这些步骤中不会暴露在照明光下，使得有可能避免光电效应所导致的短路电流的产生，从而抑制或防止了金属的腐蚀。这样的遮光结构通过用遮光板覆盖CMP设备和后继步骤的腔室来实现，从而将每个腔室中的照明减小到500勒克斯或更小，优选地300勒克斯或更小，更优选地100勒克斯或更小。在上述清洗处理之后，使用旋转式脱水机对晶片1W进行干燥处理，然后进行后继步骤。
在上述CMP后清洗处理之后，将晶片1W如下述那样进行还原等离子体处理。特定地说，将晶片1W(特定地，暴露了内嵌二级互连L2的CMP表面)进行氢等离子体处理。当晶片1W直径为例如8英寸(大约200mm)时，氢等离子体处理在下述条件下进行：5.0Torr(＝6.6661×102Pa)的处理压力、600W的射频(RF)功率、400℃的衬底温度、500cm3/min的氢气流速以及10至30秒的处理时间。电极之间的距离设为600密耳(15.24mm)。作为处理气体，使用单一的氢(H)气或氢(H)和氮(N)的混合气体。
由于其极强的去除有机物的能力(高于下面将要描述的氨等离子体处理)，氢等离子体处理几乎完全去除了CMP时浆料或浆料成分中所含有的BTA、CMP后清洗之后的有机酸以及在这些过程中产生的残留有机物，使得有可能降低界面漏电流。结果，进一步提高了TDDB寿命。
在上述氢等离子体处理之后，在不让晶片1W与空气接触的情况下，将其进行还原处理，如下所述。特定地说，将晶片1W(特定地，暴露内嵌二级互连L2的CMP表面)进行氨(NH3)等离子体处理。当晶片1W直径为例如8英寸(大约200mm)时，氨等离子体处理在下述条件下进行：0.5至1.0Torr(＝66.6612至133.332Pa)的处理压力、大约500至1000W的加在等离子体处理设备上电极上的电压、大约0至1000W(优选地，0)的加在等离子体处理设备下电极上的电压、大约300至400℃的衬底温度、500至1500cm3/min的氨气流速以及大约5至60秒的处理时间。电极之间的距离设为300至600密耳(7.62至15.24mm)。
通过这样的氨等离子体处理，铜互连表面上因CMP而氧化得到的铜氧化物(CuO、CuO2)被还原成铜(Cu)。另外，在内嵌二级互连L2的表面(很薄的范围)上形成用于防止铜因设置流(set flow)而硅化的氮化铜(CuN)层。在绝缘膜12b的上表面(很薄的范围)上、互连之间形成SiN和SiH，以补偿绝缘膜12b表面上的悬挂键。另外，可改善下面将要描述的盖帽绝缘层和内嵌二级互连L2或绝缘膜11b之间的粘合，减小了界面漏电流。这样的效应又带来了TDDB寿命的提高。当相继进行上述氢等离子体处理和氨等离子体处理时，有可能还原主要由铜组成的内嵌二级互连L2的表面，以形成硅化物阻挡层，并获得绝缘膜11b界面的清洗、SiH和SiN效应，进一步提高可靠性。
无须说明的是，还原等离子体处理的条件并不局限于上述那些。在上述实施例中，氢等离子体处理之后是氨等离子体处理。还原处理并不局限于此，还可以各种方式进行改变。例如，在氨等离子体处理之后，可进行氢等离子体处理，同时保持真空状态。作为选择，还原处理可仅包含氨等离子体处理。即使在这样的情形中，也能提高TDDB寿命。
图9为半导体器件互连形成部分在图7之后的制造步骤中时的局部放大剖面图。在该步骤中，在氨等离子体处理之后，在进行氨等离子体处理的等离子体处理室中，马上利用等离子体CVD在绝缘膜11b和内嵌二级互连L2上沉积绝缘膜15b，同时保持真空状态，不让晶片接触空气。绝缘膜15b的材料、厚度和形成方法与绝缘膜15a的都类似，因而省略对它们的描述。然后，在绝缘膜15b上，按照绝缘膜11c、15c、11d和15d的顺序依次沉积。绝缘膜11c的材料和形成方法与绝缘膜11a或11b的都类似，因而省略对它们的描述。绝缘膜15c和15d的材料、厚度和形成方法与绝缘膜15a和15b的都类似，因而省略对它们的描述。
图10为半导体器件互连形成部分在图9之后的制造步骤中时的局部放大剖面图。在该步骤中，通过光刻和干法腐蚀，在绝缘膜11d、15c中形成平整的条形互连沟(互连开口部分)16b，在绝缘膜11c、15b中形成从互连沟16b底部向内嵌二级互连L2的上表面延伸的平整的盘形通孔(互连开口部分)19。通孔19的直径为例如大约0.18μm。通过腐蚀去除图9中的绝缘膜15d，同时通过腐蚀形成通孔19所用的开口。
图11为半导体器件互连形成部分在图10之后的制造步骤中时的局部放大剖面图；图12和13分别为图11的A、B区域的剖面图。在该步骤中，在晶片1W的绝缘膜11d上、互连沟16b和通孔19内，沉积了导电阻挡膜17b。导电阻挡膜17b并没有完全填满互连沟16b和通孔19，而是薄薄地附在内表面(侧表面和底表面)上。在实施方案1中，导电阻挡膜17b具有叠层结构，由三层导电膜17b1、17b2、17b3组成。
最下层导电膜(第一导电膜)17b1主要用于改善导电阻挡膜17b和其它材料之间的粘合。安排这样一层导电膜17b1改善了导电阻挡膜17b和绝缘膜之间的粘合，从而可抑制或防止导电阻挡膜17b的剥落。另外，与仅由钛硅氮膜组成的导电阻挡膜17b相比，安排这样一层导电膜使得有可能改善导电阻挡膜17b和主要由铜组成的内嵌二级互连L2的主导电膜18a2之间的粘合，提高了通孔19底部的EM电阻。它还抑制或防止了导电失效的发生，如果没有这层导电膜，那么由于主要由铜组成的主导电膜18a2在通孔19的底部处从导电阻挡膜17b上剥落，将会发生导电失效。此外，由于导电阻挡膜17b和主导电膜18a2在通孔19底部粘合的改善，可抑制或防止空位的产生，否则，由于应力迁移，在通孔19的底部(在主导电膜18a2之上)会产生空位。这减小了通孔19底部的电阻。在该步骤中，通过选择例如钽(Ta)作为导电膜17b1的材料，有可能使其具有改善导电阻挡膜17b和绝缘膜11c、11d、15b、15c或由铜制成的主导电膜18a2之间的粘合的功能，同时，可使其具有阻挡铜扩散的功能。导电膜17b1由例如溅射、MOCVD或原子层沉积(ALD)来形成。尤其当导电膜17b1的沉积由溅射来进行时，可改善其与绝缘膜11c、11d、15a、15c之间的粘合。如图12所示，导电膜17b1在通孔19的侧壁上的厚度d1为大约2nm或更小。当使用ALD来形成时，导电膜17b的厚度可做得比其它任何由溅射或CVD来形成的膜都要薄。下面将要描述通过ALD形成，例如，氮化钛(TiN)膜。利用TiCl4作为含Ti气体，在通孔19和互连沟16b的侧壁和底表面沉积相当于一个原子层的TiCl4层。然后，利用Ar气腐蚀，清洁这样沉积的TiCl4层的表面。然后，使TiCl4层和用作含氮气体的NH3之间发生化学反应，随后通过用Ar气腐蚀对其进行清洗，以获得相当于一个分子的TiN层。通过重复上述步骤，可得到厚度为2nm或更小的TiN层。这样形成的ALD膜在覆盖上比CVD膜好得多，且具有优良的膜质量，因为它是通过重复沉积相当于一个分子的层来形成的。上述方法并不局限于TiN，还可自由地形成含有其它材料地的膜，只要改变原始材料气体。如图13所示，在通孔19底部地导电膜17b1为例如3nm或更薄。用作导电膜17b1的其它材料的实施例包括：高熔点金属，例如钛(Ti)和铌(Nb)；高熔点金属的氮化物，例如氮化钽和氮化钛；通过在氮化钽上堆叠钽而得到的叠层膜；通过在氮化钛上堆叠钛而得到的叠层膜，高熔点金属的硅化物，例如硅化钽(TaSix)、硅化钛(TiSix)、硅化铜(CuSi)和硅化铌(NbSix)；通过在高熔点金属的氮化物中加入硅(Si)而得到的材料，例如钽硅氮(TaSiN)；以及硅。
中层导电膜(第二导电膜)17b2的功能主要是抑制和防止铜扩散。导电膜17b2由例如钛硅氮制成，通过例如MOCVD或ALD(原子层沉积)来形成。通过由MOCVD或ALD形成导电膜17b2，可改善互连沟16b和通孔19中导电膜17b2的阶梯覆盖。例如，沉积在通孔19内(在侧表面和底表面)的导电膜17b2的厚度可以是沉积在绝缘膜11c上的导电膜17b2的厚度的大约60％。这消除了沉积更厚的导电膜17b2的必要性，使得有可能抑制或防止导电膜阻挡膜17b在通孔19上开口部分的突出。另外，互连沟16b和通孔19内的导电阻挡膜17b可以是一薄膜，使得有可能用主要由铜组成的主导电膜充分填满互连沟16b和通孔19，并增大主导电膜的电容。这降低了内嵌互连部分和通孔19部分的电阻。如图12所示，通孔19内侧壁上的导电膜17b2的厚度d3为例如3nm或更小。如图13所示，通孔19底部上的导电膜17b2的厚度d4为例如3nm或更小。作为形成由钛硅氮制成的导电膜17b2的方法，使用含钛气体和含硅气体的混合物或含钛气体、含硅气体和含氮(N)气体的混合物的热CVD可以是一个实施例。作为含钛气体，至少可用TiCl4、tetraxydiethylaminoethanol和tetraxydimethylaminoethanol。作为含硅气体，至少可用硅烷气体之一，例如SiH2Cl2、SiHCl3、SiCl4、Si2H4和SiH4。作为含氮气体，至少可用氨(NH3)和一甲基肼的混合气体和氮气(N2)中的一种。下面将描述用CVD形成钛硅氮(TiSiN)的方法。例如，通过使用上述含钛气体和含氮气体形成氮化钛(TiN)膜。然后在所得的TiN膜表面上通过使用含硅气体加入硅以形成TiSiN膜。优选地使用甲硅烷气体(SiH4)作为含硅气体。在该情形中，导电膜17b2具有钛硅氮(TiSiN)层和氮化钛层，二者堆叠，前者构成表面层。
下面是用ALD形成TiSiN膜的方法。首先，使用TiCl4作为含钛气体，在通孔19和互连沟16b内的侧壁和底表面上沉积相当于一个分子的TiCl4膜。然后，导入Ar气以清洁TiCl4层的表面。通过使用NH3作为含氮气体，导致了与相当于一个分子的TiCl4层的化学反应。然后，使用Ar气清洁表面，从而得到了相当于一个分子的TiN。作为含硅气体，使用SiH4来与TiN层反应，从而得到了相当于一个分子的TiSiN层。通过重复上述操作，可获得厚度为大约2nm或更小的TiSiN层。作为选择，使用SiH4气体作为含硅气体，在相当于一个分子的TiN层表面上加入Si，获得了厚度为大约2nm或更小的TiSiN层。通过使用能比CVD形成更薄的膜的ALD，可进一步改善通孔19和互连沟16b的覆盖。另外，通过重复沉积相当于一个分子的层而形成膜，从而这样得到的膜致密且具有优良的膜质量。只要改变原始材料气体，就可自由地形成含有其它材料的膜。膜并不局限于TiN。这也同等地用于将在另一实施方案中描述的ALD膜。形成导电膜17b2时晶片1W的温度为例如大约250至700℃。用于导电膜17b2的其它材料的实施例包括材料例如钽硅氮(TaSiN)膜，通过在高熔点金属氮化物和氮化钛中加入硅而得到。
最上层导电膜(第三导电膜)17b3的主要功能是改善导电阻挡膜17b和主要由铜组成的导电膜之间的粘合。通过安排这样一层导电膜17b3，与导电阻挡膜17由单层钛硅氮膜形成的情形相比，改善了主要由铜组成的主导电膜——这层膜要埋入互连沟16b和通孔19中——和导电阻挡膜17b之间的粘合。它还提高了通孔19处的EM电阻。另外，可抑制或防止导电失效的产生，否则，由于通孔19中主要由铜组成的主导电膜从导电阻挡膜17b上的剥落，会发生导电失效。这减小了通孔19处的电阻。在该步骤中，通过选择钽作为导电膜17b3的材料，有可能使导电膜17b3同时具有改善导电阻挡膜17b和由铜组成的主导电膜——该层膜将在后面形成作为内嵌三级互连的构成成分——之间的粘合的功能以及阻挡铜扩散的功能。导电膜17b3通过溅射、MOCVD或ALD来形成。通过由溅射沉积导电膜17b3，可改善其与导电膜17b2之间的粘合。如图12所示，导电膜17b3在通孔19中的侧壁上的厚度d5为例如2nm或更小，而导电膜17b3在通孔19底部上的厚度d6为例如3nm或更小。用于导电膜17b3的其它材料的实施例包括：高熔点金属，例如钛和铌；高熔点金属的氮化物，例如氮化钽和氮化钛；在氮化钽上堆叠钽而得到的叠层膜；高熔点金属的硅化物，例如硅化钽、硅化钛、硅化铜和硅化铌；在高熔点金属的氮化物中加入硅(Si)而得到的材料，例如钽硅氮；以及硅。
图14为半导体器件的互连形成部分在图11之后的制造步骤中时的局部放大剖面图。在该步骤中，与内嵌二级互连L2的主导电膜18a类似，通过下述方法形成主导电膜(第四导电膜)18b：利用溅射在导电阻挡膜17b(导电膜17b3)上沉积一层由铜制成的薄导电膜18b1，通过例如涂覆或电镀方法在其上生长由铜制成的相对较厚的导电膜18b2。和主导电膜18a的形成一样，可使用溅射或CVD作为替代来形成主导电膜18b。在沉积了主导电膜18b之后，在例如无氧化气氛(例如，氢气气氛)中、大约475℃下对晶片1W进行热处理以引起主导电膜18b的回流，从而使铜完全填满互连沟16b和通孔19的内部。在实施方案1中，如上所述，由于导电阻挡膜17b较薄，在互连沟16b和通孔19中没有突出，所以主导电膜18b2的铜可很好地填充在互连沟16b和通孔19中。另外，由于导电膜17b3改善了其本身与主导电膜18b之间的粘合，可抑制或防止导电失效的产生，否则，由于主导电膜18b从导电阻挡膜17b上的剥落，会发生导电失效。这提高了通孔19中的EM电阻。此外，由于要埋入通孔19中的主导电膜18b主要由铜组成，可减小通孔19部分处的电阻。由于通过形成导电膜17b1可改善导电阻挡膜17b和绝缘膜之间的粘合，可抑制或防止导电阻挡膜的剥落。还可抑制或防止导电失效的产生，否则，由于通孔19底部主要由铜组成的主导电膜18a2从导电阻挡膜17b上的剥落，会发生导电失效。
图15为半导体器件的互连形成部分在图14之后的制造步骤中时的局部放大剖面图；图16为半导体器件的晶片某一实施例在图15的制造步骤中时的局部剖面图。在该步骤中，通过类似于形成内嵌二级互连L2时所用的CMP对图14中所示的主导电膜18b和导电阻挡膜17b进行抛光，从而在互连沟16b和通孔19中形成了内嵌三级互连L3，如图15所示。内嵌三级互连L3具有由MOCVD或ALD形成的相对较薄的导电阻挡膜17b——它薄于由溅射形成的膜，和相对较厚的主导电膜18b，并且通过通孔19与内嵌二级互连L2电相连。在类似于形成内嵌二级互连L2时所用的处理之后，与形成绝缘膜15b时一样，在绝缘膜11c和内嵌三级互连L3上形成用作互连盖帽的绝缘膜(第二绝缘膜)15e。绝缘膜15e的材料和厚度都与绝缘膜15a、15b、15c的相似。
图17为如实施方案1中形成的内嵌互连(此处，内嵌三级互连)的互连电阻与本发明者所调查的内嵌互连结构的互连电阻相比的曲线图。每个白方块表示在根据实施方案1在铜和钛硅氮膜之间***钽的情形中互连电阻的测量点，而每个黑圆圈表示在根据本发明者所调查的技术使用在氮化钽上堆叠钽而得到的膜作为导电阻挡膜的情形中互连电阻的测量点。从图17可以看出，根据实施方案1，可降低互连电阻。
图18为如实施方案1中形成的内嵌互连(此处，内嵌三级互连L3)在通孔19处的电阻(通路电阻)与本发明者所调查的内嵌互连结构的通路电阻相比的曲线图。每个黑圆圈表示在根据实施方案1在铜和钛硅氮膜之间***钽的情形中通路电阻的测量点，而每个白方块表示在根据本发明者所调查的技术使用钛硅氮单层膜作为导电阻挡膜的情形中通路电阻的测量点。从图18可以看出，根据实施方案1，也降低了通路电阻。
图19为如实施方案1中形成的内嵌互连(此处，内嵌三级互连L3)的电迁移(下文中简写为“EM”)电阻(可靠性)与本发明者所调查的内嵌互连结构的EM电阻相比的曲线图。每个白方块表示在根据实施方案1在铜和钛硅氮膜之间***钽的情形中EM电阻的测量点，而每个黑圆圈表示在根据本发明者所调查的技术使用钛硅氮单层膜作为导电阻挡膜的情形中EM电阻的测量点。从图19可以看出，根据实施方案1，提高了EM电阻(可靠性)。
(实施方案2)
在实施方案2中，导电阻挡膜具有由导电膜组成的双层结构。下面将根据图20和21描述该结构。图20为根据实施方案2，半导体器件的互连形成部分在其一个制造步骤中时的局部放大剖面图；图21为半导体器件的互连形成部分在图20之后的制造步骤中时的局部放大剖面图。
在实施方案2中，在根据实施方案1的图1至10描述的步骤之后，在晶片的绝缘膜11d上、以及互连沟16b和通孔19中沉积具有两层导电膜17b2、17b3的导电阻挡膜17b。还是在此情形中，导电阻挡膜17b并不完全填满互连沟16b和通孔19，而是在它们内部(侧表面和底表面)薄薄地附着一层。如实施方案1中那样用CVD或ALD形成导电膜17b2，可改善互连沟16b和通孔19中导电膜17b2的阶梯覆盖，从而可抑制或防止导电阻挡膜17b在通孔19上开口部分处的突出，并且可以使互连沟16b和通孔19内的导电阻挡膜17b形成薄膜，使得有可能用主要由铜组成的主导电膜充分填充互连沟16b和通孔19，并增大主导电膜的电容。这降低了内嵌互连部分和通孔19部分的电阻。另外，通过沉积导电膜17b3，与导电阻挡膜17b仅由单层钛硅氮膜形成的情形相比，主要由铜组成的主导电膜——这层膜将埋入互连沟16b和通孔19中——和导电阻挡膜17b之间的粘合得以改善。结果，提高了通孔19中的EM电阻，此外，还抑制或防止了导电失效的产生，否则，由于通孔19中主要由铜组成的主导电膜从导电阻挡膜17b上的剥落，会发生导电失效。还减小了通孔19部分处的电阻。导电膜17b3优选地由溅射形成。这样的话，与由CVD形成导电膜17b3相比，可改善主要由铜组成并埋入通孔19中的主导电膜和导电阻挡膜17b之间的粘合。导电膜17b2、17b3在通孔19的侧表面和底表面上的厚度与实施方案1中类似。用ALD可形成比CVD所形成的更薄的导电膜17b，呈现出优良的覆盖，此外，这样形成的膜致密且具有改善的膜质量。然后，如图21所示，和实施方案1中一样，在晶片1W上沉积主要由铜组成的主导电膜18b，然后利用CMP对主导电膜18b和下层导电阻挡膜17b的不必要部分进行抛光，从而形成内嵌三级互连L3。然后，与实施方案1中一样，在CMP后处理之后，沉积用作互连盖帽的绝缘膜15e。
根据实施方案2，除了实施方案1可得的效果之外，还可得到如下效果。特定地说，由于导电阻挡膜17b可做得比实施方案1中更薄，可降低互连沟16b和通孔19中铜的电容，因此，可使内嵌互连和通孔19部分处的电阻小于实施方案1中的。另外，可减少形成导电膜的步骤，缩短了半导体器件的制造时间。还降低了半导体器件的制造成本。
(实施方案3)
在实施方案3中，将描述层间绝缘膜具有低介电常数绝缘膜(低K绝缘膜)的半导体器件。术语“低介电常数绝缘膜”指的是介电常数低于氧化硅膜(例如，TEOS(四乙氧基硅烷)氧化物膜)的绝缘膜。TEOS氧化物膜的相对介电常数通常为大约4.1至4.2。
图22为半导体器件的互连形成部分在类似于实施方案1的图1至10所示的制造步骤之后的类似于图11所示的制造步骤中时的局部放大剖面图。在实施方案3中，在绝缘膜11a1上堆叠绝缘膜11a2形成绝缘膜11a，在绝缘膜11b1上堆叠绝缘膜11b2形成绝缘膜11b，在绝缘膜11c1上堆叠绝缘膜11c2形成绝缘膜11c，在绝缘膜11d1上堆叠绝缘膜11d2形成绝缘膜11d。每层绝缘膜11a1、11b1、11c1、11d1都由低介电常数绝缘膜膜(低K绝缘膜)——例如有机聚合物或有机硅石玻璃——制成。有机聚合物的实施例包括：“SiLK”(商品名；Dow Chemical Co./USA出产，相对介电常数：2.7，耐热温度：490℃或更高，介质击穿电压：4.0至5.0MV/Vm)，以及聚烯丙基醚(PAE)材料，例如“FLARE”(商品名；Honeywell Electronic Materials/USA出产，相对介电常数：2.8，耐热温度：400℃或更高)。PAE材料的特点在于高的基本性能以及优良的机械强度、热稳定性和性价比。有机硅石玻璃(SiOC材料)的实施例包括：“HSG-R7”(商品名；Hitachi Chemical Co.，Ltd.出产，相对介电常数：2.8，耐热温度：650℃)，“Black Diamond”(商标；Applied Materials，Inc./USA出产，相对介电常数3.0至2.4，耐热温度：450℃)，以及“P-MTES”(商品名；Hitachi Kaihatsu出产，相对介电常数3.2)。SiOC材料的其它实施例包括：“CORAL”(商品名；Novellus System，Inc./USA出产，相对介电常数：2.7至2.4，耐热温度：500℃)，以及“Aurora 2.7”(商品名；Nippon ASM出品，相对介电常数2.7，耐热温度：450℃)。
作为绝缘膜11a1、11b1、11c1、11d1所用的低介电常数材料，还可使用FSG(SiOF材料)、HSQ(氢含硅倍半环氧乙烷)材料、MSQ(甲基含硅倍半环氧乙烷)材料、多孔HSQ材料、多孔MSQ材料以及多孔有机材料。
HSQ材料的实施例包括：“OCD T-12”(商品名；Tokyo OhkaKogyo出产，相对介电常数3.4至2.9，耐热温度：450℃)，“Fox”(商品名；Dow Corning Corp/USA出产，相对介电常数：2.9)，以及“OCL T-32”(商品名；Tokyo Ohka Kogyo出产，相对介电常数：2.5，耐热温度：450℃)。
MSQ材料的实施例包括：“OCD T-9”(商品名；Tokyo OhkaKogyo出产，相对介电常数：2.7，耐热温度：600℃)，“LKD-T200”(商品名；JSR出产，相对介电常数2.7至2.5，耐热温度：450℃)，“HOSP”(商品名；Honeywell Electronic Materials/USA出产，相对介电常数：2.5，耐热温度：550℃)，“HSG-RZ25”(商品名；Hitachi Chemical Co.，Ltd.出产，相对介电常数：2.5，耐热温度：650℃)，“OCL T-31”(商品名；Tokyo Ohka Kogyo出产，相对介电常数：2.3，耐热温度：500℃)，以及“LKD-T400”(商品名；JSR出产，相对介电常数：2.2至2，耐热温度450℃)。
多孔HSQ材料的实施例包括：“XLK”(商品名；Dow CorningCorp./USA出产，相对介电常数：2.5至2)，“OCL T-72”(商品名；Tokyo Ohka Kogyo出品，相对介电常数：2.2至1.9，耐热温度：450℃)，“Nanoglass”(商品名；Honeywell Electronic Materials/USA出产，相对介电常数：2.2至1.8，耐热温度：500℃或更高)，以及“MesoELK”(商品名；Air Products and Chemicals，Inc./USA出产，相对介电常数：2或更低)。
多孔MSQ材料的实施例包括“HSG-6211x”(商品名；HitachiChemical Co.，Ltd.出产，介电常数：2.4，耐热温度：650℃)，“ALCAP-S”(商品名；Asahi Chemical Industry Co.，Ltd.出产，介电常数：2.3至1.8，耐热温度：450℃)，“OCL T-77”(商品名；Tokyo OhkaKogyo Co.，Ltd.出产，相对介电常数：2.2至1.9，耐热温度：600℃)，“HSG-6210X”(商品名；Hitachi Chemical Co.，Ltd.出产，相对介电常数：2.1，耐热温度：650℃)，以及“silica aerogel”(商品名；Kobe Steel，Ltd.出产，相对介电常数：1.4-1.1)。
多孔有机材料的实施例包括“PolyELK”(商品名；Air Productsand Chemicals，Inc/USA出产，相对介电常数：2或更低，耐热温度：490℃)。
SiOC材料和SiOF材料通过例如CVD(化学气相沉积)或涂敷方法来形成。“Black Diamond”通过例如使用三甲基硅烷和氧气的混合气体的CVD来形成，而“p-MTES”通过例如使用甲基三乙氧基硅烷和N2O的混合气体的CVD来形成。其它低介电常数绝缘材料通过例如涂敷方法来形成。
在由这样的低K绝缘膜制成的绝缘膜11a1、11b1、11c1、11d1上的绝缘膜11a2、11b2、11c2、11d2为所谓的低K盖帽绝缘膜。每层绝缘膜11a2、11b2、11c2、11d2都由以二氧化硅(SiO2)为代表的氧化硅(SiOx)膜制成，它们用于例如保持机械强度、保护表面和保持绝缘膜11a1、11b1、11c1、11d1在CMP处理时的防潮性。绝缘膜11a2、11b2、11c2、11d2分别薄于绝缘膜11a1、11b1、11c1、11d1，它们为例如大约25nm至100nm，优选地大约50nm厚。绝缘膜11a2、11b2、11c2、11d2并不局限于氧化硅膜，可以改变。例如，也可使用氮化硅(SixNy)膜、碳化硅(SiC)膜或碳氮化硅(SiCN)膜。氮化硅膜、碳化硅膜或碳氮化硅膜可通过例如等离子体CVD来形成。由等离子体CVD形成的碳化硅膜的实施例包括“BLOk”(商标；AppliedMaterials，Inc.出产，相对介电常数：4.3)。在形成时，使用了三甲基硅烷和氦气(或N2、NH3)的混合气体。
在绝缘膜11d、15c中，如实施方案1中那样形成了平整的条形互连沟(互连开口部分)16b。在绝缘膜11d、15c中，形成了从互连沟16b底部向内嵌二级互连L2上表面延伸的平整盘形通孔(互连开口部分)19。还是在实施方案3中，在晶片1W的绝缘膜11d(绝缘膜11d2)上、互连沟16b和通孔19内，沉积了导电阻挡膜17b。导电阻挡膜17b在互连沟16b和通孔19内部(侧表面和底表面)薄薄地附着了一层，而没有用其完全填满互连沟16b和通孔19。然而，在实施方案3中，导电阻挡膜17b具有堆叠在一起的两层导电膜17b1、17b2。特定地说，导电阻挡膜17b具有邻近于绝缘膜11c、11d、15b、15c的底导电层17b1以及堆叠在导电膜17b1上底导电膜17b2。导电膜17b1、17b2与实施方案1中描述的类似。因此，可获得类似于实施方案1中所描述的导电膜17b1、17b2所获得的效果。
本发明者首次发现，如果不安排导电膜17b1而仅以由钛硅氮(TiSiN)制成的导电膜17b2形成导电阻挡膜17b，则在对导电膜17b2进行处理时，会损坏低K绝缘膜地质量。在形成TiSiN膜时，进行氢气(H2)/氮气(N2)等离子体处理以除去存在于TiSiN膜中的碳(C)。这导致膜质量的上述恶化，例如由于具有碳的低K膜(尤其是有机材料，例如SiLK)的灰化而引起的膜的消失或剥落。在实施方案3中，当互连结构具有低K绝缘膜结构时，在沉积由钛硅氮(TiSiN)制成的导电膜17b2之前沉积导电膜17b1，以防止导电膜17b2和低K绝缘膜(绝缘膜11c1、11d1)的直接接触。这使得有可能防止低K绝缘膜的消失或剥落，否则，由于将导电膜17b2暴露在等离子体中，将会发生低K绝缘膜的消失或剥落。与低K绝缘膜(绝缘膜11c1、11d1)接触的导电膜17b1中必须不含碳。这种膜的实施例包括：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜，以及钛和氮化钛的叠层膜。更优选使用沉积或溅射来形成导电膜17b1。与采用CVD或ALD相比，采用溅射来形成导电膜17b2和低K绝缘膜之间的导电膜17b1还可改善导电膜17b1和低K绝缘膜(绝缘膜11c1、11d1)之间的粘合。
图23为半导体器件的互连形成部分在图22之后的制造步骤中时的局部放大剖面图；图24为晶片在图23的制造步骤中时的局部放大剖面图。与实施方案1中一样，在晶片1W主表面上的导电阻挡膜17b上沉积主要由铜组成的导电膜18b，随后利用CMP对导电阻挡膜17b和主导电膜18b的不必要部分进行抛光，从而在互连沟16和通孔19中形成内嵌三级互连L3。与实施方案1中一样，在各种CMP后处理之后，在晶片1W主表面上的绝缘膜11d和内嵌三级互连L3上沉积互连盖帽绝缘膜15e。在上述方式中，制作了根据实施方案3的具有低K绝缘膜结构的半导体器件。实施方案3中所描述的是具有低K盖帽绝缘膜11a2、11b2、11c2、11d2的结构。在CMP处理时采用上述无磨料化学机械抛光使得绝缘膜11a至11d的抛光表面无刮擦，从而该结构可不具有低K盖帽绝缘膜11a2、11b2、11c2、11d2。这极大地减小了互连层中绝缘膜的介电常数，并极大地减小了互连电容，提高了所得半导体器件的工作速度。
本发明者的发明根据某些实施方案进行了特别描述。然而，应当记住的是，本发明并不局限于此。无须说明的是，只要不超出本发明要旨，可对其进行调整。
例如，作为实施方案3的内嵌三级互连，可使用实施方案1的内嵌三级互连。由于实施方案1的内嵌三级互连具有这样的导电阻挡膜结构：在像钛硅氮这样的导电膜下安排了另一层导电膜，因此可避免实施方案3中所描述的没有该层膜的话低K绝缘膜结构中会发生的问题。
在上述实施方案1至3中，描述了该实施方案的互连结构用于内嵌三级互连的应用。它并不只能用于内嵌三级互连，还可用于其下或其上的互连，例如一级或二级互连，或四极或五级互连。
根据到此为止所进行的描述，本发明者的发明被用于具有CMIS电路的半导体器件，它是成为本发明背景的工业领域；但是，本发明不仅可用于上述器件，还可用于：具有存储电路的半导体器件，例如DRAM(动态随机存储器)、SRAM(静态随机存储器)和闪存(EEPROM；电可擦可编成只读存储器)；具有逻辑电路的半导体器件，例如微处理器；以及在同一半导体衬底上装配有存储电路和逻辑电路的混合式半导体器件。它还可用于具有内嵌铜互连结构的电器件或微机械。
下面将简要描述本申请的实施方案所能获得的典型优点。
在形成在互连开口部分中主要由铜组成的导电膜和另一由化学气相沉积形成的具有阻挡铜扩散的特性的导电膜之间形成又一由能与铜良好粘合的材料组成的导电膜，使得有可能改善构成半导体器件的互连且主要由铜组成的导电膜和另一由化学气相沉积形成的具有阻挡铜扩散的特性的导电膜之间的粘合。这改善了具有主要由铜组成的导电膜作为互连材料的半导体器件的可靠性；改善了具有主要由铜组成的导电膜作为主导电膜的互连结构的阶梯覆盖；提高了互连结构的EM电阻；降低了互连电阻。
下面将描述本申请所公开的发明的典型优点。
可改善主要由铜组成的导电膜和另一具有阻挡铜扩散的特性的导电膜——每层都构成半导体器件的互连——之间的粘合。

Claims (21)

1.半导体器件，包含：
(a)第一绝缘膜，沉积在半导体衬底上；
(b)互连开口部分，形成在第一绝缘膜中；
(c)互连，置于互连开口部分中；以及
(d)第二绝缘膜，沉积在第一绝缘膜和互连上，
所述互连具有：
第一导电膜，形成在互连开口部分中；
第二导电膜，由化学气相沉积或ALD通过第一导电膜形成在互连开口部分中，由钛硅氮、钽硅氮、氮化钽和氮化钛中的任意一种组成；
第三导电膜，通过第一和第二导电膜形成在互连开口部分中，由具有和铜的优良粘合性的材料组成；以及
第四导电膜，通过第一、第二和第三导电膜形成在互连开口部分中，主要成分为铜。
2.半导体器件，包含：
(a)第一绝缘膜，沉积在半导体衬底上，介电常数小于氧化硅；
(b)互连开口部分，形成在第一绝缘膜中；
(c)互连，置于互连开口部分中；以及
(d)第二绝缘膜，形成在第一绝缘膜和互连上，
所述互连具有：
第一导电膜，形成在互连开口部分中；
第二导电膜，由化学气相沉积或ALD通过第一导电膜形成在互连开口部分中，由钛硅氮、钽硅氮、氮化钽和氮化钛中的任意一种组成；以及
第四导电膜，通过第一和第二导电膜形成在互连开口部分中，主要成分为铜。
3.根据权利要求1的半导体器件，其中第三导电膜具有阻挡铜扩散的特性。
4.根据权利要求1的半导体器件，其中第三导电膜由下列任何一种组成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜，以及钛和氮化钛的叠层膜。
5.根据权利要求1的半导体器件，其中第一导电膜由具有和第一绝缘膜的优良粘合性的材料组成。
6.根据权利要求1的半导体器件，其中第三导电膜由具有和铜的优良粘合性的材料组成。
7.根据权利要求1的半导体器件，其中第二导电膜具有阻挡铜扩散的特性。
8.根据权利要求1的半导体器件，其中第一导电膜由下列任何一种组成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜，以及钛和氮化钛的叠层膜。
9.根据权利要求1的半导体器件，其中第一绝缘膜的介电常数低于氧化硅的介电常数。
10.半导体器件，包含：
(a)第一绝缘膜，沉积在半导体衬底上；
(b)互连开口部分，形成在第一绝缘膜中；
(c)互连，置于互连开口部分中；以及
(d)第二绝缘膜，形成在第一绝缘膜和互连上，
所述互连具有：
第二导电膜，由化学气相沉积或ALD形成在互连开口部分中，由钛硅氮、钽硅氮、氮化钽和氮化钛中的任意一种组成；
第三导电膜，通过第二导电膜形成在互连开口部分中，由具有和铜的优良粘合性的材料组成；以及
第四导电膜，通过第二和第三导电膜形成在互连开口部分中，主要成分为铜。
11.根据权利要求10的半导体器件，其中第三导电膜具有阻挡铜扩散的特性。
12.根据权利要求1的半导体器件，其中第三导电膜由下列任何一种组成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜，以及钛和氮化钛的叠层膜。
13.根据权利要求1的半导体器件，其中互连被形成为具有镶嵌结构。
14.半导体器件，在半导体衬底上具有一级互连，
该一级互连包含：
主导电膜，由铜组成或主要由铜组成；
第一导电膜，形成在主导电膜的侧表面和底表面上；以及
第二导电膜，通过第一导电膜形成在主导电膜的侧表面和底表面上，
其中第一导电膜与主导电膜的粘合性比第二导电膜与主导电膜的粘合性高，以及
其中第二导电膜阻挡铜扩散的特性比第一导电膜高。
15.根据权利要求14的半导体器件，其中第二导电膜由化学气相沉积或ALD来形成，而第一导电膜由溅射来形成。
16.根据权利要求13的半导体器件，其中形成在主导电膜侧表面上的第一导电膜的厚度大于形成在主导电膜底表面上的第一导电膜的厚度。
17.根据权利要求14的半导体器件，进一步包含通过第一导电膜和第二导电膜形成在主导电膜侧表面和底表面上的第三导电膜，
其中第三导电膜与主导电膜的粘合性高于第二导电膜与主导电膜的粘合性。
18.根据权利要求14的半导体器件，其中构成第二导电膜的元素数大于构成第一导电膜的元素数。
19.根据权利要求14的半导体器件，
其中第二导电膜由钛硅氮、钽硅氮、氮化钽和氮化钛中的任意一种组成，以及
其中第一导电膜由下列任何一种组成：钽、钛、氮化钽、氮化钛、钽和氮化钽的叠层膜，以及钛和氮化钛的叠层膜。
20.根据权利要求2的半导体器件，
其中第一导电膜与主导电膜的粘合性高于第二导电膜与主导电膜的粘合性，以及
其中第二导电膜阻挡铜扩散的特性高于第一导电膜。
21.根据权利要求2的半导体器件，其中第一导电膜由溅射来形成。
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