CN1430288A - 绝缘栅型双极晶体管 - Google Patents
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Abstract
本发明提供一种绝缘栅型双极晶体管，可以获得低导通电压特性而不降低制造效率。绝缘栅型双极晶体管包括：第1导电型的第1半导体层；第2导电型的第2半导体层，形成在该第1半导体层的表面上；第1导电型的基区层，形成在该第2半导体层的表面上；栅极电极，其通过栅极绝缘膜被埋入从该基区层的表面以达到该第2半导体层的深度形成的沟槽，分别形成上表面垂直的两轴方向的宽度不同的矩形图形，并在该宽度方向上排列多个；第2导电型的发射区层，形成在该基区层的表面，与该各栅极电极的长度方向的两端部对置；第1主电极，与该发射区层和基区层连接；以及第2主电极，形成在该第1半导体层的背面上。
Description
技术领域
本发明涉及功率半导体器件，特别涉及绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor，以下记为IGBT)。
背景技术
以往，IGBT作为低损耗的功率半导体元件是众所周知的。其中，槽栅(trench gate)型IGBT与古典的平面栅型IGBT相比，以下优点引人注目：即通过在芯片内排列多个微细化的部件单元(unitcell)，可获得低的沟道电阻，在构造上不形成寄生JFET(JunctionField Effect Transistor：结型场效应晶体管)，因而没有夹断(pinchoff)造成的电压降，可获得低导通电压特性。
图15是现有的槽栅型IGBT的平面图，图16是其I-I’剖面图。在p+型硅衬底上形成n-型层2，在该n-型层2的表面上扩散形成深度约4μm的p型基区层(base layer)3，而且在基区层3的表面上选择性地扩散形成深度约0.5μm的n+型发射区层4。
为了贯通发射区层(emitter layer)4和基区层3，形成宽度约1μm、深度为6～7μm的沟槽5，在该沟槽5内埋入形成栅极电极6。阴极电极(发射极电极)7形成为基区层3和发射区层4接触的样子，阳极电极(集电极电极)8形成在Si衬底1背面。
在该槽栅型IGBT中，将被多个栅极电极6夹置的区域表面部作为各部件单元的阴极区域，排列形成多个单元部件。在图15和图16的例中，在部件单元宽度D1上占有的阴极区域宽度D2大。
在这样的现有IGBT中，导通时的图15的Y-Y’位置的载流子分布如图19的虚线所示，载流子浓度在阴极(K)侧表面附近低于阳极(A)侧表面附近。这成为将IGBT的导通电压降低到与晶闸管(thyristor)相同程度的障碍。如果可以提高阴极侧表面附近的载流子浓度，则当然可以使IGBT实现更低的导通电压。
图17和图18表示与图15和图16的IGBT相比，通过增大槽栅宽度，来减小部件单元的宽度D1所占的阴极区域宽度D2的例子。如果形成这样的构造，则在导通时从p+型衬底(阳极)1注入到n-型层2并流入阴极侧的空穴电流的通路变窄，结果是在阴极侧表面附近产生空穴的积累。其结果，Y-Y’位置的载流子分布如图19的实线所示，在阴极区域表面附近的载流子浓度升高。而且，随着该空穴浓度的增加，在应该满足电荷中性条件的元件内产生来自阴极的电子注入。从阴极向阳极的电子电流流过由栅极电极6控制的沟道区域，所以因阴极区域宽度D2窄小而没有电阻增大。
如以上那样，通过使槽栅宽度、阴极区域的宽度、进而槽栅的深度等最合适，可以将IGBT的导通电压降低到与晶闸管相同的程度。本申请人已经报告了该内容(例如，参照专利文献1：美国专利第5329142说明书或非专利文献1：IEDM Tecknical Diest 1993，p679-682)。这样，本申请人将实现了低导通电压的IGBT称为IEGT(Carrier Injection Enhanced Gate Bipolar Transistor：载流子注入增强栅双极晶体管)。
如上所述，如果为了低导通电压而增宽槽栅宽度，则会产生几种不良情况。例如，为了在宽度约10μm的沟槽中埋入多晶硅栅电极，需要堆积约5厚度的多晶硅。因此，制造效率下降。而且，如果在大容积的沟槽中埋入多晶硅，则在沟槽区域中产生大的应力。这将诱发沟槽边缘的结晶缺陷，导致漏电流造成的可靠性下降、良品率下降。
发明内容
本发明的目的在于提供一种绝缘栅型双极晶体管，可以不降低制造效率而获得低导通电压特性。
本发明的绝缘栅型双极晶体管的特征在于，包括：第1导电型的第1半导体层；第2导电型的第2半导体层，形成在所述第1半导体层的表面上；第1导电型的基区层，形成在所述第2半导体层的表面上；栅极电极，其通过栅极绝缘膜被埋入从所述基区层的表面到所述第2半导体层的深度形成的沟槽，分别形成上表面垂直的两轴方向的宽度不同的矩形图形，并在该宽度方向上排列多个；第2导电型的发射区层，形成在所述基区层的表面上，与所述各栅极电极的长度方向的两端部对置；第1主电极，与所述发射区层和基区层连接；以及第2主电极，形成在所述第1半导体层的背面上。
根据本发明，埋入在沟槽中的绝缘栅的上表面形状为矩形，将其沿宽度方向排列多个，并且在其长度方向两端部上形成发射区层。由此，容易进行对沟槽的栅极电极的埋入，不降低制造效率，可以获得低导通电压特性。
在本发明中，最好是发射区层在各栅极电极的长度方向两端部中作为分别对置于3侧面的杂质扩散层来形成。由此，可以抑制因将栅极电极和发射区层沿栅极电极的宽度方向分割为多个而造成的沟道宽度下降，可以获得必要电流容量的IGBT。
在本发明中，可以将发射区层形成为：(a)作为在各栅极电极的长度方向两端部上相互独立形成的杂质扩散层，或(b)作为与各栅极电极的长度方向两端部对置并连续跨接在多个栅极电极上的杂质扩散层，或(c)栅极电极沿长度方向也被排列多个的情况下，作为与长度方向相邻的两个栅极电极的各端部对置，并且相邻的两个栅极电极之间的连续杂质扩散层。
而且，在本发明中，配有将多个栅极电极在其长度方向的中央部相互连接并与栅极电极构造相同的连接部，或配有在长度方向的两端部相互连接并与栅极电极构造相同的连接部也是有效的。
附图说明
图1是本发明实施例的IGBT100a的平面图。
图2是图1的I-I’剖面图。
图3是图1的II-II剖面图。
图4是用于说明形成该IGBT的pnpn构造的工序的剖面图。
图5是用于说明形成该IGBT的槽栅的工序的剖面图。
图6是另一实施例的IGBT100b的平面图。
图7是另一实施例的IGBT100c的平面图。
图8是图7的I-I’剖面图。
图9是另一实施例的IGBT100d的平面图。
图10是另一实施例的IGBT100e的平面图。
图11是另一实施例的IGBT100f的平面图。
图12是另一实施例的IGBT100g的平面图。
图13是另一实施例的IGBT100h的平面图。
图14是另一实施例的IGBT100i的平面图。
图15是现有的IGBT的平面图。
图16是图15的I-I’剖面图。
图17是现有的改进型IGBT的平面图。
图18是图17的I-I’剖面图。
图19是表示现有的IGBT导通时载流子分布的图。
具体实施方式
以下，参照附图来说明本发明的实施方式。
[实施例1]
图1是一实施例的IGBT100a的平面图，图2和图3分别是图1的I-I’及II-II’剖面图。在P+硅衬底(阳极发射区层)1的表面上形成电阻率50Ω·cm以上的n-型层(n基区层)2，在其表面上形成深度约4μm的p基区层3。形成沟槽5，其贯通p基区层3，且深度达到n基区层2，在该沟槽5中通过栅极绝缘膜11来埋入形成栅极电极6。以下，该栅极电极6也称为绝缘槽栅或简称为槽栅。
如图1所示，绝缘槽栅6具有上表面形状为细长的矩形图形，在其宽度方向(y方向)上按预定间隔排列多个。槽栅6在其长度方向(x方向)上也配置多个，例如如图1所示至少双列配置。在p基区层3的表面，在这些各槽栅6的长度方向两端部，在与各端部的三侧面S1、S2、S3对置的状态下，形成深度约0.5μm的n+型发射区层(阴极发射区层)4。
形成了p基区层3、阴极发射区层4和栅极电极6的表面被绝缘膜10覆盖。另外，在x方向的栅极排列之间，在绝缘膜10上开接触开口，形成发射极电极(阴极电极)7，使得x方向相邻的两个阴极发射区层4和在其间露出的p基区层3接触。将阴极电极7形成为y方向连续的带状，使得y方向上并排的多个阴极发射区层4共用连接。在衬底1的背面上形成集电极电极(阳极电极)8。
本实施例的IGBT100a如下形成。首先，如图4所示，在p+硅衬底1上通过外延生长来形成约100μm的电阻率为50Ω·cm以上的n-型层2。接着，向n-型层2的表面离子注入硼，并扩散到深度4μm左右，形成p基区层3。进而，向p基区层3的表面选择性地离子注入砷，扩散到深度0.5μm左右，形成2μm2左右的多个n+发射区层4。
接着，如图5所示，形成上表面形状为长方形，短边方向宽度约1μm、长边方向宽度约10μm、深度约7μm的沟槽5，其与n+发射区层4重叠约1μm左右。在沟槽5的内表面上通过热氧化形成0.1μm左右的栅极绝缘膜11。另外，通过CVD(Chemical Vapor Deposition；化学汽相淀积)法来淀积0.5μm左右的多晶硅，并埋入沟槽5后，通过RIE(Reactive Ion Etching；反应离子腐蚀)对多晶硅进行回蚀(etch back)，从而使表面平坦。由此，可得到埋入的栅极电极6。
然后，用绝缘膜10覆盖衬底表面。然后，在绝缘膜10上形成接触开口，通过蒸镀或溅射Al来形成阴极电极7。在Si衬底1的背面上蒸镀V-Ni-Au膜，形成阳极电极8。
在至此的说明中虽有省略，但多个绝缘槽栅6必须共用连接并引出到栅极电极节点(G)。即，如图1示意地示出那样，需要连接有多个绝缘槽栅6的栅极布线12。该栅极布线12可以通过与阴极电极7相同的金属层、或与其不同的金属层来形成。
本实施例的IGBT100a仅从图2的x方向剖面观察时，与以往例的图18几乎相同。即，槽栅宽度比阴极区域宽度大，与图16相比，部件单元宽度D1所占的阴极区域宽度D2变小。由此，如现有技术中说明的那样，可以提高导通时阴极侧表面附近的载流子浓度，可以获得低导通电压。
本实施例的情况下，与图15或图17的以往例不同，将槽栅6及阴极发射区层4在y方向上分割为多个，所以可一下看出与图15或图17的IGBT相比沟道宽度变小。但是，槽栅6的两端部如上所述在与阴极发射区层4重叠的状态下形成，所以阴极发射区层4与槽栅6的各端部的三侧面S1、S2、S3对置，在其下面形成沟道。例如，如上述的数值例，如果槽栅6的y方向宽度为1μm，与阴极发射区层4的重叠为1μm，则在一个槽栅6的各端部中可确保3μm的沟道宽度。因此，如果使槽栅6的宽度和排列间隔最合适，则可获得与以往几乎相同的沟道宽度。换句话说，可以获得与以往的IGBT几乎相同的电流容量。
因而，在本实施例中，在y方向上，将图17及图18的槽栅变为分割成多个的形状，各沟槽宽度小。因此，为了埋入栅极电极，不需要堆积图17和图18的例中那样厚的多晶硅膜。由此，可防止堆积膜厚度变厚造成的制造效率下降。而且，由于一个沟槽的容积小，所以沟槽上施加的应力变小，使可靠性和良品率提高。此外，在本实施例中，阴极发射区层被分别分离形成在各槽栅的两端，所以无助于晶体管工作的NPNP晶闸管的面积小，锁存容量也大。
在本实施例中，绝缘槽栅的上表面矩形图形为宽度1μm、长度10μm，但其最合适值因耐压而异。例如，在1200V的元件中，相对于宽度1μm长度16μm左右为最合适值。此外，宽度是可形成沟槽的宽度，在可以进行良好的多晶硅膜埋入的条件下可以更小。
以下，说明几个其他实施例。在以下的实施例中，对与实施例1对应的部分附以与实施例1相同的标号，并省略详细的说明。
[实施例2]
图6是实施例2的IGBT100b的平面图，其I-I’及II-II’剖面与图2和图3相同。在实施例2中，阴极发射区层4的形状与实施例1有所不同。即，阴极发射区层4与阴极电极7同样，作为y方向上并排的多个绝缘槽栅6之间连接的杂质扩散层，形成在绝缘槽栅6的两端部。阴极发射区层4与槽栅的各端部的三侧面对置的情况与实施例1相同。
根据这样的构造，除了可获得与实施例1相同的效果以外，在形成沟槽5时，可缓和与阴极发射区层4的位置对准精度，所以可增大制造余量。
[实施例3]
图7是实施例3的IGBT100c的平面图，图8是其I-I’剖面图。II-II’剖面与图3相同。在该实施例中，阴极发射区层4作为在x方向相邻的两个绝缘槽栅6间连续的一个杂质扩散层来形成，由两个绝缘槽栅6共有。阴极发射区层4与槽栅的各端部的3侧面对置的情况与实施例1相同。在y方向上分散地形成的阴极发射区层4之间成为阴极电极7与p基区层3的传导。
根据这样的构造，除了可获得与实施例1相同的效果以外，在形成沟槽5时，可缓和与阴极发射区层4的位置对准精度，所以可增大制造余量。
[实施例4]
图9是实施例5的IGBT100d的平面图。其I-I’及II-II’剖面与图2和图3相同。阴极发射区层4与实施例1相同。在该实施例中，设置用于将y方向上排列的多个槽栅6在其长度方向中央部上相互连接的连接部21。连接部21具有与绝缘槽栅6相同的构造，以相同的工序来制作，起到连接多个槽栅6的图1所示的栅极布线12的作用。为了栅极布线的低电阻化，重叠在该连接部21上来形成金属布线也是有效的。
该构造除了设置连接部21以外，与实施例1相同，因而可获得与实施例1相同的效果。
[实施例5]
图10是实施例5的IGBT100e的平面图。其I-I’及II-II’剖面与图2和图3相同。阴极发射区层4与实施例2的图6同样，作为连续跨接y方向的多个槽栅6的扩散层来形成。在设置用于将槽栅6在其长度方向中央部上相互连接的连接部21这方面与图9相同。为了栅极布线的低电阻化，重叠在该连接部21上来形成金属布线也是有效的。
该构造除了设置连接部21以外，与实施例2相同，因而可获得与实施例2相同的效果。
[实施例6]
图11是实施例6的IGBT100f的平面图。其I-I’及II-II’剖面与图8和图3相同。阴极发射区层4与实施例3(图7及图8)同样，作为x方向相邻的绝缘槽栅6共有的扩散层来形成。在设置用于将槽栅6在其长度方向中央部上相互连接的连接部21这方面与图9相同。
该构造除了设置连接部21以外，与实施例3相同，因而可获得与实施例3相同的效果。
[实施例7]
图12是实施例7的IGBT100g的平面图。其I-I’及II-II’剖面与图2和图3相同。本实施例是图9的实施例的变形例，设置用于将y方向上排列的多个绝缘槽栅6在其长度方向两端部上相互连接的连接部21a、21b。这些连接部21a、21b具有与绝缘槽栅6相同的构造，以相同的工序来制作，连接多个槽栅6的情况与图9～图11的实施例4相同。阴极发射区层4与图1或图9同样，是在各槽栅6的两端部上相互独立形成的杂质扩散层。
本结构与到此为止的实施例不同，阴极发射区层4不是与槽栅端部的3侧面对置的状态。但是，与阴极发射区层4的连接部21a、21b的侧面对置的部分的下面也成为沟道，所以可以确保与实施例1相同程度的沟道宽度。另外，可以得到与实施例1相同的效果。
[实施例8]
图13是实施例8的IGBT100h的平面图。其I-I’及II-II’剖面与图2和图3相同。本实施例具有与图12的实施例相同的槽栅构造，阴极发射区层4与图6或图10相同，作为在y方向跨接多个槽栅6的连续的扩散层，换而言之作为沿连接部21a、21b的连续的扩散层来形成。根据本实施例，槽栅6的连接部21a、21b全部成为有效的栅极电极，在其侧面全体形成沟道区域。这样一来，可以确保与现有的图15或图17一样的沟道宽度，可以得到充分的电流容量。而且，与图6的实施例相同，可以得到大的制造余量。
[实施例9]
图14是实施例9的IGBT100i的平面图。其I-I’及II-II’剖面与图8和图3相同。本实施例具有与图12的实施例相同的槽栅构造，阴极发射区层4与图7或图11相同，通过被邻接的2个槽栅6共用的杂质扩散层来形成。因为与图7的实施例相同的理由，可以得到大的制造余量。
发明效果
如上所述，根据本发明，可以提供能够获得低导通电压特性而不降低制造效率的绝缘栅型双极晶体管。
Claims (13)
1.一种绝缘栅型双极晶体管，其特征在于，包括：
第1导电型的第1半导体层；
第2导电型的第2半导体层，形成在所述第1半导体层的表面上；
第1导电型的基区层，形成在所述第2半导体层的表面上；
栅极电极，其通过栅极绝缘膜被埋入从所述基区层的表面到达所述第2半导体层的深度形成的槽，形成上表面垂直的两轴方向的宽度相互不同的矩形图形，并在该宽度方向上排列多个；
第2导电型的发射区层，其形成在所述基区层的表面，与所述各栅极电极的长度方向的两端部对置；
第1主电极，与所述发射区层和基区层连接；以及
第2主电极，形成在所述第1半导体层的背面上。
2.如权利要求1所述的绝缘栅型双极晶体管，其特征在于，所述发射区层在所述各栅极电极的长度方向的两端部，作为分别对置于3侧面的杂质扩散层来形成。
3.如权利要求2所述的绝缘栅型双极晶体管，其特征在于，所述发射区层是在所述各栅极电极的长度方向两端部相互独立形成的杂质扩散层。
4.如权利要求2所述的绝缘栅型双极晶体管，其特征在于，所述发射区层是与所述各栅极电极的长度方向两端部对置、并跨越多个栅极电极连续形成的杂质扩散层。
5.如权利要求2所述的绝缘栅型双极晶体管，其特征在于，所述栅极电极在长度方向上也被排列多个；
所述发射区层是杂质扩散层，其形成为与长度方向上相邻的两个栅极电极的各端部对置，且在相邻的两个栅极电极之间是连续的。
6.如权利要求2所述的绝缘栅型双极晶体管，其特征在于，具有连结部，其使所述多个栅极电极在长度方向的中央部相互连结，且构造与栅极电极相同。
7.如权利要求6所述的绝缘栅型双极晶体管，其特征在于，所述基区层是在所述各栅极电极的长度方向两端部上相互独立形成的杂质扩散层。
8.如权利要求6所述的绝缘栅型双极晶体管，其特征在于，所述发射区层是与所述各栅极电极的长度方向的两端部对置、并跨越多个栅极电极连续形成的杂质扩散层。
9.如权利要求6所述的绝缘栅型双极晶体管，其特征在于，所述栅极电极在长度方向上也被排列多个，
所述发射区层是杂质扩散层，其形成为与长度方向上相邻的两个栅极电极的各端部对置，且在相邻的两个栅极电极之间是连续的。
10.如权利要求1所述的绝缘栅型双极晶体管，其特征在于，具有连结部，其将所述多个栅极电极在长度方向两端部相互连结，且构造与栅极电极相同。
11.如权利要求10所述的绝缘栅型双极晶体管，其特征在于，所述发射区层是与在所述各栅极电极的长度方向的两端部对置并相互独立形成的杂质扩散层。
12.如权利要求10所述的绝缘栅型双极晶体管，其特征在于，所述发射区层是与在所述各栅极电极的长度方向的两端部对置并沿所述连结部连续形成的杂质扩散层。
13.如权利要求10所述的绝缘栅型双极晶体管，其特征在于，所述栅极电极在长度方向上也被排列多个；
所述发射区层是与在长度方向上相邻的两个栅极电极的各端部对置、并且在相邻的两个栅极电极之间连续形成的杂质扩散层。
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