TWI789290B - 偵測匯流排干擾信號的控制電路及其方法 - Google Patents

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Abstract

一種偵測匯流排干擾信號的控制電路與方法，包括：輸入端，接收來自匯流排的資料信號與時脈信號；計數器，對基於時脈信號的低準位期間的時間或次數進行計算；比較器，接收計數器計數而得的時間的輸出以及臨界值，通過比較該時間與臨界值，以產生比較結果；以及錯誤偵測器，耦接以接收比較器輸出的比較結果，產生錯誤旗標，其中在比較結果是顯示時脈信號的低準位期間有準位變化時，錯誤偵測器產生錯誤旗標。

Description

偵測匯流排干擾信號的控制電路及其方法
本發明是有關於一種偵測匯流排干擾信號的控制電路及其方法。
I 2C匯流排在硬體上具有兩條線路，其為傳送資料信號SDA (Serial Data Line)的資料線與傳送時脈信號SCL (Serial Clock Line )的時脈線，所有I 2C裝置都並接這兩條線。I2C 在傳送資料過程中共有三種類型信號，其分別是開始信號、結束信號和應答信號。開始信號是指時脈信號SCL為高電位時，資料信號SDA由高電位降為低電位，開始傳送資料。結束信號是時脈信號SCL為高電位時，資料信號SDA由低電位升為高電位，結束傳送資料。
如果I 2C匯流排的信號波型發生形變，會讓I 2C匯流排上的僕級(slave)裝置發生錯誤動作。I 2C波型形變產可能源自信號干擾、硬體設計或者IC本身控制流程。例如，I 2C匯流排透過電晶體(如MOS-FET)來實現電位轉換器(level shift)而轉換電壓，如果I 2C波型產生形變，造成I 2C 裝置產生錯誤動作。電位轉換器中會有3V的I 2C匯流排和5V的I 2C匯流排。但是，只要其中一側的信號為低電平，另外一側的信號也會被拉到低電平。
如圖1所示，在3V的I 2C的時脈信號SCL上，信號在下降緣，其經過電晶體(MOS-FET)電路後，在5V的I 2C的時脈信號SCL會看出干擾(glitch)信號，亦即在I 2C的時脈信號SCL上會產生干擾信號。本來應該是低準位的信號就是為高準位。此時，對於I 2C匯流排的僕級裝置便會就會誤判成I 2C匯流排的開始信號，進而誤動作並產生錯誤行為。這個問題會使用者很難自行偵錯，也不易判斷波型的正確性。
因此，需要由電路的控制器(如微控制器，MCU)來明確出波型有錯誤，進而避免裝置因此而產生誤動作，如此才能進一步修正問題。
基於上述說明，根據本發明一實施例，提供一種偵測匯流排干擾信號的控制電路，包括：輸入端，接收來自匯流排的資料信號與時脈信號；計數器，對基於所述時脈信號的低準位期間的時間或次數進行計算；比較器，接收所述計數器計數而得的所述時間的輸出以及臨界值，通過比較所述時間與所述臨界值，以產生比較結果；以及錯誤偵測器，耦接以接收所述比較器輸出的所述比較結果，產生錯誤旗標，其中在所述比較結果是顯示所述時脈信號的低準位期間有準位變化時，所述錯誤偵測器產生錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，所述計數器是架構成測量在所述時脈信號變為低準位之前所述資料信號為低準位的測量時間，且所述比較器比較所述測量時間與所述臨界值，當所述測量時間小於所述臨界值時，所述錯誤偵測器產生所述錯誤旗標，其中所述臨界值為所述匯流排的起始條件保持時間。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，所述計數器是架構成測量在所述時脈信號的所述低準位期間的測量時間，且所述比較器比較所述測量時間與所述臨界值，當所述測量時間小於所述臨界值時，所述錯誤偵測器產生所述錯誤旗標，其中所述臨界值為所述匯流排的所述低準位期間的內定值。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，控制電路更包括累加器，耦接於所述計數器，用以累加所述時脈信號之各週期的所述低準位期間。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，更包括第一準位判斷元件與第二準位判斷元件，用以分別接收所述時脈信號，對所述時脈信號的準位進行判斷並輸出高或低準位的輸出信號。所述計數器更包括：第一計數單元，接收所述第一準位判斷元件的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第一計數值；以及第二計數單元，接收所述第二準位判斷元件的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第二計數值。所述比較器比較所述第一計數值與所述第二計數值，以產生所述比較結果，及所述錯誤偵測器基於所述比較結果，在所述第一計數值與所述第二計數值不一致時，產生所述錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，其中所述第一準位判斷元件為TTL準位判斷元件，且所述第二準位判斷元件為史密特觸發準位判斷元件。
根據本發明一實施例，在上述偵測匯流排干擾信號的控制電路，更包括第一準位判斷元件與第二準位判斷元件，用以分別接收所述時脈信號，對所述時脈信號的準位進行判斷並輸出高或低準位的輸出信號。所述計數器架構成：當所述第一準位判斷元件判斷出所述輸出信號有下降邊緣或上升邊緣，將計數值增加一單位，當所述第二準位判斷元件判斷出所述輸出信號有下降邊緣或上升邊緣，將計數值減少一單位。所述錯誤偵測器在所述計數器的所述計數值不為0時，產生所述錯誤旗標。
根據本發明另一實施例，提供一種偵測匯流排干擾信號的方法，包括：接收所述匯流排的資料信號與時脈信號；對基於所述時脈信號的低準位期間的時間或次數進行計算；將所述時間以及臨界值進行比較，以產生比較結果；以及基於所述比較結果，在所述比較結果是顯示所述時脈信號的低準位期間有準位變化時，產生錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，其中所述時間的計算是測量在所述時脈信號變為低準位之前所述資料信號為低準位的測量時間，及所述臨界值為所述匯流排的起始條件保持時間，當所述測量時間小於所述臨界值時，產生所述錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，其中所述時間的計算是測量在所述時脈信號的所述低準位期間的測量時間，且所述臨界值為所述匯流排的所述低準位期間的內定值，當所述測量時間小於所述臨界值時，產生所述錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，更包括：累加所述時脈信號之各週期的所述低準位期間。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，更包括：利用第一準位判斷方式與第二準位判斷方式，對所述時脈信號的準位進行判斷並產生高或低準位的輸出信號；對所述第一準位判斷方式產生的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第一計數值；對所述第二準位判斷方式產生的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第二計數值；比較所述第一計數值與所述第二計數值，以產生所述比較結果；及基於所述比較結果，在所述第一計數值與所述第二計數值不一致時，產生所述錯誤旗標。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，其中所述第一準位判斷方式為基於TTL，且所述第二準位判斷方式為基於史密特觸發準位判斷元件。
根據本發明一實施例，在上述偵測匯流排干擾信號的方法，更包括：利用第一準位判斷方式與第二準位判斷方式，對所述時脈信號的準位進行判斷並產生高或低準位的輸出信號；當所述第一準位判斷方式判斷所述輸出信號具有下降邊緣或上升邊緣，將計數值增加一單位；當所述第二準位判斷方式判斷所述輸出信號具有下降邊緣或上升邊緣時，將所述計數值減少一單位；當所述計數值不為0時，產生所述錯誤旗標。
基於上述各實施方式，本發明實施例提供數種方法來偵測匯流排之時脈訊號於低準位期間是否有異常的狀態轉換，以判斷匯流排是否被干擾，進而在產生干擾的情況下，系統可以送出錯誤旗標，使匯流排裝置忽略該週期的相應動作，以避免誤動作發生。
本發明實施例提出判斷匯流排是否有異常信號的的方法，匯流排例如是I 2C匯流排。通過本實施例的方法與電路架構，可以避免I 2C匯流排上的裝置受到干擾信號影響，而進行錯誤的動作。
圖2繪示用來說明本發明實施例之判斷匯流排是否有異常信號的方法之波型示意圖。
本實施例說明的第一種方法是利用I 2C匯流排規格中的起始條件保持時間t HD,STA來判斷時脈信號SCL是否有異常信號(波型)出現。根據I 2C匯流排規格，起始條件保持時間t HD,STA來判斷起始條件。啟動條件保持時間t HD,STA一般指在時脈信號SCL變為低準位之前資料信號SDA應為低準位的最短時間。例如，起始條件保持時間t HD,STA的測量一般可以是資料信號SDA從高到低之30% 幅度轉換到時脈信號SCL之從高到低之幅度的70%所需的時間。I 2C匯流排規格規定了保持時間t HD,STA的最小值，故可以利用此起始條件保持時間t HD,STA的來判斷起始條件的波型是否合格。
根據本發明實施例，其計算時脈信號SCL變為低準位之資料信號SDA為低準位的測量時間，並將此時間與起始條件保持時間t HD,STA的做比較。當該測量時間小於起始條件保持時間t HD,STA(規定時間)時，其表示在時脈信號SCL有出現不應該出現的信號轉態，例如時脈信號SCL變成高於低準位的電壓準位，即在時脈信號SCL產生干擾信號(見圖1所示的例子)。在此情況下，控制電路會判斷此I 2C匯流排的起始信號波型為不合格。
如果上述測量時間大於規定時間，即大於起始條件保持時間t HD,STA時，表示此I 2C匯流排的起始信號波型為合格，在時脈信號SCL沒有產生干擾信號。
圖3繪示實施上述圖2所描述的判斷匯流排是否有異常信號的控制電路架構示意圖。如圖3所示，控制電路100包括輸入端102A, 102B、計數器104與比較器106。控制電路100一般可以例如以微控制器(MCU)或其他具有類似功能者來實施，其耦接至匯流排裝置110，匯流排裝置110可以包括主裝置和從裝置。輸入端102A, 102B用以接收來自匯流排裝置110的資料信號SDA與時脈信號SCL。
計數器104接收資料信號SDA與時脈信號SCL，並基於資料信號SDA與時脈信號SCL之波型進行計數，以計算出上述之時脈信號SCL變為低準位之前資料信號SDA為低準位的測量時間。比較器106的輸入端接收計數器104的輸出(即測量時間)以及臨界值(及上述的規定時間t HD,STA)。比較器106將輸入進行比較後，輸出比較結果給錯誤偵測器108。當上述測量時間小於規定時間t HD,STA時，錯誤偵測器108輸出錯誤結果(旗標)Err。據此，控制電路100可以判斷起始波型為不合格，亦即時脈信號SCL有干擾產生。
由此，控制電路100藉由所產生的錯誤結果Err來指出I2C匯流排有錯誤。如此，硬體可以忽略本次的起始波型，例如匯流排裝置110中的從裝置可以忽略本次不合格的起始波型，不進行資料的收送。此外，也可以透過系統程序去處理此次不合格起始波型，例如忽略此起始波型。
接著說明本發明實施例的另一種判斷匯流排是否有異常信號的方法。如圖2所示，此方法是利用I2C匯流排規格中的時脈信號SCL的低準位期間t LOW和高準位期間t HIGH。一般，高準位期間t HIGH。由I2C匯流排裝置的主裝置所控制。
高準位期間t HIGH是由I 2C主裝置控制，一旦時間過短，系統可以事先得知，I 2C主裝置可能不支持時脈展延(stretch)或者有其它限制時，可以忽略。此外，低準位期間t LOW和可由I 2C主裝置或從裝置來控制。一旦低準位期間t LOW的時間過短，其可能產生干擾產生。或者t LOW的時間過長，也可能使I 2C裝置無法正常工作。因此，本實施例會去測量低準位期間t LOW。如果有干擾產生，本來應該是低準位的電位會突然上升，造成t LOW的時間減少。因此，本實施例透過測量時脈信號SCL的測量低準位期間的時間(測量時間)，並將此測量時間與一規定時間(臨界值)比較。此規定時間(臨界值)可為I 2C匯流排規格中的低準位期間的內定值(或最小值)。當該測量時間小於規定時間(如t LOW)時，其表示在時脈信號SCL有出現不應該出現的信號轉態，例如時脈信號SCL變成高於低準位的電壓準位，即表示在時脈信號SCL產生干擾信號(見圖1所示的例子)。在此情況下，控制電路會判斷此I 2C匯流排的有出現干擾。
圖4繪示本實施例相應的控制電路的方塊示意圖。如圖4所示，控制電路100包括輸入端102A, 102B、計數器104、比較器106與錯誤偵測器。控制電路100還可以更包括累加器109，其耦接於計數器104。本實施例除了累加器109外，其餘硬體架構與圖3的控制電路相同，惟動作上有差異。
控制電路100的輸入端102A, 102B一樣用以接收來自匯流排裝置110的資料信號SDA與時脈信號SCL。但是，計數器104是接收資料信號SDA與時脈信號SCL，並基於資料信號SDA與時脈信號SCL之波型進行計數，以計算出上述之時脈信號SCL的低準位時間，例如從時脈信號SCL開始變成低準位後到準位變高的時間(測量時間)。計數器104輸出此測量時間至比較器106。此外，比較器106更接收臨界值(如上述規定時間，或t LOW)，並將測量時間與臨界值比較。
同樣地，比較結果會輸出至錯誤偵測器108。在測量時間小於臨界值時，錯誤偵測器108會輸出結果(旗標)Err。據此，控制電路100可以判斷波型為不合格(例如低準位期間太短)，亦即時脈信號SCL有干擾產生。由此，控制電路100藉由所產生的錯誤結果Err來指出I 2C匯流排有錯誤。如此，硬體可以忽略此干擾而不動作。此外，也可以透過系統程序去處理此次異常信號，例如忽略忽略此干擾而不動作。
此外，I 2C匯流排結構是具有上拉電阻(pull-high resistor)，其耗電一般與低準位期間t LOW是正比。因此，本實施實力例可以進一步利用測量到的t LOW時間來進一步評估平均I 2C匯流排的耗電量，達到異常耗電偵測的目地。如圖4所示，累加器109可以接收計數器104的輸出，將每次計算出來的各低準位期間的時間累加，以評估耗電量。
接著說明本發明實施例的另一種判斷匯流排是否有異常信號的方法。圖5繪示此實施例相應的控制電路的方塊示意圖。根據本實施例的方法，其利用控制電路所具備的TTL輸入和史密特輸入兩種方式來判斷匯流排是否有異常訊號。
一般而言，例如以5V系統為例，當此用TTL輸入方式時，如果輸入信號是1.2V以下，則判斷該輸入信號為低準位，若是1.2V以上時則判斷該輸入信號為高準位。另外，當史密特輸入方式，因為史密特觸發器具有遲滯效應，當輸入信號為5*0.4V=2V以下時，則判斷該輸入信號為低準位，若是5*0.6V=3V以上時則判斷該輸入信號為高準位，其中0.4V和0.6V為史密特觸發器的閥值。根據本實施例，其計算I 2C匯流排信號之下降邊緣或者上升邊緣的次數，例如計算時脈信號SCL或資料信號SDA之低準位期間的下降邊緣或者上升邊緣的次數。在沒有干擾狀態下，時脈信號SCL或資料信號SDA之低準位期間的下降邊緣或者上升邊緣不管是採用TTL輸入方式或史密特觸發輸入方式，其計數的次數(計數值)為一致。
在一實施方式，將採用TTL輸入方式之時脈信號SCL之低準位期間的下降邊緣(或上升邊緣)與採用TTL輸入方式之時脈信號SCL之低準位期間的下降邊緣(或上升邊緣)進行比較。當此用這兩種方式分別計算出的次數不一致時，表示I 2C 匯流排有干擾。此時，會產生錯誤旗標，以忽略此周期的動作，藉此避免產生誤動作。
圖5繪示與本實施例相應的控制電路方塊圖。如圖5所示，控制電路200接收來自匯流排裝置100之資料信號SDA與時脈信號SCL。資料信號SDA與時脈信號SCL分別提供給包含TTL準位判斷元件T和史密特觸發準位判斷元件S的準位判斷元件204A、204B。以時脈信號SCL為例，準位判斷元件204B之TTL準位判斷元件T會判斷輸入的信號是低準位或高準位，準位判斷元件204B之史密特觸發準位判斷元件S也會判斷輸入的信號是低準位或高準位。準位判斷元件204A也對資料信號SDA進行相同的判斷。
另外，計數器206A、206B分別耦接到準位判斷元件204A、204B的輸出。例如，計數器206B接收來自準位判斷元件204B的輸出後，會針對TTL準位判斷元件T輸出的信號進行時脈信號SCL之低準位期間的下降邊緣(或上升邊緣)的計數(如使用第一計數單元)，同時也對史密特觸發準位判斷元件S輸出的信號進行時脈信號SCL之低準位期間的下降邊緣(或上升邊緣)的計數(如使用第二計數單元)。之後，可以通過比較器來比較經過TTL準位判斷元件T之下降邊緣(或上升邊緣)的次數以及經過史密特觸發準位判斷元件S之下降邊緣(或上升邊緣)的次數。當兩者比較結果不一致時，可以使錯誤偵測器輸出錯誤旗標Err，來指出I 2C匯流排的信號有錯誤，亦即有干擾出現。如此，硬體可以忽略此干擾而不動作。此外，也可以透過系統程序去處理此次異常信號，例如忽略此干擾而不動作。
以計數器206B為例說明計數器的幾種實施方式。首先，計數器206B可以由兩個計數器構成，每一個記數器分別耦接到準位判斷元件204B之TTL準位判斷元件T和史密特觸發準位判斷元件S。此兩個計數器會分別計數TTL準位判斷元件T和史密特觸發準位判斷元件S輸出的下降邊緣(或上升邊緣)。當這兩個計數器的計數值相等，即表示信號是正常。
此外，根據另外一種實施方式，計數器206B可以由一個計數器構成。在此例中，例如當TTL準位判斷元件T判斷出有下降邊緣(或上升邊緣)，則計數值增加一單位(例如1)，反之史密特觸發準位判斷元件S判斷出有下降邊緣(或上升邊緣)，則計數值減少一單位(例如1)。通過此方式，如果此單一計數器最後的計數值為0，則表示計數TTL準位判斷元件T判斷出的下降邊緣(或上升邊緣)的數以及史密特觸發準位判斷元件S輸出的下降邊緣(或上升邊緣)的數是相等的，亦即表示信號是正常。如果此單一計數器最後的計數值不為0，可以使錯誤偵測器輸出錯誤旗標Err，來指出I 2C匯流排的信號有錯誤，亦即有干擾出現。
綜上所述，本發明提供數種方法來偵測匯流排之時脈訊號於低準位期間是否有異常的狀態轉換，以判斷匯流排是否被干擾，進而在產生干擾的情況下，系統可以送出錯誤旗標，使匯流排裝置忽略該週期的相應動作，以避免誤動作發生。
100、200:控制電路 102A、102B、202A、202B:輸入端 104、206A、206B:計數器 106:比較器 108:錯誤偵測器 110:匯流排裝置 204A、204B:準位判斷元件 T:TTL準位判斷元件 S:史密特觸發準位判斷元件
圖1是說明匯流排干擾信號的示意圖。 圖2繪示用來說明本發明實施例之判斷匯流排是否有異常信號的的波型示意圖。 圖3繪示本發明一實施例的控制電路的方塊示意圖。 圖4繪示本發明另一實施例的控制電路的方塊示意圖。 圖5繪示本發明另一實施例的控制電路的方塊示意圖。
100:控制電路
102A、102B:輸入端
104:計數器
106:比較器
108:錯誤偵測器
110:匯流排裝置

Claims (14)

  1. 一種偵測匯流排干擾信號的控制電路，包括： 輸入端，接收來自匯流排的資料信號與時脈信號； 計數器，對基於所述時脈信號的低準位期間的時間或次數進行計算； 比較器，接收所述計數器計數而得的所述時間的輸出以及臨界值，通過比較所述時間與所述臨界值，以產生比較結果；以及 錯誤偵測器，耦接所述比較器以接收所述比較結果，產生錯誤旗標，其中在所述比較結果是顯示所述時脈信號的低準位期間有準位變化時，所述錯誤偵測器產生錯誤旗標。
  2. 如請求項1所述的偵測匯流排干擾信號的控制電路，其中所述計數器是架構成測量在所述時脈信號變為低準位之前所述資料信號為低準位的測量時間， 所述比較器比較所述測量時間與所述臨界值，當所述測量時間小於所述臨界值時，所述錯誤偵測器產生所述錯誤旗標，其中所述臨界值為所述匯流排的起始條件保持時間。
  3. 如請求項1所述的偵測匯流排干擾信號的控制電路，其中所述計數器是架構成測量在所述時脈信號的所述低準位期間的測量時間， 所述比較器比較所述測量時間與所述臨界值，當所述測量時間小於所述臨界值時，所述錯誤偵測器產生所述錯誤旗標， 其中所述臨界值為所述匯流排的所述低準位期間的內定值。
  4. 如請求項3所述的偵測匯流排干擾信號的控制電路，更包括累加器，耦接於所述計數器，用以累加所述時脈信號之各週期的所述低準位期間。
  5. 如請求項1所述的偵測匯流排干擾信號的控制電路，更包括第一準位判斷元件與第二準位判斷元件，用以分別接收所述時脈信號，對所述時脈信號的準位進行判斷並輸出高或低準位的輸出信號， 其中所述計數器更包括：第一計數單元，接收所述第一準位判斷元件的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第一計數值；以及第二計數單元，接收所述第二準位判斷元件的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第二計數值， 所述比較器比較所述第一計數值與所述第二計數值，以產生所述比較結果，及 所述錯誤偵測器基於所述比較結果，在所述第一計數值與所述第二計數值不一致時，產生所述錯誤旗標。
  6. 如請求項5所述的偵測匯流排干擾信號的控制電路，其中所述第一準位判斷元件為TTL準位判斷元件，且所述第二準位判斷元件為史密特觸發準位判斷元件。
  7. 如請求項1所述的偵測匯流排干擾信號的控制電路，更包括第一準位判斷元件與第二準位判斷元件，用以分別接收所述時脈信號，對所述時脈信號的準位進行判斷並輸出高或低準位的輸出信號， 其中所述計數器架構成：當所述第一準位判斷元件判斷出所述輸出信號有下降邊緣或上升邊緣，將計數值增加一單位，當所述第二準位判斷元件判斷出所述輸出信號有下降邊緣或上升邊緣，將計數值減少一單位， 所述錯誤偵測器在所述計數器的所述計數值不為0時，產生所述錯誤旗標。
  8. 一種偵測匯流排干擾信號的方法，包括： 接收所述匯流排的資料信號與時脈信號； 對基於所述時脈信號的低準位期間的時間或次數進行計算； 將所述時間以及臨界值進行比較，以產生比較結果；以及 基於所述比較結果，在所述比較結果是顯示所述時脈信號的低準位期間有準位變化時，產生錯誤旗標。
  9. 如請求項8所述的偵測匯流排干擾信號的方法，其中所述時間的計算是測量在所述時脈信號變為低準位之前所述資料信號為低準位的測量時間，及 所述臨界值為所述匯流排的起始條件保持時間，當所述測量時間小於所述臨界值時，產生所述錯誤旗標。
  10. 如請求項8所述的偵測匯流排干擾信號的方法，其中所述時間的計算是測量在所述時脈信號的所述低準位期間的測量時間， 所述臨界值為所述匯流排的所述低準位期間的內定值，當所述測量時間小於所述臨界值時，產生所述錯誤旗標。
  11. 如請求項10所述的偵測匯流排干擾信號的方法，更包括：累加所述時脈信號之各週期的所述低準位期間。
  12. 如請求項8所述的偵測匯流排干擾信號的方法，更包括： 利用第一準位判斷方式與第二準位判斷方式，對所述時脈信號的準位進行判斷並產生高或低準位的輸出信號； 對所述第一準位判斷方式產生的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第一計數值； 對所述第二準位判斷方式產生的所述輸出信號之下降邊緣或上升邊緣進行計數，以產生第二計數值； 比較所述第一計數值與所述第二計數值，以產生所述比較結果；以及 基於所述比較結果，在所述第一計數值與所述第二計數值不一致時，產生所述錯誤旗標。
  13. 如請求項12所述的偵測匯流排干擾信號的方法，其中所述第一準位判斷方式為基於TTL，且所述第二準位判斷方式為基於史密特觸發準位判斷元件。
  14. 如請求項8所述的偵測匯流排干擾信號的方法，更包括： 利用第一準位判斷方式與第二準位判斷方式，對所述時脈信號的準位進行判斷並產生高或低準位的輸出信號； 當所述第一準位判斷方式判斷所述輸出信號具有下降邊緣或上升邊緣，將計數值增加一單位； 當所述第二準位判斷方式判斷所述輸出信號具有下降邊緣或上升邊緣時，將所述計數值減少一單位； 當所述計數值不為0時，產生所述錯誤旗標。
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