CN1411048A - 半导体装置 - Google Patents

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Abstract

本发明提供了一种在具有STI的半导体装置中使用的沟槽内壁的平面和平面边界及边、角或者角落的交界等的周边部分上没有应力集中，在交界部分上结晶缺陷难以发生的半导体装置。本发明半导体装置100，包含具有形成元件的基板表面12的半导体基板10；电气分离在基板表面中形成元件的元件区域和其他区域的沟槽60；其中，位于沟槽侧面62和底面64间的交界部分80，被形成具有80nm以上的曲率半径的曲面形状。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及通过STI进行元件分离的半导体装置。
背景技术
以往，为使半导体装置微型化，代替使用选择氧化法分离元件的方法，使用通过STI(Shallow Trench Isolation，浅沟槽分离)分离元件的方法。STI，在半导体装置中，通过设置沟槽，把形成元件的元件区域与其他的元件区域和没有形成元件的区域电气性分离。亦即，在STI中，取代选择氧化法，以沟槽形成元件分离区域。
图4是在具有以往的STI的半导体装置400的制造过程中的放大断面图。在半导体基板10的基板表面上形成栅绝缘膜20。在栅绝缘膜20上形成了，由非晶质硅膜形成的栅电极30。在栅电极30上堆积有硅氮化膜40。在硅氮化膜40上堆积有硅氧化膜50。
利用光刻法(フォトリソグラフィ)，把硅氮化膜40及硅氧化膜50蚀刻成规定的图案。接下来，以硅氧化膜为掩膜，蚀刻栅电极30、栅绝缘膜20及半导体基板10。通过这样的蚀刻，形成达到半导体基板10的沟槽60。
接着，采用RTO(Rapid Thermal Oxidation，快速热氧化)，将沟槽60的侧面部分和底面部分在氧气O2环境，1000℃条件下氧化。图4表示经RTO工艺处理后的沟槽60及其周围的放大断面图。
沟槽60的侧面及底面上经RTO处理，形成硅氧化膜70。用硅氧化膜70保护半导体基板10等。
在氧气O2环境中氧化沟槽60的情况下，扩散到硅结晶中的氧化种类的扩散系数比较小。特别是在平面和平面交界上的边、角和角落等的边界部周边，随着氧化的进行出现应力。对产生比较大应力的交界部分的周边的氧化种类的扩散系数，与对应力比较小的平面部分的氧化类扩散系数相比更小。
因而。在半导体装置400中被形成在沟槽60底部的交界部分80难以氧化。因此，越接近交界部分80，所形成的氧化膜的膜厚度，与形成近似平坦的面上的氧化膜的膜厚相比越薄。由此，交界部分80形成曲率半径较小的曲面，或者容易出现尖的形状。
如图2(A)所示的那样，交界部分80的曲率半径越小或者是越尖的形状，在交界部分80上就会有更大的应力集中。对交界部分80的应力，除经氧化集中的应力以外，也还包含因堆积在半导体基板10上的非晶质硅、硅氮化膜或硅氧化膜等产生的应力。
如图2(A)所示的那样，由于在沟槽60的交界部分80上应力集中，因而在交界部分80容易发生结晶缺陷90。结晶缺陷90，会引起电荷泄漏等，妨碍半导体装置的正常工作，成为半导体装置出现故障的原因。
因此，本发明的目的是提供在STI中使用的沟槽内壁的平面和平面交界处的边、角或角落等的交界部分的周边上没有应力集中，在交界部分上难以发生结晶缺陷的半导体装置。
发明内容
采用本发明实施方式的半导体装置，包含，具有形成元件的基板表面的半导体基板；具有与基板表面相对的相对面，通过栅绝缘膜和半导体基板电气绝缘的栅电极；形成贯穿栅电极到达半导体基板的，电气分离在基板表面中形成元件的元件区域和其他区域的沟槽，处于沟槽的侧面和底面之间的交界部分，形成具有80nm以上的曲率半径的曲面形状。
采用本发明的实施方式的半导体装置，包含具有形成元件的基板表面的半导体基板；具有与基板表面相对的相对面，通过栅绝缘膜和半导体基板电气绝缘的栅电极；形成贯穿栅电极到半导体基板的，电气分离在基板表面中形成元件的元件区域和其他区域的沟槽；形成在沟槽侧面及底面上的各部分氧化膜的膜厚度大致相同。
理想状态是沟槽的侧面及底面基本是平面。
采用本发明的实施方式的半导体装置的制造方法，包含：在半导体基板上形成栅绝缘膜；在栅绝缘膜上形成和半导体基板电气绝缘的栅电极；为了形成电气分离在基板表面中形成元件区域和其他区域的沟槽，蚀刻栅电极、栅氧化膜及半导体基板；使用Cl2或HBr系列的气体进一步蚀刻沟槽内部。
附图说明
图1是采用本发明实施方式的含有STI的半导体装置100的沟槽及其周边的放大断面图。
图2是图4交界部分80及图1(B)的交界部分80放大断面图。
图3是表示半导体装置交界部分80的曲率半径与由于结晶缺陷引起的备用(スタンバィ)时泄漏不良率的关系的曲线图。
图4是以往的具有STI的半导体装置400的制造工序放大断面图。符号的说明
100，400半导体装置；10半导体基板；20栅绝缘膜；30栅电极；40硅氮化膜；50硅氧化膜；60沟槽；62侧面；64底面；70硅氧化膜；80交界部分；90硅氧化材料
具体实施方式
以下，参照图面说明本发明的实施方式。本实施方式并不限定本发明。
图1(A)、图1(B)及图1(C)是具有采用本发明实施方式的STI的半导体装置100的沟槽及周边的放大断面图。半导体装置100按图1(A)、图1(B)及图1(C)的顺序制造。
首先，参照图1(A)在具有基板表面12的半导体基板10的基板表面12上，形成栅绝缘膜20。在栅绝缘膜20上，形成通过非晶质硅膜形成的栅电极30。在栅电极30上，堆积硅氮化膜40。在归氮化膜40上堆积硅氧化膜50。
利用光刻法，把硅氧化膜50、硅氮化膜40及栅电极30蚀刻为规定的图案。
以下，参照图1(B)，将硅氧化膜50作为掩膜蚀刻栅绝缘膜20及半导体基板10。经过这样的蚀刻，形成贯通于栅绝缘膜20到达半导体基板10的沟槽60。在形成沟槽60时，在蚀刻半导体基板10之际，在通常使用的RIF法的蚀刻步骤中，进一步追加在比较高的高压下用含有CI2及HBr的蚀刻气体实施采用RIF法的蚀刻的步骤。
接着，沟槽60的侧面部分及底面部分，采用RTO在氧气O2氛围中在1000℃下被氧化。图1(B)是展示在氧气O2氛围中经氧化处理后的沟槽60及周边的放大断面图。但是，这种氧化，也可以取代氧气在氢气H2及氧气O2或臭氧O3氛围中处理。在氢气H2及氧气O2氛围或臭氧O3氛围中的氧化处理，与只在氧气O2氛围中的氧化处理相比，更能够增大交界部分80的曲率半径。
在半导体基板10的基板表面上形成沟槽60。沟槽60电气分离形成元件的区域和其他区域。位于构槽60的侧面62和底面64之间的底部交界部分80，形成具有比较大的曲率半径的曲面形状。如果采用本发明的实施方式，则交界部分80具有约80nm以上的曲率半径。另外，侧面62及底面64几乎是平面。即侧面62及底面64的曲率半径几乎是无限大。
在本实施方式中，在采用RIE法的蚀刻步骤中追加了用含有CI2和HBr的蚀刻气体实施采用RIE的蚀刻的步骤。但是，即使不附加采用含CI2及HBr的蚀刻气体的蚀刻，而在采用一般的RIE法的蚀刻后，在氢气H2及氧气O2氛围或臭氧O3氛围中的氧化处理，与只有氧气O2的氛围中的氧化处理比较，也能够增大交界部分80的曲率半径。
其他，假如是可以得到在交界部分80形成具有较大曲率半径的曲面形状的方法，则不限于上述蚀刻步骤或氧化步骤可以在本实施方式中使用。
进而，参照图1(C)，通过HDP(High Density Plasma，高密度等离子)法，把硅氧化材料90堆积在沟槽60内。硅氧化材料90经CMP法平坦化后，在约900℃的氮气氛围中加热半导体基板10。半导体基板10在NH4F溶液漂白后，经约150℃的磷酸处理除去硅氮化膜40。其后，通过减压CVD法形成在硅氧化材料90及栅电极30上含磷的掺杂聚硅92。接着，通过减压CVD法、堆积ONO膜(硅氧化膜、硅氮化膜、硅氧化膜的三层膜)101、添加了磷的非晶质硅膜103、WSi膜105及硅氧化膜107。
硅氧化膜107用光刻法形成所需要的图案，用RIE法蚀刻。以这个硅氧化膜107为掩膜，用RIE法蚀刻ONO膜101、添加了磷的非晶质硅膜103及WSi膜105。
再其后，经过规定的步骤，形成用沟槽60分离元件的半导体装置100。
图2(A)及图2(B)分别是图4交界部分80及图1(B)交界部分80的放大断面图。为了容易理解，图2(A)及图2(B)表示除去了硅氧化膜70的状态的断面图。
如图2(A)所示，在以往的半导体装置400中，交界部分80的曲率半径越小，越尖或锐角状态，在交界部分80上应力越集中。由于在沟槽60的交界部分80上应力集中，因而交界部分80容易发生结晶缺陷90。结晶缺陷90妨碍半导体400的正常工作，成为半导体400产生故障的原因。例如，由于在交界部分80上发生的结晶缺陷90贯通阱，因而电荷从阱泄漏。由此，引起半导体装置400的备用不良。
另一方面，如图2(B)所示，在采用本发明的半导体装置100中，交界部分80曲率半径大，在边界部分80上应力难以集中。因为在沟槽60的交界部分80上应力难以集中，所以在交界部分80上不容易发生结晶缺陷90。因此，半导体装置100能够维持正常工作，难以出现故障。本实施方式的交界部分80的曲率半径约在80nm以上。
还有，为容易理解交界部分80的曲率半径，图2(A)及图2(B)描绘出了的虚线圆。
图3是用图表表示的半导体装置的交界部分80的曲率半径和由于结晶缺陷引起的备用时的泄漏不良的率关系的图。以往的半导体装置400交界部分80的曲率半径大约是50nm以下。如图3所示，当交界部分80的曲率半径在50nm以下时，泄漏不良率约为3％以上。
另一方面，本发明的半导体装置100的交界部分80的曲率半径约是80nm以上。如图3所示，当交界部分80的曲率半径在80nm以上时，泄漏不良率几乎为0％。
即，从图3的图形可知，在沟槽60底部的交界部分80的曲率半径越大，泄漏不良率越低。
因而，在采用本发明的半导体装置100中，因为交界部分80的曲率半径比以往的半导体装置400的曲率半径大，在交界部分80上应力难以集中，所以在交界部分80上结晶缺陷90难以发生。因此，不妨碍半导体装置100正常工作。例如，在交界部分80不发生结晶缺陷90，就没有电荷从阱泄漏。因此，半导体装置100就不会引起备用不良。
采用本发明的半导体装置中，在STI中使用的沟槽内壁平面和平面的交界上的边、角及角落等的交界部分的周边上应力不集中，在交界部分上不产生结晶缺陷等，不发生不良。

Claims (4)

1.一种半导体装置，其特征在于，包括：
具有形成元件的基板表面的半导体基板；
具有与上述基板表面相对的相对面，用栅绝缘膜和上述半导体基板电气绝缘的栅电极；以及
形成贯通上述栅电极到达上述半导体基板的，电气分离在上述基板表面中形成元件的元件区域和其他区域的沟槽；
其中，位于上述沟槽的侧面和上述沟槽的底面之间的交界部分，形成具有80nm以上曲率半径的曲面形状。
2.一种半导体装置，其特征在于，包括：
具有形成元件的基板表面的半导体基板；
具有与上述基板表面相对的相对面，用栅绝缘膜和上述半导体基板电气绝缘的栅电极；以及
形成贯通上述栅电极到达上述半导体基板的，电气分离在上述基板表面中形成元件的元件区域和其他区域的沟槽；
其中，被形成在上述沟槽的侧面及底面上的各个氧化膜的膜厚度大致相等。
3.权利要求1或2所述的半导体装置，其特征在于：上述沟槽侧面及底面大致是平面。
4.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成栅绝缘膜的步骤；
在上述栅绝缘膜上，形成和上述半导体基板电气绝缘的栅电极的步骤；
为了形成电气分离在上述基板表面中形成元件的元件区域和其他区域的沟槽，蚀刻上述栅电极、上述栅氧化膜及上述半导体基板的步骤；以及
使用CI2或者HBr系列气体进一步蚀刻上述沟槽内部的步骤。
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