CN1402255A - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1402255A
CN1402255A CN02143453A CN02143453A CN1402255A CN 1402255 A CN1402255 A CN 1402255A CN 02143453 A CN02143453 A CN 02143453A CN 02143453 A CN02143453 A CN 02143453A CN 1402255 A CN1402255 A CN 1402255A
Authority
CN
China
Prior art keywords
data
memory
signal
write
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02143453A
Other languages
English (en)
Other versions
CN1236453C (zh
Inventor
山口秀策
内田敏也
柳下良昌
阪东能英
矢田雅大
奥田正树
小林广之
原浩太
藤冈伸也
藤枝和一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1402255A publication Critical patent/CN1402255A/zh
Application granted granted Critical
Publication of CN1236453C publication Critical patent/CN1236453C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4062—Parity or ECC in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

形成用于再生第一存储器块的数据的多个第一存储器块和一个第二存储器块。当读命令与刷新命令彼此冲突时，读控制电路根据刷新命令访问第一存储器块并利用第二存储器块再生读数据。当写命令与刷新命令彼此冲突时，写控制电路根据命令接收的次序操作存储器块。因此，可能在不由用户识别的情况下执行刷新操作。即，提供用户友好的半导体存储器。

Description

半导体存储器
技术领域
本发明涉及要求各存储单元定时的刷新操作的动态RAM。具体地讲，本发明涉及在其内部自动执行刷新操作而不需要来自外部的刷新请求的技术。
背景技术
因为DRAM的存储单元可以被构成得很小，所以适合达到高集成度。但是，为了保持存储在存储单元中的数据，DRAM需要刷新操作。在每个存储单元中需要执行定时的刷新操作。当产生刷新请求时，将在采取高于读操作和写操作的优先级同时执行刷新操作。
在DRAM安装***中，例如，从其自身的刷新定时器产生刷新请求时，控制DRAM的存储器控制器在采取高于读命令(或写命令)的优先级同时馈送刷新命令到DRAM。
同时，与DRAM不同，SRAM不要求刷新操作。然而，因为构成一位单元的元件数量大于构成DRAM的元件数量，所以这不利于达到大容量。
换言之，只要使用DRAM(动态随机存取存储器)存储器芯，当需要时必须被执行刷新操作。进行刷新操作的操作区不能进行访问。其结果是，当刷新操作和访问请求同时到来时，访问将被搁置，直至刷新操作完成为止。
如果DRAM按照不从外部输入刷新请求的SRAM(静态随机存取存储器)那样进行操作，刷新请求需要在其内部定时地产生。为此，当从外部馈送访问请求时，因为要求的访问是在刷新操作以后执行的，执行一次实际单一访问所需时间几乎等效于执行两次存储器芯的操作所用的时间。
在常规的DRAM中，因为存储器控制器也要控制刷新操作，所以，存在着控制的复杂性增加了的缺点。另外，因为在刷新操作期间不可能执行读操作和写操作，与SRAM比较，存在着数据传输速率下降的缺点。
同时，在SRAM中，如上所述达到大容量是困难的，并且另外，与DRAM比较，因为DRAM存储器单元多，SRAM存在着其芯片成本过于昂贵的缺点。
发明内容
本发明的一个目的是提供一种既具有DRAM的大容量也具有SRAM的可用性的半导体存储器。
本发明的另一个目的是提供一种迅速响应来自存储器的外部响应读操作请求并且其数据传输速率高的半导体存储器。
本发明的再一个目的是即使当刷新操作与外部访问请求互相冲突的情况下，也能用存储器的单一操作花费的访问时间执行一次外部访问。
按照本发明的半导体存储器的各个方面之一，该半导体存储器包括多个用于存储数据的第一存储器块和用于存储读出第一存储器块中存储的数据所需的数据的第二存储器块。例如，第二存储器块存储作为数据的第一存储器块的奇偶检验位。第一命令发生器从存储器的外部接收命令，并根据接收的命令产生访问该第一存储器块的读命令或写命令。第二命令发生器产生用于访问第一存储器块或第二存储器块的第二命令。
当读命令和第二命令访问相同的第一存储器块时，即，当读命令与第二命令互相冲突时，按照第二命令读控制电路访问第一存储器块。另外，为了按照读命令操作，读控制电路再生读出数据，该数据应当是利用存储在该第二存储器块和其它各第一存储器块中的数据从第一存储器块原始读出的。因此，即使是当读命令与第二命令互相冲突时，读操作时间也不被延长。也就是说，第二命令的产生不影响读操作。
当写命令和第二命令访问相同的第一存储器时，写控制电路根据各命令接收的次序执行各个操作。例如，当第二命令产生的到来先于写命令时，写控制电路首先按照第二命令访问第一存储器块，并且，而后执行写操作。此时，在半导体存储器中的写操作比通常延迟，但不需要改变从外部馈送的地址定时、写数据等等。因此，第二命令的产生不影响写操作。
如上所述，半导体存储器的用户可以执行读操作和写操作，无须辨别半导体存储器内部产生的第二命令与由用户馈送的读和写命令之间的冲突。这就有可能顺利地向用户提供半导体存储器。
按照本发明的半导体存储器的另一方面，第一和第二存储器块是由经一段时间数据消失的易失性存储器单元构成的。第二命令是用于执行各个存储器单元刷新操作的周期性产生的刷新命令。因此，用户可以使用半导体存储器，而无须对刷新有任何顾及。例如，应用本发明到DRAM，使得在安装DRAM的***不需要刷新控制器。换言之，用户可以按象SRAM一样的方式使用DRAM。
按照本发明的半导体存储器的另一方面，对于第一和第二存储器块，作为馈送写命令之间的最小间隔的外部写周期将被设置得长于作为实际写操作时间的内部写周期。写命令被馈送许多次的同时，刷新周期可以被无故障地***。因此，即使是在写命令被馈送许多次的情况下，也可能防止保存在存储器单元中的数据被破坏。作为例子的方式，在时钟同步型的半导体存储器中，当外部写入周期被设置为n个时钟周期(n是等于或大于1的整数)，内部写周期被设置为n-0.5时钟周期。在这种情况下，当刷新周期是3.5时钟周期时，在7个写操作期间可以***一个刷新周期。
按照本发明的半导体存储器的另一方面，当内部写周期被设置为n-0.5时钟周期时，每次馈送写命令或刷新命令，周期转换电路交替地操作第一和第二周期发生器，分别与外部时钟的第一沿和第二沿同步地进行操作。第一周期发生器产生第一定时信号，用于执行与外部时钟的第一沿同步的内部操作周期。第二周期发生器产生第二定时信号，用于执行与外部时钟的第二沿同步的内部操作周期。两个周期发生器被交替地使用，用于执行写操作或刷新操作，通过这种方式容易执行每个操作的控制。
按照本发明的半导体存储器的另一方面，写控制电路包括状态控制电路。该状态控制电路连续地保持在写操作期间馈送的下次的各写命令，执行对应于馈送的各命令之一的写操作，该命令是在该写操作完成以后还被保持。因此，在连续写操作期间，即使***刷新操作时，在刷新操作以后，也能可靠地执行写操作。
如上所述，执行每次写操作时，设置将长于内部写周期的外部写周期，可以减少从写命令的馈送到写操作的开始期间延迟的出现。外部写周期与内部写周期之间的差可以设置成，当馈送下一个刷新命令时使得延迟的时间消除。
按照本发明的半导体存储器的另一方面，在写操作或者刷新操作中，当读命令被馈送到第一存储器块时，读控制电路利用存储在除了在操作中的第一存储器外的第一存储器块和第二存储器块的数据再生读数据。这使得即使在半导体存储器内读操作或写操作与刷新操作互相冲突时，也有可能执行在无访问时间延迟的读操作。
按照本发明的半导体存储器的另一方面，仅第一和第二存储器块之一响应于刷新命令被刷新。这使得即使当将被执行读操作的第一存储器块处于刷新操作下时，能利用其它存储器块进行安全再生。在第二存储器块处于刷新操作的情况下，对应于读命令，数据可以从第一存储器块直接读出。
按照本发明的半导体存储器的另一方面，刷新计数器连续地指示在第一和第二存储器块将要执行的刷新操作。当向由刷新计数器指示的存储器块馈送读命令时，即使在指示的存储器块中未执行刷新操作时，读控制电路利用存储在第二存储器块中的数据再生读数据。因此，即使在读命令前或后立即产生刷新请求，读控制电路可以利用其它存储器块再生读数据。按照刷新计数器的值，预先确定执行正常操作和再生操作，使得可能容易实现读控制电路的控制，并且还能实现简单的电路配置。
按照本发明的半导体存储器的另一方面，该半导体存储器包括多个用于输入/输出数据的数据输入/输出端。对应于互相不同的数据输入/输出端分别形成各个第一存储器块。即，在读操作中，所有第一存储器块连续地进行操作输出读数据。当产生刷新请求时，由于刷新操作始终仅1位，读数据中的不可读数据从数据输入/输出端输出。这使得存储在正在刷新的第一存储器块中的数据通过利用其它第一存储器块和第二存储器块安全再生。
同时，在对应于地址形成第一存储器块的情况下，一个单一第1存储器块对应于多个数据输入/输出端。对于再生读数据，这要求第二存储器块的容量增加。另外，读控制电路的读控制变得更复杂。
按照本发明的半导体存储器的另一方面，该半导体存储器包括多个由第一存储器块和第二存储器块组成的存储器组。在多个存储器组中的第一存储器块或第二存储器块的任何一个中执行响应于刷新命令的刷新操作。即，对于每个存储器组执行读操作和写操作，并且对于多个存储器组执行刷新操作。这导致需要的刷新命令发生数减至最小刷新所有存储器单元并延长了刷新命令的产生间隔。
按照本发明的半导体存储器的另一方面，第一和第二存储器块被安排在各存储器组的每个的第一方向。各存储器组被安排在垂直于第一方向的第二方向。响应于刷新命令的刷新操作在对准第二方向的第一和第二存储器块中执行。安排各存储器块在第一方向同时在读和写操作中激活和各存储器块在第二方向同时在刷新操作中激活，例如，允许多个存储器组共享读出放大器、解码器等等，并允许芯片尺寸减小。
按照本发明的半导体存储器的另一方面，在第一方向上安排列选择开关、列解码器、字解码器、和读出放大器，因此这些电路可以由多个存储器组共享，并且芯片尺寸可以减小。
按照本发明的半导体存储器的另一方面，时钟发生器接收外部时钟，并产生作为内部电路的同步信号的内部时钟。第一命令接收器电路与外部时钟的第一沿同步地接收写命令。第二命令接收器电路与外部时钟的第二沿同步地接收刷新命令。判优器确定将在第一和第二命令接收器电路执行的接收写命令和刷新命令的次序。通过时钟的最后一半或更多的写命令和刷新命令的移位接收使得容易确定命令接收的次序。即，判优器可以被简单地构成。
按照本发明的半导体存储器的另一方面，时钟发生器接收外部时钟，并产生作为内部电路同步信号的内部时钟。第一命令发生器以分别与外部时钟的第一沿和第二沿同步地接收命令，并且按照接收的命令产生读命令和写命令。例如，第一沿是上升沿和第二沿是接着第一上沿的下降沿。因为命令是分别与两个相邻沿同步接收的，所以可能缩短各命令的输入之间的间隔并且缩短访问时间。
按照本发明的半导体存储器的另一方面，时钟发生器接收外部时钟，并产生作为内部电路的同步信号的内部时钟。数据输入电路响应于单一写命令以与外部时钟同步的方式连续地输入写数据。第一命令发生器从写命令的接收开始接收数据的时间长度是根据对应于单一写命令接收的写数据的次数的脉冲串长度而变化的。因此，有可能增加数据总线的效率。
按照本发明的半导体存储器的另一方面，该半导体包括多个独立操作的存储体。每个存储体包括多个第一存储器块和第二存储器块。时钟发生器接收外部时钟，并产生作为内部电路同步信号的内部时钟。数据输出电路响应于单一读出命令与外部时钟同步地连续输出读出数据。数据输入电路响应于单一写入命令与外部时钟同步地连续输入写入数据。连续地访问各互相不同的存储体，读命令和写命令之间的最小间隔根据作为对应于单一读命令输出的读出数据的次数的脉冲串长度而变化。用于根据半导体存储器的内部操作馈送命令设置的规范，能使控制内部操作的控制电路的配置简化。
按照本发明的半导体存储器的另一方面，半导体存储器包括对应于数据输入/输出端分别形成2m读数据总线线路。数据转换电路确定来自存储器块的数据被发送到读数据总线线路的哪个线路。并/串变换电路把通过读数据总线线路发送的并行读数据变换为串行数据。脉冲串长度可以设置为m或2m(m是等于或大于1的整数)。当脉冲串长度设置为2m时，数据转换电路利用所有2m读数据总线线路发送读数据到并/串变换电路。另外，数据转换电路可替代地利用m数据总线线路发送m片读数据到并/串变换电路。因此，有可能减小数据总线的数据发送周期，特别是当脉冲串长度为m时。其结果，可以实现高时钟频率的操作。
按照本发明的半导体存储器的另一方面，该半导体存储器包括对应于数据输入/输出端分别形成的2m写数据总线线路。数据转换电路确定从外部馈送的数据由哪个线路被发送到写数据总线线路。并/串变换电路变换外部馈送的串行写数据为将被输出到写数据总线线路的并行数据。当脉冲串长度设置为2m时，并/串变换电路同时输出2m片经变换的并行写数据到2m写数据总线线路。当脉冲串长度设置为m时，并/串变换电路交替地输出m片经变换的并行写数据到m写数据总线线路。因此，有可能减小数据总线的数据发送周期，特别是当脉冲串长度为m时。其结果，可以实现高时钟频率的操作。
按照本发明的半导体存储器的另一方面，时钟发生器接收外部时钟，并且产生作为内部电路的同步信号的内部时钟。数据输入电路响应于单一写命令与外部时钟同步地连续输入写数据。屏蔽控制电路对与外部时钟同步输入的每个写数据屏蔽在各个存储器块的写操作。在相同定时馈送的所有写数据被写入或被屏蔽，使得存储在第二存储器块中的数据可以被容易地产生。因此，可以简化用于产生存储在第二存储器块中数据的电路。
按照本发明的半导体存储器的另一方面，数据输出电路从存储器块按与从内部时钟产生的内部数据选通信号同步地输出读数据。数据输入电路与从外部馈送的外部数据选通信号同步地从外部接收馈送的数据。模式寄存器确定是通过相同的端还是分别通过不同的端输入/输出外部和内部数据选通信号。因此，能满足用户的各种需要。
按照本发明的半导体存储器的另一方面，刷新计数器指示将要执行刷新操作的存储器单元，并且计数每个刷新请求。刷新计数器的低位对应于正在选择的存储体的存储体地址。对每个存储体执行刷新操作。减少刷新控制电路的数量，协调地工作可以进一步降低刷新操作期间的峰值电流。另外，因为多个存储体被交替地刷新，所以与同一存储体被连续地刷新比较，可以缩短刷新请求的产生间隔。因此，即使利用低的操作频率，也可能满足对于刷新所有存储器单元的周期的需要。换言之，操作频率的下限可以被设置为更低的值。
按照本发明的半导体存储器的另一方面，该半导体存储器包括包含用于分配和存储对应于相同地址的多个数据位的多个存储器块的存储器芯，和用于控制该存储器芯的控制电路。该控制电路能够独立地控制多个存储器块的刷新操作，以便按不同的时序执行对一个存储器块和另一个存储器块的刷新操作。
对多个存储器块独立地执行刷新操作使得可能协调地处理来自外部的访问请求和刷新操作。即，在相同定时，可以执行对各存储器块的一部分进行刷新操作和从外部对其它各存储器块的访问。因此，在对存储器芯的单一操作花费的访问时间内可以实现读操作。即，可以迅速地执行读操作。
附图说明
从下面结合附图的详细描述中，本发明的特点、原理、和效用将变得更加清楚，其中各附图中相似的部件是由相同的标号表示，其中：
图1是表示本发明的写操作基本原理的时序图；
图2是表示本发明的读操作基本原理的时序图；
图3是表示第一实施例的方框图；
图4是按照第一实施例的响应于输入命令的半导体存储器的状态转换图；
图5是按照第一实施例的表示接收第一和第二命令的信号状态的说明图；
图6是按照第一实施例的表示读操作中输出数据的次序的说明图；
图7是按照第一实施例的表示可变写长度的细节的说明图；
图8是当可变写长度改变时表示写操作(BL＝2)的时序图；
图9是当可变写长度改变时表示写操作(BL＝4)的时序图；
图10是表示如图3所示的输入控制块的细节的电路图；
图11是表示如图10所示的锁存电路和触发器电路细节的电路图；
图12是表示如图3所示的输入控制块的操作的时序图；
图13是表示存储体细节的方框图；
图14是表示如图3所示的刷新计数器的刷新操作的操作和概要的时序图；
图15是表示如图13所示的存储器块细节的方框图；
图16是表示行块RBLK的细节的方框图；
图17是表示如图13所示的第一控制电路中的地址寄存器细节的电路图；
图18是表示在如图13所示的第一控制电路中的状态控制电路细节的电路图；
图19是表示在如图13所示的第一控制电路中的定时信号发生器细节的电路图；
图20是表示如图13所示的第一控制电路的操作的时序图；
图21是表示在如图13所示的第二控制电路中的判优器细节的电路图；
图22是表示如图21所示的判优器的操作的时序图；
图23是表示如图13所示的第二控制电路中的地址寄存器细节的电路图；
图24是表示如图13所示的第二控制电路中的状态控制电路细节的电路图；
图25是表示如图13所示的第二控制电路中的定时信号发生器细节的电路图；
图26是表示图24所示的状态控制电路操作的时序图；
图27是表示图13的输入/输出控制电路中的数据输入电路的细节的方框图；
图28是表示图27的串/并联变换电路细节的电路图；
图29是表示图28的串/并联控制电路操作的时序图(脉冲串长度＝“4”)；
图30是表示图28的串/并联控制电路操作的时序图(脉冲串长度＝“2”)；
图31是表示图27所示的数据输入电路操作的时序图；
图32是表示图3的输入/输出控制电路中的数据输出电路细节的方框图；
图33是表示图32的奇偶校验电路细节的电路图；
图34是表示图33的奇偶校验电路操作的时序图(脉冲串长度＝“4”)；
图35是表示图32所示的串/并联变换电路细节的电路图；
图36是表示图35所示的计数器Pl细节的电路图；
图37是表示图35所示的计数器POR和POF细节的电路图；
图38是表示图35所示的数据转换电路细节的电路图；
图39是表示图35的串/并联变换电路操作的时序图(脉冲串长度＝“4”)；
图40是表示图35的串/并联变换电路操作的时序图(脉冲串长度＝“4”)；
图41是表示图35的串/并联变换电路操作的时序图(脉冲串长度＝“2”)；
图42是表示图35的串/并联变换电路操作的时序图(脉冲串长度＝“2”)；
图43是表示按照第一实施例的读操作的一个例子的时序图；
图44是表示按照第一实施例的写操作的一个例子的时序图；
图45是表示按照第一实施例的写操作的一个例子的时序图；
图46是表示按照第一实施例的写操作的一个例子的时序图；
图47是表示按照第一实施例的读操作的一个例子的时序图；
图48是表示按照第一实施例的半导体存储器的AC规范的说明图；
图49是表示从相同存储体BK读操作的一个例子的时序图(脉冲串长度＝“2”)；
图50是表示从相同存储体BK读操作的一个例子的时序图(脉冲串长度＝“4”)；
图51是表示从相同存储体BK写操作的一个例子的时序图(脉冲串长度＝“2”)；
图52是表示从相同存储体BK写操作的一个例子的时序图(脉冲串长度＝“4”)；
图53是表示从多个存储体BK读操作的一个例子的时序图(脉冲串长度＝“2”)；
图54是表示从多个存储体BK读操作的一个例子的时序图(脉冲串长度＝“4”)；
图55是表示从多个存储体BK写操作的一个例子的时序图(脉冲串长度＝“2”)；
图56是表示从多个存储体BK读操作的一个例子的时序图(脉冲串长度＝“4”)；
图57是表示从/到相同存储体BK读操作和写操作的一个例子的时序图(脉冲串长度＝“2”)；
图58是表示从/到相同存储体BK读操作和写操作的一个例子的时序图(脉冲串长度＝“4”)；
图59是表示从/到多个存储体BK读操作和写操作的一个例子的时序图(脉冲串长度＝“2”)；
图60是表示从/到多个存储体BK读操作和写操作的一个例子的时序图(脉冲串长度＝“4”)；
图61是表示按照第二实施例的读操作的时序图；
图62是表示按照第三实施例的奇偶校验电路的细节的电路图；
图63是表示按照第四实施例的存储器块的细节的方框图；
图64是表示按照第四实施例的行块的细节的方框图；
图65是表示按照第五实施例的概要的细节的说明图；
图66是表示存储器芯的另一个构成例子的说明图；
图67是表示刷新计数器的另一个构成例子的说明图；
图68是第六实施例的存储器芯的示意图；
图69(A)到(C)是写奇偶校验操作序列的图；
图70(A)和(B)是数据校正序列的图；
图71是与来自存储器芯的输出有关的控制信号发生器的方框图；
图72(A)和(B)是表示半导体存储器的整个操作的图；
图73是与到存储器芯的输入有关的控制信号发生器的方框图；
图74是内部命令保持电路的电路图；
图75是表示内部命令保持电路的操作波形的电路图；
图76是刷新块选择器的电路图；
图77是表示刷新块选择器的操作波形的电路图；和
图78是表示存储器芯构成的图。
具体实施方式
下面，将参照附图说明本发明的优选实施例。
图1表示半导体存储器的写操作的基本原理。按照本发明，必须将执行写操作(内部写周期tIRC)的内部电路的操作时间设计为，使其变得短于从外部馈送(外部写周期tERC)的馈送写命令WRA的最小间隔。例如，外部写周期tERC被设置为4倍时钟周期，并且内部写周期tIRC被设置为3.5倍时钟周期，比外部写周期tERC短0.5周期。0.5周期的余量累积使得刷新周期将被***到多个写周期之间。
具体地，在7个外部写周期(28时钟周期)期间，实际执行写操作的内部写周期为24.5时钟周期。即，在执行7次写操作的同时，产生3.5时钟周期的余量。利用这个余量执行刷新操作，因此有可能在不用从外部识别的情况下执行刷新操作。一般，在4次外部写周期期间，当可以执行n次内部写操作和一次刷新操作时，可以隐藏来自外部的刷新操作。
在附图中，与写命令WRA同步地执行第一写操作WRITE0，并因此在完成写操作以后产生0.5时钟的余量。在执行下一个写操作WRITE1的同时，产生刷新请求REFRQ。例如，与时钟信号CLK的下降沿同步地产生刷新请求REFRQ。刷新操作等待将要执行的写操作WRITE1的完成。另外，伴随第二写命令WAR的写操作WRITE2等待将要执行的刷新操作的完成。类似地，第三到第七写操作WRITE3到WRITE7分别等待将要执行的紧接着在前的写操作WRITE2到WRITE6的完成。
在写操作中，当写数据被实际写入存储器单元时，对于安装该半导体存储器的***识别定时是必须的。因此，如上所述，即使从写命令WRA到实际写操作的时间改变时，也不会出现与***有关的问题。同样，当读命令在数据写入到存储器单元之前被馈送到存储器单元时，需要作为读数据在被写入存储器单元之前输出写数据的控制电路。
写操作WRITE7允许将被消除的外部写周期与内部写周期之间的延迟。接着的写操作WRITE8到WRITE9与写命令WRA同步地分别执行。
图2表示半导体存储器的读操作的基本原理。该半导体存储器包括，例如9个数据输入/输出端DQ0到DQ8。按照本发明，分别对应于数据输入端DQ0到DQ8形成9个存储器块BLKDQ0到BLKDQ8(第一存储器块)和用于存储写数据DQ0到DQ8的9位奇偶校验位的存储器块BLKP(第二存储器块)。即，写数据DQ0到DQ8和奇偶校验位构成一个码字。在存储器块BLKDQ0到BLKDQ8和BLKP的任何一个中执行刷新操作。在一个码字中，由于在仅一个存储器块中的刷新，所以不能执行读操作。因此，执行刷新操作的存储器块的的读数据可以被容易地仅通过除正在执行刷新操作的存储器块外的该存储器块进行再生。
如图所示，在写操作中，当写数据DQ0到DQ8为“011101010”时，“1”被写入存储器块BLKP，使得“1”的数变为偶数(偶数校验的例子)。此时，当网状存储器块BLKDQ1处于刷新操作时，仅通过时间上的移位执行存储器块BLKDQ1的写操作，如图1所示。
在读操作时，当存储器块BLKDQ1处于刷新操作时，来自存储器块BLKDQ0、BLKDQ2到BLKDQ8和BLKP的读数据经受EOR操作。另外，EOR操作的结果和来自处于刷新操作的存储器块BLKDQ1的读数据经受EOR操作，并且，其结果作为读数据被输出。
更为确切地讲，当来自存储器块BLKDQ1的数据(不是原始读出的数据)与保持在存储器单元中的数据相同时，第一EOR操作的结果无故障地变为“0”。因此，输出来自存储器块BLKDQ1的数据，作为下一个EOR操作的结果。
同时，当来自存储器块BLKDQ1的数据相反于保持在存储器单元中的数据时，第一EOR操作的结果无故障地变为“1”。因此，通过下一个EOR操作，来自存储器块BLKDQ1的数据被反相并输出。
来自未执行刷新操作的存储器块BLKDQ0和BLKDQ2到BLKDQ8的读数据不进行EOR操作而直接输出。与来自存储器块BLKDQ0和BLKDQ2到BLKDQ8的读数据比较，来自经刷新操作的存储器块BLKDQ1的读数据被延迟EOR门的延迟时间。结果，访问时间不太可能被大大延迟。
图3表示按照本发明的半导体存储器的第一实施例。这个半导体存储器利用CMOS工艺形成在硅衬底上作为时钟同步型DDR(双数据速率)的半导体存储器。DDR是按与时钟信号(包括数据选通信号)的上升沿和下降沿两者同步地进行输入/输出数据的接口。该半导体存储器包括输入控制块100、刷新控制块200、数据控制块300、存储体BK0和BK3、模式寄存器2、数据等待时间控制电路4、忙寄存器6和DLL(延迟锁相环)电路8。
半导体存储器包括用于接收来自外部的时钟信号CLK和/CLK(外部时钟)、参考电压VREF、片选信号/CS、功能信号FN、存储体地址信号BA1到BA0、地址信号A14到A0和复位信号/RST的各输入端，以及用于输入/输出数据信号DQA8至DQA0、DQB8至DQB0、DQC8至DQC0和DQD8至DQD0、和数据选通信号DQSA、DQSB、DQSC、DQSD的输入/输出端。即，该半导体存储器包括9位数据的输入/输出端和将在下面描述的用于4个数据组BYTEA、BYTEB、BYTEC、BYTED数据选通端。应当指出的是，以“/”开始的符号表示负逻辑。各个信号线由粗实线表示每个粗实线包含多个线。由粗实线表示的各信号线的某些电路被连接到由对应于各个信号线的多个电路组成的电路。
输入控制块100包括时钟缓冲器(时钟发生器)10、命令锁存/解码器(第一命令发生器、第一命令接收器电路)12、存储单元地址锁存/解码器14和地址锁存器16。将参照下面将要描述的图10到12说明输入控制块100的细节。
刷新控制块200包括刷新定时器(第二命令发生器)20、刷新请求电路(第二命令接收器电路)22、和刷新计数器24。刷新定时器20按规则间隙输出刷新开始信号REFS(刷新命令)。刷新请求电路22接收刷新开始信号REFS，并与内部时钟信号ICLK的下降沿相同步地输出接收的信号作为刷新请求信号REFRQ(刷新命令)。刷新计数器24与刷新请求信号REFRQ的上升沿相同步地执行计数操作，该计数值被作为刷新地址REFAD进行输出。将参照下面将要描述的图14说明刷新地址REFAD的细节。
数据控制块300包括输入/输出控制电路30A、30B、30C、和30D，每个电路对应于数据组BYTEA、BYTEB、BYTEC、和BYTED。将参照下面将要描述的图27到42说明数据控制块300的细节。
模式寄存器2从命令锁存/解码器12接收模式寄存器命令信号MRSP，并按照地址信号设置一个值。模式寄存器2按照寄存器的内容输出脉冲串型信号SEQ/INT、脉冲串长度信号BL4/2等等到内部电路。模式寄存2的细节将参照下面将要描述的图5到图6进行说明。
数据等待时间控制电路4从命令锁存/解码器12接收读命令信号RDAP、RLAP和写命令信号WRAP和WLALP，和内部时钟信号ICLK和/ICLK，并输出控制信号到数据控制块300。
忙寄存器6从存储单元BK0到BK8接收忙信号BDQ0到BDQ8，对各个数据输入/输出端的每个位数接收的信号经过OR运算，并且输出这些信号作为忙标志信号BFDQ0到BFDQ8(BFDQ#)。
DLL电路8调整内部时钟信号ICLK的相位并产生相位调整的时钟信号PCLK。在读操作中，数据控制块300的输入/输出控制电路30A、30B、30C、和30D分别与相位调整的时钟信号PCLK同步地输出数据选通信号DQSA、DQSB、DQSC、和DQSD。即，DLL电路8是使数据选通信号DQSA、DQSB、DQSC、和DQSD将与从外部馈送的时钟信号CLK同相的电路。
存储体BK0到BK8中的每个存储体包括多个存储芯，该存储芯包括DRAM的多个存储器单元。存储体BK0到BK8的细节将参照下面将要描述的图13到图26进行说明。
图4是响应于命令的输入半导体存储器的状态变换图。该半导体存储器包括由粗实线椭圆表示的3个操作模式和由细实线椭圆表示的4个操作状态。这些操作模式是读操作模式READ、写操作模式WRITE、和模式寄存器设置模式MODE。操作状态是备用状态DESL(等待)、激活状态ACTIVER和ACTIVEW、和复位状态CHIP-RESET。因为这些半导体存储器不用外部识别地自动执行刷新操作，所以刷新模式或刷新命令是不存在的。
当这些状态的每个接收了读命令RDA、写命令WRA、模式寄存器设置命令MRS、低位地址锁存命令LAL或去选择命令DESL时，或当复位端/RST接收预定电压时，相应的操作模式和操作状态进行移位。箭头表示这种移位的方向。
RDA命令、WRA命令、MRS命令、LAL命令、和DESL命令是由片选信号/CS和功能信号FN确定的。在类似这些命令中，由细线箭头表示的RDA命令和WRA命令是在备用状态DESL中可以接收的第一命令。由虚线箭头表示的MRS命令和LAL命令是在激活状态ACTIVER和ACTIVEW可以接收的第二命令。即，第二命令是在第一命令接收以后可以接收的命令。因此，为了移位读操作模式、写操作模式和模式寄存器设置模式，需要接收第一命令并且然后接收第二命令。另外，激活状态ACTIVER和ACTIVEW的周期是在第一命令的接收以后直至第二命令的接收的周期。
由粗实线表示的箭头意味着自动返回到备用状态DESL，与来自外部的命令无关。即，模式寄存器2的读操作、写操作和设置操作以后，该半导体存储器转移到备用状态DESL，而不需要来自外部的控制。
应当注意到，在写操作模式中的“缓冲器”意味着该半导体存储器具有迟写入功能。该迟写入功能是在缓冲器中暂时保持写入数据并与下一个写命令同步地写所保持的数据到存储器单元中的功能。由于迟写入功能，可能在读操作以后，迅速地馈送写命令WRA并改善数据的总线占用率。
图5表示用于接收第一和第二命令的信号状态。在图中，符号“H”表示高电平，符号“L”表示低电平，符号“X”表示任意高电平或低电平，符号“BA”表示存储体地址、和符号“UA”表示高位地址。另外，符号“VW”、“TE”和“V”的每个表示预定的高电平或者低电平。第一命令和第二命令分别与时钟信号CLK的连续上升沿和下降沿同步地进行接收。
当片选信号/CS处在高电平时，如图3所示的命令锁存/解码器12与时钟信号CLK的上升沿同步地接收DESL命令。通过接收DESL命令，半导体存储器的状态重新变为备用状态DESL。即，DESL命令是用于保持该芯片的非选择状态。
当片选信号/CS处在低电平和功能信号FN处在高电平时，命令锁存/解码器12与时钟信号CLK的上升沿同步地接收RDA命令。在接收RDA命令的同时，接收存储体地址信号BA1到BA0和地址信号A14到A0。分别作为存储器体地址BA和高位地址UA，通过接收RDA命令，半导体存储器的状态变为图4的被激活状态ACTIVER。
当片选信号/CS处在低电平和功能信号FN处在低电平时，命令锁存/解码器12与时钟信号CLK的上升沿同步地接收WRA命令。在接收WRA命令的同时，分别作为存储器体地址BA和高位地址UA，接收存储体地址信号BA1到BA0和地址信号A14到A0。通过接收WRA命令，半导体存储器的状态变为图4的被激活状态ACTIVEW。
在激活状态ACTIVER中，当片选信号/CS处在高电平时，命令锁存/解码器12与时钟信号CLK的下降沿同步地接收LAL命令。在接收LAL命令的同时，接收地址信号A5到A0作为低位地址LA。在接收LAL命令以后，半导体存储器执行读操作并且此后返回备用状态DRSL。
在激活状态ACTIVEW中，当片选信号/CS处在高电平时，命令锁存/解码器12与时钟信号CLK的下降沿同步地接收LAL命令。在接收LAL命令的同时，分别作为可变写长度VW和低位地址LA，接收地址信号A14到A7和地址信号A5到A0。可变写长度VW是用于设置写数据的屏蔽的位，如图7到9所示，将在下面描述。在接收LAL命令以后，半导体存储器执行写操作，并且此后返回备用状态DRSL。因此，不仅LAL命令确定执行读操作和写操作的哪个操作。换言之，操作模式根据第一和第二命令进行限制。
在激活状态ACTIVER中，当片选信号/CS处在低电平时，命令锁存/解码器12与时钟信号CLK的下降沿同步地接收MRS命令。在接收MRS命令的同时，接收地址信号A7、A3和A2到A0，分别作为测试使能位TE、脉冲串类型位和脉冲串长度位。
测试使能位TE是用于设置操作模式为正常模式或者测试模式的位。当测试使能位TE处在低电平时，转移到正常模式，并当测试使能位TE处在高电平时，转移到测试模式。测试模式是在制造期间由半导体制造商使用的模式。即，当用户馈送MRS命令时，地址A7需要处于低电平。
脉冲串类型BT是用于设置读数据输出次序的位。当脉冲串类型BT处在低电平时，读数据按顺序模式输出，和当脉冲串类型BT处在高电平时，读数据按交错模式输出。顺序模式和交错模式的细节将参照将在下面描述的图6进行说明。
脉冲串长度BL设置通过一次读操作连续输出读数据的数量和通过一次写操作连续输出写数据的数量。当脉冲串长度位为按二进制数的“001”时，脉冲串长度BL设置“4”。
图6表示在读操作中数据输出的次序。图中的“脉冲串计数”表示将要输出的读数据的地址。当脉冲串长度BL为“2”时，由利用LAL命令馈送的地址A0连续输出两个读数据。
当脉冲串长度BL为“4”并在顺序模式情况时，由利用LAL命令馈送的地址A1到A0连续输出4个读数据。当利用LAL命令馈送的地址信号A1到A0是“10”和“00”时，当脉冲串长度BL为“4”并在交错模式情况时，将被输出的读数据和顺序模式的次序是相同的。而，当地址信号A1到A0是“01”和“11”时，与顺序模式数据比较，第二和第四地址被替换，并输出读数据。
图7表示馈送给数据屏蔽控制电路(未示出)的可变写长度VW的细节。用于设置可变写长度VW的地址A14到A13(VWa0到VWa)、A12到A11(VWb0到VWb1)、A10到A9(VWc0到VWc1)和A8到A7(VWd0到VWd1)分别被分配给数据组BYTEA、BYTEB、BYTEC和BYTED。即，两位的VW0和VW1确定哪个写数据位被屏蔽。在图中的D0、D1、D2和D3表示按照脉冲串长度BL馈送的写数据，屏蔽的写数据表示这些数据是被屏蔽的。屏蔽的写数据不被写入到存储器单元。
在脉冲串长度BL为“2”的情况下，当VW0到VW1位是“00”时，数据屏蔽控制电路屏蔽所有的写数据；当VW0到VW1位是“10”时，写入所有写数据；当VW0到VW1位是“11”时，仅写入第一个字。应当描述为，一个字意味着相应数据组BYTEA、BYTEB、BYTEC和BYTED的9位写数据DQ8到DQ0。
在脉冲串长度BL是“4”的情况下，当VW0到VW1的位数是“00”时，数据屏蔽控制电路屏蔽所有写数据；当VW0到VW1的位数是“01”时，写入所有写数据；当VW0到VW1的位数是“10”时，仅写入第一个字；和当VW0到VW1的位数是“11”时，仅写入第一个字。
图8和图9表示当脉冲串长度BL是“2”和“4”时，当可变写长度VW改变时的写操作。
如图8所示，分别与时钟信号CLK的第零上升沿和下降沿同步地馈送写命令WRA和低位地址锁存命令LAL。利用LAL命令馈送的地址A14到A13(VWa0到VWa1)、A12到A11(VWb0到VWb1)、A10到A9(VWc0到VWc1)和A8到A7(VWd0到VWd1)分别是“00”、“01”、“11”和“11”。写数据D0和D1与时钟信号CLK的第三上升沿和下降沿同步地馈送给BYTEA、BYTEB、BYTEC和BYTED的每个数据组。按照利用LAL命令馈送的地址A14到A7，半导体存储器屏蔽写数据。
同样，分别与时钟信号CLK的第四上升沿和下降沿同步地馈送写命令WRA和低位地址锁存命令LAL。利用LAL命令馈送的地址A14到A13(VWa0到VWa1)、A12到A11(VWb0到VWb1)、A10到A9(VWc0到VWc1)和A8到A7(VWd0到VWd1)分别是“11”、“00”、“01”和“11”。写数据D0和D1与时钟信号CLK的第七上升沿和下降沿同步地馈送给BYTEA、BYTEB、BYTEC和BYTED的每个数据组。按照利用LAL命令馈送的地址A14到A7，半导体存储器屏蔽写数据。
如图9所示，分别与时钟信号CLK的第零上升沿和下降沿同步地馈送写命令WRA和低位地址锁存命令LAL。利用LAL命令馈送的地址A14到A13(VWa0到VWa1)、A12到A11(VWb0到VWb1)、A10到A9(VWc0到VWc1)和A8到A7(VWd0到VWd1)分别是“00”、“01”、“10”和“11”。写数据D0、D1、D2和D3与时钟信号CLK的第二和第三上升沿和下降沿同步地馈送给BYTEA、BYTEB、BYTEC和BYTED的每个数据组。按照利用LAL命令馈送的地址A14到A7，半导体存储器屏蔽写数据。
类似地，分别与时钟信号CLK的第四上升沿和下降沿同步地馈送写命令WRA和低位地址锁存命令LAL。利用LAL命令馈送的地址A14到A13(VWa0到VWa1)、A12到A11(VWb0到VWb1)、A10到A9(VWc0到VWc1)和A8到A7(VWd0到VWd1)分别是“11”、“10”、“01”和“00”。写数据D0、D1、D2和D3与时钟信号CLK的第六和第七上升沿和下降沿同步地馈送给BYTEA、BYTEB、BYTEC和BYTED的每个数据组。按照利用LAL命令馈送的地址A14到A7，半导体存储器屏蔽写数据。
图10表示图3所示的输入控制块100的细节。时钟缓冲器10包括用于接收互相互补的时钟信号CLK和/CLK并用于产生互相互补的内部时钟信号ICLK和/ICLK的两个差分放大器。在图中，内部时钟信号/ICLK的信号线是由虚线表示的。
命令锁存/解码器12包括接收片选信号/CS和功能信号FN的差分放大器，锁存电路12a、12b、12c、12d、12e和12f，从锁存电路12a到12f接收输出并产生读命令信号RDAP和RDALP、写命令信号WRAP和WLALP和模式寄存器命令信号MRSP的解码电路(5AND电路)。
锁存电路12a和12b(第一命令接收器电路)分别与时钟信号CLK的上升沿同步地接收片选信号/CS和功能信号FN，以便判断如图5所示的第一命令。锁存电路12c、12d、12e和12f分别与内部时钟信号/ICLK的上升沿(时钟信号CLK的下降沿)同步接收片选信号/CS、写命令信号WRAP和读命令信号RDAP，以便判断图5所示的第二命令。
解码电路(第一命令发生器)从锁存电路12a到12f接收输出，并按照图5的逻辑产生命令信号RDAP、RLALP、WRAP、WLALP。当馈送RDA命令和WRA命令(两者是第一命令)时，分别激活命令信号RDAP和WRAP。当在RDA命令以后馈送LAL命令和在WRA命令后馈送LAL命令时(两者是第二命令)，分别激活命令信号RLALP和WLALP。当在RDA命令以后馈送MRS命令时，激活命令信号MRSP。
存储体地址锁存/解码器14包括用于接收存储体地址信号BA1到BA0的差分放大器、触发电路14a和存储体解码器14b。触发电路14a与内部时钟信号ICLK的上升沿同步地接收存储体地址信号BA1到BA0。存储体解码器14b按照来自触发电路14a的输出激活存储体信号BNK3到BNK0的任何一个。
地址锁存器16包括分别与内部时钟信号ICLK和/ICLK的上升沿同步操作的触发电路16a和16b。触发电路16a对应于图5中的第一命令，并输出利用RDA命令和WRA命令馈送的地址信号A14到A0，作为高位地址信号UA14到UA0。触发电路16b对应于图5中的第二命令，并输出利用LAL命令和MRS命令馈送的地址信号A14到A0，作为低位地址信号LA14到LA0。
图11表示如图10所示的锁存电路12a到12f(LAT)的每一个和触发电路14a、16a和16b(DFF)的每一个的细节。
锁存电路LAT包括两个其输入端和输出端互相连接的CMOS反相器，安排在各CMOS反相器与地线之间的nMOS晶体管并分别接收输入信号D及其反相信号，和pMOS晶体管和nMOS晶体管受时钟信号CK控制并激活锁存电路LAT。
锁存电路LAT被与时钟信号CK的上升沿同步激活，并按照此时接收的输入信号D的电平，输出互相互补的输出信号Q和/Q。
触发电路DFF是通过增加三态缓冲器和锁存器到锁存电路LAT的输出端构成的。在以低电平和以高电平接收输入信号D时，在图的上侧的三态缓冲器分别输出低电平和高电平，并且在图的下侧的三态缓冲器分别输出高电平和低电平。当时钟信号CK处于低电平时，两个三态缓冲器关断其输出。此时，保持在锁存器中的数据作为输出信号Q和/Q输出。
图12表示图3所示的输入控制块的操作。在这个例子中，将解释读命令RDA、低位地址锁存命令LAL、写命令WRA、低位地址锁存命令LAL、读命令RDA和模式寄存器设置命令MRA被顺序馈送的情况。
首先，与时钟信号CK的第零上升沿和下降沿同步馈送RDA命令和LAL命令。图10所示的命令锁存/解码器12分别按照RDA命令和LAL命令激活读命令RDAP和RLALP(图12(a))。存储体锁存/解码器14与时钟信号CLK的上升沿同步地接收存储体地址信号BA1到BA0(＝00)，并激活存储体信号BNK0(图12(b))。地址锁存器16分别与时钟信号CLK的上升沿和下降沿同步地接收地址信号A14到A0(＝A、B)，并且将其作为地址信号UA14到UA0和地址信号LA14到LA0输出(图12(c))。
图10所示的锁存电路LAT和触发电路DFF在全部时间与时钟信号CLK或/CLK同步地操作。因此，存储体信号BA(＝01)和地址信号A14到A0(＝C、D)与时钟信号的上升沿和下降沿同步接收(图12(d))。但是，类似这些的地址是无效的。在图中由实线表示的地址是有效地址。
接下来，与时钟信号CLK的第二上升沿和下降沿同步地馈送WRA命令和LAL命令。图10所示的命令锁存/解码器12分别按照WRA命令和LAL命令激活写命令信号WRAP和WLALP(图12(e))。存储体锁存/解码器14与时钟信号CLK的上升沿同步地接收存储体地址信号BA1到BA0(＝01)，并激活存储体信号BNK2(图12(f))。地址锁存器16分别与时钟信号CLK的上升沿和下降沿同步地接收地址信号A14到A0(＝E、F)，并将其作为地址信号UA14到UA0和地址信号LA14到LA0输出(图12(g))。
接下来，与时钟信号CLK的第四上升沿和下降沿同步地馈送RDA命令和MRS命令。图10所示的命令锁存/解码器12分别按照RDA命令和MRS命令，激活读命令信号RDAP和模式寄存器命令信号MRSP(图12(h))。另外，类似于上述内容，接收存储体地址BA和地址信号A14到A0。
图13表示存储体BK0到BK3的细节。在这幅图中，表示出存储体BK0到BK3的任何一个。存储体BK0到BK3包括：对应于数据组BYTEA、BYTEB、BYTEC和BYTED的大存储器块DQA、DQB、DQC和DQD，第一控制电路40，第二控制电路50和忙寄存器60。存储器块DQA、DQB、DQC和DQD的每一个包括小存储器块BLKDQ0到BLKDQ8和分别对应于数据输入端DQ0到DQ8和奇偶校验位的BLKP，如图2所示。存储器块BLKDQ0到BLKDQ8作为第一存储器块操作和存储器块BLKP作为第二存储器块操作。
第一控制电路40(读控制电路)控制读操作和写操作。第二控制电路50(写控制电路)控制刷新操作和写操作。即，在所有时间读操作是由第一控制电路40的控制执行的，和在所有时间刷新操作是由第二控制电路50的控制执行的。另外，对具有与刷新冲突可能性的存储器块BLKDQ0到BLKDQ8和BLKP的写操作是由第二控制电路50执行的，和对不具有与刷新冲突可能性的存储器块BLKDQ0到BLKDQ8的写操作WR是由第一控制电路40执行的。
第一控制电路40包括地址寄存器42、状态控制电路44和定时信号发生器46。第二控制电路50包括地址寄存器52、状态控制电路54、定时信号发生器56和判优器58。
在第一控制电路40中，地址寄存器42接收地址信号UA14到UA0和LA5到LA0，并输出接收的信号到地址总线NADR。状态控制电路44接收读命令信号RDAP和写命令信号WRAP，并产生与内部时钟信号ICLK同步的参考定时信号。定时信号发生器46产生用于存储器块BLKDQ0到BLKDQ8和BLKP与参考定时信号同步的操作的定时信号，并输出这些信号到定时信号总线NTMG。
在第二控制电路50中，对来自外部的写命令WRA或周期性内部产生的刷新请求REFRQ，判优器58确定赋予哪个优先，并输出其结果到地址寄存器52和状态控制电路54。根据来自判优器58的输出，地址寄存器52输出地址信号UA14到UA0、LA5到LA0或刷新地址信号REFAD到地址总线BADR。根据来自判优器58的输出，状态控制电路54产生与内部时钟信号ICLK同步的参考定时信号。根据参考定时信号，定时信号发生器56产生用于存储器块BLKDQ0到BLKDQ8和BLKP操作的定时信号，并输出这些信号到定时信号总线BTMG。
忙寄存器60保持解码从图3的刷新计数器24输出的刷新地址REFAD的刷新块数REFDQ#的忙信号BDQ#(BDQ0到BDQ8、BDQP)。忙寄存器60分别输出忙信号BDQ0到BDQ8和BDQP到存储器块BLKDQ0到BLKDQ8和BLKP。在相应存储体BK0到BK3中激活任何忙信号BDQ#(高电平)。
存储器块BLKDQ0到BLKDQ8和BLKP的每个包括选择器ASEL和TSEL、地址寄存器AREG、存储器芯、读放大器RAMP、写放大器WAMP和写缓冲器WBUF。存储器块BLKDQ0到BLKDQ8和BLKP每个的选择器ASEL和TSEL分别按照忙信号BDQ0到BDQ8和BDQP(BDQ#)进行操作。当忙信号BDQ#处于高电平时，选择器ASEL和TSEL选择馈送到图中各端“1”的信号，并当忙信号BDQ#处于低电平时，这些选择器选择馈送到图中各端“0”的信号。即，对应于高电平忙信号BDQ#的存储器块(BLKDQ0到BLKDQ8和BLKP的任何一个)由第二控制电路59进行控制，执行刷新操作或写操作。对应于低电平忙信号BDQ#的存储器块由第一控制电路40进行控制，执行读操作或写操作。
读放大器RAMP放大来自存储器芯的读数据，并且将其输出到读数据总线RDB。写放大器WAMP输出通过写总线WBUF从写数据总线WDB馈送的写数据到存储器芯。
图14表示图3所示的刷新计数器24的刷新操作的操作和概况。分配刷新存储体号REFBNK#(BK0到BK3的任何之一)、刷新块号REFDQ#(BLKDQ0到BLKDQ8和BLKP的任何之一)和高位地址UA#，以便从低位到刷新计数器24。当产生刷新请求REFRQ时，首先，存储体BK0到BK3顺序地进行将要刷新的转换，接下来，存储器块BLKDQ0到BLKDQ8和BLKP顺序地转换，并且进一步，高位地址UA进行转换。因为刷新块号REFDQ#(10个可能的方式)不能由2的第n次幂表示，控制刷新计数器24，使得在表示存储器块BLKP以后表示DQ块BLKDQ0。在图中所表示的例子中，在存储体BK0到BK3中的存储器块BLKDQ0由第一到第四刷新请求REFRQ顺序地刷新，和在存储体BK0到BK1中的存储器块BLKDQ1由第五到第六刷新请求REFRQ顺序地刷新。
如上所述，在相应的存储体BK0到BK3中，在7个外部写周期(28个时钟周期)期间执行一个刷新操作，使得不累积2个或多个写命令WRA。在刷新操作将被执行的存储体BK以每个刷新请求REFRQ进行转换，产生刷新请求REFRQ之间的间隙可以被设计为7个时钟周期，正如图中所表示的那样。因为产生刷新请求REFRQ之间的间隙可以被缩短，所以可能在短时间内刷新所有存储器单元。即使当时钟信号CLK的频率很低，也可能足以满足用于刷新所有存储器单元需要周期(一般，刷新时间tREF)。换言之，可能设置工作频率较低的限制到更低。
图15表示存储器块BLKDQ0到BLKDQ8和BLKP的细节。即，表示出图13的存储器块DQA、DQB、DQC和DQD的任何一个。每个存储器块包括在图中按垂直方向(第二方向)安排的4行块RBLK0到RBLK3，在行块RBLK等的两侧安排的读出放大器SA0、SA0/1、SA1/2、SA2/3和SA3，在读出放大器SA0上面安排的写放大器WAMP和读放大器RAMP，和安排在读出放大器SA3下面的列解码器CDEC和主字解码器MWD。
读出放大器SA0、SA0/1、SA1/2、SA2/3和SA3，列解码器CDEC和主字解码器MWD分别安排在图中的水平方向(第一方向)。读出放大器SA0、SA0/1、SA1/2、SA2/3和SA3由其两侧的行块RBLK(存储器组)共享。列解码器CDEC输出列选择信号CLS和主字解码器MWD输出主字线信号MWL。列解码器CDEC和主字解码器MWD由对应于在图中垂直方向上对准的存储器块BLKDQ0到BLKDQ8和BLKP的行块RBLK0到RBLK3共享。因为读出放大器SA、列解码器CDEC和主字解码器MWD共享，所以可能减小芯片尺寸。
在第一方向上的行块(最后的号是相同的块)构成一个存储器组。即，存储器组是安排在第一方向上的存储器块BLKDQ0到BLKDQ8和BLKP构成的。
这个图表示其中忙信号BDQ3被激活的状态。即，存储器块BLKDQ3由图13所示的第二控制电路50控制和其他存储器块BLKDQ0到BLKDQ2和BLKDQ4到BLKDQ8和BLKP由第一控制电路40控制。当图3所示的刷新请求电路22产生刷新请求REFRQ和刷新计数器24的刷新地址REFAD表示这个存储体时，图15中的亮网区进行操作执行刷新操作。另外，当连续馈送多个写命令WRA并且刷新操作与写操作相互冲突时，通过在时间上逐渐移位执行写操作，正如参照图1所解释的那样。
当馈送读命令RDA时，不执行存储器块BLKDQ3的读操作。存储器块BLKDQ3的读数据(数据输入/输出端DQ3A、DQ3B、DQ3C和DQ3D)利用其它存储器块BLKDQ0到BLKDQ2、BLKDQ4到BLKDQ8和BLKP的读数据进行再生，正如参照图2所解释的那样。例如，当读命令RDA馈送到行块RBLK1时，暗网区进行操作。
图16表示图15所示的行块RBLK的细节。在图中，圆圈表示存储器单元。存储器单元被连接到位线BL(或/BL)和子字线SWL。位线BL和/BL发送数据到存储器单元。子字线SWL控制存储器单元的存储节点与位线之间的连接。读出放大器SA和位线BL与/BL通过块选择开关BT进行连接。读出放大器放大位线上的数据。位线BL和/BL和数据总线DB与/DB(DB0到DB3、/DB0到/DB3)通过列选择开关CSW进行连接。图16对应于输入/输出端DQA(或DQB、DQC、DQD)之一。因此，4个数据利用一个读操作或写操作通过数据总线DB和/DB按并行进行输入/输出。每个子字解码器SWD按照馈送到主字线MWL和1/4字线QWD0到QWD3的信号，选择一个子字线SWL。即，各个字线具有分层结构。
在本实施例中，为相互互补的4对数据总线DB0到DB3和/DB0到/DB3在图中按水平方向(第一方向)利用铝、铜、钛等形成的第一写入层进行写入。在图中256子字线SWL0到SWL255按水平方向(第一方向)利用第一多晶硅层进行布线。64主字线MWL0到MWL63和64列选择线CLS0到CLS63按图中的垂直方向(第二方向)利用其阻抗是最低的第二布线层进行布线。第二布线层是铝、铜、钛等形成的。利用第二布线层布线的主字线MWL0到MWL63通过在存储器单元上的孔连接到第一布线层。利用第一布线层在垂直于列选择线CLS布线的主字线MWL0到MWL63连接到子字解码器SWD。位线BL和/BL利用第二多晶硅层在图中垂直方向(第二方向)布线。
图17表示图13所示的第一控制电路40的地址寄存器42的细节。地址寄存器42包括保持利用第一命令馈送的高位地址信号UA14到UA0的寄存器42A和保持利用第二命令馈送的低位地址信号LA5到LA0的寄存器42B。当选择其自己的存储体时，即当存储体信号BNK#被激活时，寄存器42A和42B两者进行操作。
寄存器42A包括与写命令WRAP同步地操作并且进行串联连接的开关42c、锁存器42d、触发器42e和开关42f，读命令信号RDAP同步操作的开关42g，和接收来自开关42f和42g的输出的锁存器42h。
在寄存器42A中，当馈送写命令WRA和激活写命令信号WRAP时开关42c被接通，并且当高位地址信号UA14到UA0被保持在锁存器42d中。同时，以前保持在锁存器42d中的地址信号UA14到UA0被接受到触发器电路42e并通过开关42f和锁存器42h输出到地址总线NADR(UA14到UA0)。即，该半导体存储器称为锁存写功能，该写功能是与下一个写命令WRA同步地写入利用写命令WRA馈送的写数据到存储器单元的功能。应当注意到，虽然在图13中没有特别地表示，存储体BK0到BK3的每个包括一个数据寄存器，用于保持对应于以前写命令的数据信号。
此外，当馈送读命令RDA和激活读命令信号RDAP时接通开关42g，并且通过锁存器42h输出高位地址信号UA14到UA0到地址总线NADR。
寄存器42B是与寄存器42A相同的电路。寄存器42B的开关42c接收低位地址信号LA5到LA0。寄存器42B的开关42c、锁存器42d、触发器42e和开关42f与对应于第二命令的写命令信号WLALP同步地操作。寄存器42B的开关42g与对应于第二命令的读命令信号RLALP同步操作。寄存器42B的锁存器42h的输出端被连接到地址总线NADR(LA5到LA0)。
图18表示图13所示的第一控制电路40中的状态控制电路44的细节。状态控制电路44包括RS触发器44a和44b、具有复位端的D触发器电路44c和44d、和D触发器电路44e。
RS触发器44a的一个输入端接收读命令信号RDAP和存储体信号BNK#的NAND逻辑，其它输入端接收写命令信号WRAP和存储体信号BNK#的NAND逻辑。另外，RS触发器44a响应读命令信号RDAP的激活转换读/写控制信号WR/RD为低电平，并响应写命令WRAP的激活转换读/写控制信号WR/RD为高电平。
RS触发器44b的一个输入端接收读命令信号RDAP与存储体信号BNK#的NAND逻辑，写命令信号WRAP与存储体信号BNK#的NAND逻辑，并且其它输入端接收D触发器电路44e的反相逻辑。RS触发器44b响应于读命令信号RDAP或写命令信号WRAP的激活转换节点ND1为高电平，并响应于节点ND4的高电平转换节点ND1为低电平。
串联连接RS触发器44b和D触发器电路44c、44d和44e。D触发器电路44c和44d的复位端接收D触发器电路44e输出的反相逻辑。D触发器电路44c、44d和44e与内部时钟信号ICLK的下降沿同步地接收信号，并分别输出接收的信号到节点ND2、ND3、和ND4。
图19表示图13所示第一控制电路40的定时信号发生器46的细节。定时信号发生器46包括用于产生位线短信号BRS的BRS发生器46a、用于产生字线使能信号WLEN的WLEN发生器46b、用于产生警察放大器使能信号SANE的SANE发生器46c、用于产生列线使能信号CLEN的CLEN发生器46d、用于产生读放大器使能信号RAMPEN的RAMPEN发生器46e、和用于产生写放大器使能信号WAMPEN的WAMPEN发生器46f。
BRS发生器包括延迟电路DLY1和NOR门。延迟电路DLY1将从如图18所示的状态控制电路44经由节点ND1发送的信号延迟一个延迟时间DLY1。NOR门接收ND1信号并从延迟电路DLY1输出，并且产生位线短信号BRS。
WLEN发生器46b包括延迟电路DLY2和AND电路。DLY2将ND1信号延迟延迟时间DLY2。AND电路接收ND1信号并从延迟电路DLY2输出，并且产生字线使能WLEN。
SAEN发生器46c包括延迟电路DLY3和AND电路。延迟电路DLY3将字线使能信号WLEN延迟延迟时间DLY3。AND电路接收从延迟电路DLY3的输出和位线短信号BRS的反相信号，并且产生读出放大器使能信号SAEN。
CLEN发生器46d包括延迟电路DLY4、NAND门、延迟电路DLY5和NOR门。延迟电路DLY4将读出放大器将使能信号SAEN延迟延迟时间DLY4。NAND门接收通过节点ND2(ND2信号)从状态阻抗电路44发送和从延迟电路DLY4输出的信号，并且输出ND5信号到节点ND5。延迟电路DLY5将ND5信号延迟延迟时间DLY5。NOR门接收ND5信号和延迟电路DLY5的反相输出信号，并且产生列线使能信号CLEN。
RAMPEN发生器46e在其NOR门接收ND5信号、延迟电路DLY5的反相输出信号、和读/写控制信号WR/RD，并且产生读放大器使能信号RAMPEN。
WAMPEN发生器46f在其NOR门接收ND5信号、延迟电路DLY5的反相输出信号、和读/写控制信号WR/RD，并且产生写放大器使能信号WAMPEN。
图20表示图13所示第一控制电路40的操作。在这个例子中，以与时钟信号的第一上升沿同步地馈送读命令RAD或写命令WRA，并且与时钟信号的第一下降沿同步地馈送低位地址锁存命令LAL。
如图18所示的状态控制电路44分别与时钟信号CLK的第一上升沿和下降沿和与时钟信号CLK的第二和第三下降沿同步地产生ND1信号、ND2信号、ND3信号和ND4信号(图20(a)、(b)、(c)和(d))。响应于ND4信号的激活，ND1信号、ND2信号和ND3信号被去激活(图20(e))。
如图19所示的定时信号发生器46与ND1信号的上升沿同步地转换位线短信号BRS为低电平(图20(f))，并且在从ND1信号的上升沿延迟时间DLY2以后激活字线使能信号WLEN(图20(g))。定时信号发生器46在从字线使能信号WLEN的激活延迟时间DLY3以后激活读出放大器使能信号SAEN(图20(h))，并且在从读出放大器使能信号SAEN的激活延迟时间DLY4以后，激活列线使能信号CLEN、读放大器使能信号RAMPEN和写放大器使能信号WAMPEN(图20(i))。列线使能信号CLEN、读放大器使能信号RAMPEN和写放大器使能信号WAMPEN仅对应于延迟时间DLY5被激活。
字线使能信号WLEN与ND1信号的下降沿同步地被去激活(图20(j))。位线短信号BRS和读出放大器使能信号SAEN在从ND1信号的下降沿延迟时间DLY1以后被去激活(图20(k))。在ND3信号转换为低电平以后，ND4信号与内部时钟信号ICLK的下降沿同步地转换为低电平(图20(l))。
图21表示如图13所示的第二控制电路50中的判优器58的细节。判优器58包括RS触发器58a和58b、延迟电路DLY6、两个延迟电路DLY7a和DLY7b以及AND门58cH 58d。
RS触发器58a的一个输入端接收写命令信号WRAP与存储体信号BNK#的NAND逻辑，和其另一个输入端接收由延迟电路DLY7a延迟并反相的写登录信号WRAENT。RS触发器58a响应于写登录信号WRAENT的激活转换节点ND7为低电平，并且响应于写命令信号WRAP的激活转换节点ND7为高电平。
RS触发器58b的一个输入端接收刷新请求信号REFRQ与存储体信号REFBNK#的NAND逻辑，和其另一个输入端接收由延迟电路DLY7a延迟和反相的刷新登录信号REFENT。RS触发器58b响应于刷新请求信号REFRQ的激活转换节点ND8为高电平，并响应于刷新登录信号REFENT的激活转换节点ND8为低电平。
AND电路58c接收通过ND7发送的信号(ND7信号)、通过ND8发送信号的反相信号(ND8信号)、和ND8信号在延迟电路DLY6中被延迟并被反相的信号，并且输出写登录信号WRAENT。
AND电路58c接收ND8信号和内部时钟信号ICLK，并且输出刷新登录信号REFENT。
图22表示如图21所示的判优器58的操作。正如业已参照图3解释的那样，刷新请求电路22与内部时钟信号ICLK的下降沿同步地接收刷新请求信号REFRQ。因此，例如当在写命令WRA馈送的紧前面、刷新定时器20产生刷新开始信号REFS时，在写命令WRA接收以后，与内部时钟信号ICLK的下降沿同步地接收刷新请求信号REFRQ。从而，因为写命令WRA和刷新请求信号REFRQ在所有时间被位移半个时钟或更多，所以可能通过简单的判优器58确定优先级。
首先，在内部时钟信号ICLK的第零下降沿之前产生刷新开始REFS。刷新请求电路22与内部时钟信号ICLK的第零下降沿同步地激活刷新请求信号REFRQ(图22(a))。如图21所示的判优器58响应于刷新请求信号REFRQ转换ND8信号为高电平(图22(b))。
接下来，与内部时钟信号ICLK的第一上升沿同步地馈送写命令信号WRA，并且激活写命令信号WRAP(图22(c))。响应于写命令信号WRA，判优器58转换ND7信号为高电平(图22(d))。此时，因为ND8信号处于高电平，判优器58的AND电路58c被去激活。因此，不激活写登录信号WRAENT。
判优器58的AND电路58d与内部时钟信号ICLK的上升沿同步地激活刷新登录信号REFENT(图22(e))。在从刷新登录信号REFENT的激活延迟时间DLY7b以后复位RS触发器58b，并且ND8信号转换到低电平(图22(f))。即，仅在对应于延迟时间DLY7b的期间，刷新登录信号REFENT被激活。然后，在写操作前执行刷新操作。
在从ND8信号到低电平的改变延迟时间DLY6以后，馈送到AND电路58c的ND9信号转换为高电平(图22(g))。结果，AND电路58c被激活和写登录信号WRAENT被激活(图22(h))。从写登录信号WRAENT激活延迟时间DLY7a后，RS触发器58a被复位，并且ND7信号转换到低电平(图22(i))。即，仅对应于延迟时间DLY7a期间，写登录信号WRAENT被激活。然后，在刷新操作以后执行写操作。
接下来，与内部时钟信号ICLK的第三上升沿同步地馈送写命令WRA，写命令信号WRAP被激活(图22(j))和ND7信号被激活(图22(k))。此时，因为ND8信号处于低电平，AND电路58c与ND7信号同步地激活写登录信号WRAENT(图22(l))。然后，在刷新操作之前执行写操作。在从写登录信号WRAENT激活延迟时间DLY7a以后复位RS触发器58a，ND7信号转换到低电平(图22(m))，并且写登录信号WRAENT被去激活(图22(n))。
与内部时钟信号ICLK的第三下降沿同步地激活刷新请求信号REFRQ(图22(o))，并且ND8信号转换到高电平(图22(p))。与内部时钟信号ICLK的第四上升沿同步地激活刷新登录信号REFENT(图22(q))。然后，在写操作以后执行刷新操作。在从刷新登录信号REFENT激活延迟时间DLY7b后ND8信号转换到低电平(图22(r))，并且刷新登录信号REFENT被去激活(图22(s))。
图23表示如图13所示第二控制电路中地址寄存器52的细节。地址寄存器52包括保持利用写命令WRA馈送的高位地址信号UA14到UA0和刷新地址REFADR的寄存器52A，和保持在写命令WRA以后利用低位地址锁存命令LAL馈送的低位地址LA5到LA0的寄存器52B。当选择其自己的存储体时，即，当存储体信号BNK#或刷新存储体号REFBNK#被激活时，寄存器52A和52B两者进行操作。
寄存器52A包括与写命令信号WRAP同步操作并串联连接的开关52c、锁存器52d和触发器52e，与写登录信号WRAENT同步操作的开关52f、与刷新请求信号REFRQ同步操作并串联连接的开关52g和锁存器52h、与刷新登录信号REFENT同步操作的开关52i、和从开关52f和52i接收输出的锁存器52j。
开关52c、锁存器52d、触发器52e和开关52f的电路结构是与如图17所示的开关42c、锁存器42d、触发器42e和开关42f的结构一样的。即，后者的写功能是通过类似电路实现的。在图17中，写地址UA14到UA0与写命令信号WRAP同步地输出到地址总线NADR，而在寄存器52A中，写地址UA14到UA0与写登录信号WRAENT同步地输出到地址总线BADR。
另外，开关52g与刷新请求信号REFRQ同步地接通，并且与刷新登录信号REFENT同步地发送保持在锁存器52j中的高位地址UA#到锁存器52j。锁存器52j输出从开关52f或52i发送的高位地址到地址总线BADR(UA14到UA0)。
寄存器52B包括串联连接的开关52k、锁存器52l和触发器52m。开关52k、锁存器52l和触发器52m与对应于第二命令的写命令信号WLALP同步地操作。开关52k接收低位地址信号LA5到LA0。触发器52m的输出连接到地址总线BADR(LA5到LA0)。
图24表示如图13所示的第二控制电路50中的状态控制电路54的细节。状态控制电路54包括与内部时钟信号ICLK(第二沿)的下降沿同步操作的F周期计数器(第二周期计数器)54A、与内部时钟信号ICLK(第一沿)的上升沿同步操作的R周期计数器(第一周期计数器)54B、交替地操作这些周期计数器54A和54B的开关电路54C(周期开关电路)，和RS触发器54d、54e、54f、54g、54h和54i。在图中，输出到节点R1和R2的信号对应于第一定时信号，并且输出到节点F1和F2的信号对应于第二定时信号。
开关电路54c与写登录信号WRAENT和刷新登录信号REFENT的下降沿同步地反相彼此互补的选择信号RS和FS的电平。RS触发器54d、54e和54f是对应于F周期计数器54A的电路。当选择信号FS处于高电平时，激活RS触发器54d，与写登录信号WRAENT(高电平)同步地设置节点F5，和与刷新登录信号REFENT(低电平)同步地复位输出节点F5。RS触发器54e与写登录信号WRAENT和刷新登录信号REFENT(高电平)同步地设置输出节点F0(F0信号)，并响应于F周期计数器54A(低电平)的输出节点F4(F4信号)复位输出节点F0。当来自R周期计数器54B侧的节点R6(R6信号)处于高电平时，激活RS触发器54f，响应于F0信号(高电平)的激活设置输出节点F1(F1信号)，并响应于F4信号(低电平)的高电平，复位输出节点F1。
RS触发器54g、54h和54i是对应于R周期计数器54B的电路。RS触发器54g、54h和54i是与RS触发器54d、54e和54f相同的的电路，除了选择信号RS处于高电平时这些电路操作。
F周期计数器54A包括具有复位端的触发器电路54j和54k和触发器54l和触发器电路54l，这些电路是串联连接的。触发器54j、54k和54l与内部时钟信号ICLK的下降沿同步地顺序地接收F1信号。R周期计数器54B的电路结构除了向其馈送R1信号外，其结构与F周期计数器54A的结构相同。
图25表示如图13所示的第二控制电路50中的定时信号发生器56的细节。定时信号发生器56包括用于产生位线短信号BRS的BRS发生器56a、用于产生字线使能信号WLEN的WLEN发生器56b、用于产生读出放大器使能信号SAEN的SAEN发生器56c、和用于产生列线使能信号CLEN和写放大器使能信号WAMPEN的发生器56d。
BRS发生器56a包括延迟电路DLY1和NOR门。延迟电路DLY1将来自如图24所示的状态控制电路54的F1信号或R1信号延迟延迟时间DLY1。NOR门接收F1信号或R1信号和来自延迟电路DLY1的输出，并产生位线短信号BRS。
WLEN发生器56b包括延迟电路DLY2和AND电路。延迟电路DLY2将F1信号或R1信号延迟延迟时间DLY2，AND电路接收F1或R1信号和来自延迟电路DLY2的输出，并产生字线使能WLEN。
SAEN发生器56c包括DLY3和AND电路。延迟电路DLY3将字线使能信号WLEN延迟延迟时间DLY3。AND电路接收来自延迟电路DLY3的输出和位线短信号BRS的反相信号，并产生读出放大器使能信号SAEN。
发生器56d包括延迟电路DLY4、NAND门、延迟电路DLY5和两个NOR门。延迟电路DLY4将读出放大器使能信号SAEN延迟延迟时间DLY4。NAND门接收F2信号和F5信号AND逻辑或R2信号和R5信号的AND逻辑和从延迟电路DLY4的输出，并输出ND9A信号到节点ND9A。延迟电路DLY5将ND9A信号延迟延迟时间DLY5。NOR门接收ND9A信号和延迟电路DLY5的反相输出，并分别产生列线使能信号CLEN和写放大器使能信号WAMPEN。
图26表示如图24所示的状态控制电路54。在这个例子中，将描述接收写命令WRA之后立即产生刷新请求REFRQ的情况和写命令WRA和刷新请求REFRQ分别独立地馈送的情况。在时序图的第一状态中，选择信号FS和FS已被分别转换为高电平和低电平。因此，RS触发器54d和54e被激活并且RS触发器54g和54h被去激活。
首先，与内部时钟信号ICLK的上升沿和下降沿同步地馈送写命令WRA和刷新请求REFRQ。如图21所示的判优器58顺序地激活写登录WRAENT和刷新登录信号REFENT，正如上面(图26(a)和(b))所述。
因为选择信号FS处于高电平，如图24所示的RS触发器54d和54e分别与写登录WRAENT的激活同步地激活F5信号和F0信号(图26(c)和(d))。因为R6信号处于高电平，RS触发器54f与F0信号的激活同步地激活F1信号(图26(e))。另外，响应于F0信号的激活，F6信号转换到低电平(图26(f))。
接下来，开关电路54c与写登录信号WRAENT的去激活同步地操作，并且选择信号FS和RS分别转换到低电平和高电平(图26(g)和(h))。响应于选择信号FS的低电平，RS触发器54d和54e被去激活。响应于选择RS的高电平，RS触发器54g和54h被激活。
RS触发器54g和54h分别与刷新登录信号REFENT的激活同步地激活R5信号和R0信号(图26(i)和(j))。此时，因为F6处于低电平，RS触发器54i不进行操作。响应于R0信号的激活，R6信号转换到低电平(图26(k))。接下来，开关电路54c与刷新登录信号REFENT的去激活同步地操作，并且选择信号FS和RS分别转换到高电平和低电平(图26(l)和(m))。
F周期计数器54A接收F1信号进行操作，并且与内部时钟信号ICLK的第一到第三下降沿同步地顺序激活F2、F3和F4信号(图26(n)和(p))。响应于F4信号的激活，F周期计数器54A的RS触发器54f和触发器电路54j和54k被复位(图26(q))。
因为F3信号转换到低电平，触发器5电路54l被复位和F4信号与内部时钟信号ICLK的第四下降沿同步地转换到低电平(图26(r))。响应于F6信号的高电平，RS触发器54i被置位和R1信号转换到高电平(图26(t))。
R周期计数器54B接收R1信号进行操作，并与内部时钟信号ICLK的第五到第七上升沿同步地顺序激活R2、R3和R4信号(图26(u)、(v)(w))。响应于F4信号的激活，R周期计数器54B的RS触发器54i和触发器电路54j和54k被复位(图26(x))。
同样，F1和R1信号和F2和R2信号是对应于从如图18所示的第一控制电路的状态控制电路44输出的ND1信号和ND2信号。如图25所示的第二控制电路50的定时信号发生器56和如图19所示的第一控制电路40的定时信号发生器46使用相同的延迟电路DLY1到DLY5并且偏置电路结构是相同的。因此，与定时信号发生器46的情况一样，定时信号发生器56的F1和R1信号和F2和R2信号、位线短信号BRS、字线使能信号WLEN、读出放大器使能信号SAEN、列线使能信号CLEN和写放大器使能信号WAMPEN之间的相对定时是相同的。
结果，在从内部时钟信号ICLK的第一上升沿到内部时钟信号ICLK的第四下降沿的3.5时钟周期期间，执行利用F周期计数器54A的写操作。在从内部时钟信号ICLK的第四下降沿到内部时钟信号ICLK的第八上升沿的3.5时钟周期期间，执行利用F周期计数器54A的刷新操作。
另外，与内部时钟信号ICLK的第五上升沿同步地馈送下一个写命令WRA。此时，因为FS信号已经转换为高电平，RS触发器54d和54e进行操作，分别改变F0和F6为高电平和低电平(图26(y)和(z))。接下来，选择信号FS和RS与写登录信号WRAENT的去激活同步地分别转换为低电平和高电平(图26(A)和(B))。
当刷新操作执行的同时，R6信号保持低电平。因此，RS触发器54f被去激活并且F周期计数器54A不进行操作。R4信号与内部时钟信号ICLK的第八上升沿同步地被去激活(图26(C))，并且R6信号转换到高电平(图26(D))。
响应于R6信号的高电平RS触发器54f进行操作，并且激活F1信号(图26(E))。
而后，F周期计数器54A进行操作，激活F2、F3和F4信号，并执行写操作，类似于上面的情况。在完成写操作以后，F6信号转换为高电平(图26(F))。开关电路54c被处于高电平的F6和R6信号复位，分别改变FS信号和RS信号为高电平和低电平(图26(G)和(H))。
接下来，与内部时钟信号ICLK的第13下降沿同步地产生刷新请求REFRQ。此时，因为FS信号已被转换为高电平，利用F周期接收器54A执行刷新操作。因此，开关电路54c按照写登录信号WRAENT或刷新登录信号REFENT在周期计数器54A和54B之间转换，将交替地进行操作。因为两个周期计数器54A和54B被用于交替地执行写操作或刷新操作，所以可能容易对执行各自操作的控制并简单地构成电路。
图27表示如图3所示的输入/输出控制电路30A、30B、30C和30D中的数据输入电路的细节。对数据组BYTEA、BYTEB、BYTEC和BYTED，形成数据输入电路32。将解释数据组BYTEA的数据输入电路32。
数据输入电路32包括用于接收数据输入/输出端DQA0到DQA8的输入缓冲器、用于接收数据选通信号DQSA的输入缓冲器、分别对应于数据输入/输出端DQA0到DQA8的串行/并行变换电路34、和用于产生从相应串行/并行变换电路34输出的并行数据的奇偶校验位的4个奇偶校验位发生器36(读控制电路)。例如，对应于数据输入/输出端DQA0的串行/并行变换电路34被连接到数据总线线路WDBAON3到WDBAON0。奇偶校验发生器36输出产生的4个奇偶校验位到数据字线线路WDBAP3到WDBAP0。通过数据总线WDB发送的数据被分别写入存储器单元BLKDQ0到BLKDQ8和BLKP，如图2所示。
图28表示图27中的串行/并行变换电路34的细节。串/并行变换电路34包括串/并行控制电路34A、D触发器电路34b到34j和选择器34k和34l。串/并行控制电路34A包括D触发器电路34m和AND电路34n和34o。
在串/并行控制电路34A中，D触发器电路34m与内部数据选通信号/IDQS的下降沿(数据选通信号IDQS的上升沿)同步地反相彼此互补的使能信号EN0和EN1的电平。当接收到处于低电平的串/并行使能信号SPCEN时，复位D触发器电路34m，并且分别改变使能信号EN0和EN1为高电平和低电平。当使能信号EN0和串/并行使能信号SPCEN都处于高电平时，激活AND电路34n，并产生与内部数据选通信号/IDQS同步的脉冲信号SPP0。当使能信号EN1和串/并行使能信号SPCEN都处于高电平时，激活AND电路34o，并产生与内部数据选通信号/IDQS同步的脉冲信号SPP1/。
D触发器电路34b与内部数据选通信号IDQS的上升沿同步地接收输入/输出数据信号DQ，并输出接收的信号作为数据信号D0R。D触发器电路34c和34d分别与内部数据选通信号/IDQS的上升沿同步地接收数据信号D0R和DQ，并输出接收的信号作为数据信号D0F1和D1F1。D触发器电路34e和34f分别与脉冲信号SPP0的上升沿同步地接收数据信号D0F1和D1F1，并输出接收的信号作为数据信号D0F2和D1F2。D触发器电路34g、34h、34i和34j分别与脉冲信号SPP1的上升沿同步地接收数据信号D0F2、D1F2、D0F1和D1F1，并输出接收的信号作为数据信号D0F3、D1F3、D2F3和D3F3。从D触发器34i和34j输出的数据信号D2F3和D3F3分别通过缓冲器输出到数据总线线路WDBN2和WDBN3。
当脉冲串长度信号BL4/2处于低电平时，选择器34k和34l通过各个缓冲器输出馈送到输入端“0”的数据信号到数据总线线路WDBN0和WDBN1，和当脉冲串长度信号BL4/2处于高电平时，通过各个缓冲器输出馈送到输入端“1”的数据信号到数据总线线路WDBN0和WDBN1。
图29表示如图28所示的串/并联控制电路34的操作(脉冲串长度＝“4”)。在这个例子中，顺序地馈送写命令WRA到存储体BK0、BK1和BK2。当脉冲串长度是“4”时，向多个存储体BK的各写命令WRA之间的最小间隔是2个时钟。在馈送写命令WRA以后，与第二(第三CLK)和数据选通信号DQS的后续上升沿和下降沿同步地连续馈送4个写数据信号。应当指出，数据选通信号DQS是从允许半导体存储器执行写操作的***馈送的。
首先，与时钟信号CLK的第一上升沿同步地馈送写命令WRA到存储体BK0。接着，与数据选通信号DQS的第三和第四上升沿和下降沿同步地顺序地馈送数据信号D0、D1、D2、和D3(图29(a))。
如图28所示的D触发器电路34b与内部数据选通信号IDQS的第三和第四上升沿同步地接收数据信号D0和D2，并输这些信号作为数据信号D0R(图29(b))。D触发器电路34c和34d与内部数据选通信号/IDQS的第三和第四上升沿同步地接收数据信号D0到D3，并输出这些信号作为数据信号D0F1和D1F1(图29(c))。
D触发器电路34e和34f与脉冲信号SPP0的上升沿同步地接收数据信号D0和D1，并输出数据信号D0F2和D1F2(图29(d))。D触发器电路34g、34h、34i和34j与脉冲信号SPP1的上升沿同步地接收数据信号D0到D3，并输出这些信号作为数据信号D0F3、D1F3、D2F3和D3F3(图29(e))。结果，串行写数据信号D0到D3被变换为并行数据。
因为脉冲串长度信号BL4/2处于高电平，选择器34k和34l选择数据信号D0F3和D1F3。然后，在D触发器电路34g、34h、34i和34j接收的数据信号D0到D3通过缓冲器被输出到数据总线线路WDBN0到WDBN3(图29(f))。输出到数据总线线路WDBN0到WDBN3数据信号D0到D3被馈送到存储体BK0的写放大器WAMP。
与上面类似，到存储体BK1到BK2的写命令WRA也从串行变换为并行，并且变换的数据信号被输出到数据总线线路WDBN0到WDBN3。
图30表示如图28所示的串/并行控制电路34的操作(脉冲串长度＝“2”)。在这个例子中，写命令WRA被顺序地馈送到存储体BK0到BK3。当脉冲串长度为“2”时，脉冲串长度信号BL4/2已被转换为低电平。另外，当脉冲串长度为“2”时，向多个存储体BK馈送写命令WRA之间的最小间隔是一个时钟。在馈送写命令WRA以后，与第三(第四CLK)和后续的数据选通信号DQS各上升沿和下降沿同步地连续馈送2个写数据信号。
直至D触发器电路34g、34h、34i和34j输出数据信号D0F3、D1F3、D2F3和D3F3的操作与如图29所示的操作相同为止，并且因此对其的解释予以省略。在这个例子中，因为脉冲串长度信号BL4/2处于低电平，选择器34k和34l选择数据信号D0F2和D1F2。因此，从D触发器34e和34f输出的数据信号D0到D1首先被输出到数据总线线路WDBN0到WDBN1(图30(a))。输出到数据总线线路WDBN0到WDBN3的数据信号D0到D1被馈送到存储体BK0的写放大器WAMP。而后，在D触发器电路34i和34j接收的数据信号D2到D3被输出到数据总线线路WDBN2到WDBN3(图30(b))。输出到数据总线线路WDBN2到WDBN3数据信号D2到D3被馈送到BK1的写放大器WAMP。
与上面类似，到存储体BK2到BK3和BK0的写命令WRA也从串行变换为并行，并且变换的数据信号被分别输出到数据总线线路WDBN0到WDBN1或WDBN2到WDBN3。
图31表示如图27所示的数据输入电路的操作。在这个例子中，表示出当脉冲串长度为“4”时的操作，并且写命令WRA是每2个时钟馈送的。
首先，向存储体BK0馈送写命令WRA，并且对应于数据组BYTEA的9位数据信号被与数据选通信号DQS的第三和后续沿同步地馈送的(图31(a))。虽然在图中没有具体表示出，对应于数据组BYTEB到BYTED的数据信号是在相同时间馈送的。例如，与数据选通信号DQS的第三上升沿同步地馈送的数据信号“010011110”被与数据选通信号DQS的第五上升沿同步地输出到数据总线线路WDBA0N0到WDBA8N0(图31(b))。如图27所示的奇偶校验发生器36找到数据信号“010011110”的偶数校验位“1”，并将其输出到数据总线线路WDBAP0(图31(c))。
与数据选通信号DQS的第三下降沿和数据选通信号DQS的第四上升沿和下降沿同步地馈送，类似这些数据的数据信号和奇偶校验位还被与数据选通信号DQS的第五上升沿同步地输出到数据总线线路(图中没有表示出)。与上面类似，到存储体BK1到BK2的对应于写命令WRA的写数据信号也被从串行变换为并行，并且与数据选通信号DQS的第七和第九上升沿同步地分别输出到数据总线线路。
图32表示如图3所示的输入/输出控制电路30A、30B、30C和30D的每个中的数据输出电路62的细节。数据输出电路62是为数据组BYTEA、BYTEB、BYTEC和BYTED形成的。将对数据组BYTEA的数据输出电路62进行解释。
数据输出电路62包括用于变换从数据总线RDB馈送的读数据为正确数据的奇偶校验电路64、用于分别变换从奇偶校验电路64输出并对应于相应数据输入/输出端DQ的并行数据为串行数据的并/串行变换电路66、和用于输出串行数据到外部的输出缓冲器。
图33表示如图32所示的奇偶校验电路64的细节。奇偶校验电路64是为串行数据N0到N3的每个构成的。将解释对应于第一数据的奇偶校验电路64。
奇偶校验电路64包括分别对应于数据输入/输出端DQ0到DQ8的构成的EOR电路64a、和EOR电路64b和选择器64c。EOR电路64a对从存储器块BLKDQ0到BLKDQ8和BLKP读数据和通过数据总线RDBA0N0到RDBA8N0发送的数据进行异或操作，并输出操作的结果作为奇偶检查信号PCHKN0。每个EOR电路64b对偶检查信号PCHKN0和读数据执行异或操作。每个选择器64c当忙标志信号BFDQ0(或BFDQ1到BFDQ8)处于高电平时，从EOR电路64b选择输出数据，当忙标志信号BFDQ0(或BFDQ1到BFDQ8)处于低电平时，选择读数据，并且分别输出所选择的数据到内部数据总线IRDBA0N0到IRDBA8N0。奇偶校验电路64的操作是与参照图2说明的相同。
顺便提及，当存储器块BLKP被刷新时，所有忙标志信号BFDQ0到BFDQ8被转换为低电平。因此，所有数据从对应的存储器块BLKDQ0到BLKDQ8直接输出。
图34表示如图33所示的奇偶校验电路64(脉冲串长度＝“4”)的操作。在这个例子中，即解释读命令RDA顺序馈送到存储体BK0到BK2的情况。
首先，到存储体BK0的读命令RDA与第一时钟信号CLK同步地进行馈送。来自存储器块BLKDQ0到BLKDQ8和BLKP的读数据“0000111101”在第3时钟周期被输出到数据总线线路RDBA0N0到RDBA8N0和RDBAP0(图34(a))。此时，因为存储体BK0的存储器块BLKDQ1处于刷新操作，正确的读数据不能输出到数据总线线路RDBA1N0(图34(b))。
如图33所示的EOR电路64a因为读数据中的数“1”是奇数，所以改变奇偶校验信号PCHKN0为高电平(图34(c))。在数据总线线路RDBA1N0接收了错误数据“0”的EOR电路64b接收处于高电平的奇偶校验信号PCHKN0并输出高电平。
因为存储器块BLKDQ1处于刷新操作，仅忙标志信号BFDQ1已被转换为高电平。因此，接收了忙标志信号BFDQ1的选择器64c选择EOR电路64b的输出并输出数据“1”(图34(d))。其它各个选择器64c输出数据总线线路RDBA0N0和RDBA2N0到RDBA8N0上的读数据直接到数据总线线路IRDBA0N0到IRDBA8N0。结果，处于刷新操作和不能执行读操作的存储器块BLKDQ1中的数据利用其它存储器块BLKDQ0、BLKDQ2到BLKDQ8和BLKP的读数据进行再生。
到存储体BK1的读命令RDA与第3时钟信号CLK同步地馈送。来自存储器块BLKDQ0到BLKDQ8和BLKP的读数据“1011000010”在第五时钟周期被输出到数据总线线路RDBA0N0到RDBA8N0和RDBAP0(图34(e))。此时，存储体BK1不执行刷新操作。因此，正确的读数据被输出到数据总线线路RDBA0N0到RDBA8N0和RDBAP0。
EOR电路64a由于在读数据中的数“1”是偶数，改变奇偶校验信号PCHKN0为低电平(图34(f))。因为存储体BK1不执行刷新操作，所有忙信号BDQ0到BDQ8已被转换为低电平。所有选择器64c输出在数据总线线路RDBA0N0到RDBA8N0上的读数据直接到数据总线线路IRDBA0N0到IRDBA8N0。(图34(g))。
图35表示如图32所示的并/串行变换电路66的细节。并/串行变换电路66是为每个每个数据输入/输出端DQA0到DQA8、DQB0到DQB8、DQC0到DQC8形成的。将解释数据输入/输出端DQA0的并/串行变换电路66。
并/串行变换电路66包括计数器Pl、POR和POF，读数据总线选择器66a，每个包含串联连接的输入开关、锁存器(0R到5R、0F到5F)和输出开关的12对开关电路，和开关66b和66c。这些开关电路的3对是为内部数据总线线路IRDBA0N0到IRDBA0N3形成的。
计数器Pl接收相应存储体BK0到BK3的读总线使能信号RDRE和脉冲串长度信号BL4/2，并输出输入计数器信号Pl0到Pl5。当输出使能信号OER被激活时，计数器POR与输出时钟信号OCLKR同步地输出输出计数器信号POR0到POR5，输出时钟信号OCLKR在相位是与时钟信号CLK的相同。
当输出使能信号OEF被激活时，计数器POF与输出时钟信号OCLKF同步地输出输出计数器信号POF0到POF5，输出时钟信号OCLKF在相位是与时钟信号CLK的相位相同。
当脉冲串长度信号BL4/2处于低电平时，即，当脉冲串长度被设置为“2”时，读数据总线选择器66a与输入计数器信号Pl0到Pl5的上升沿同步地输出数据总线选择信号RDBSEL。
各个开关电路包括当输入计数器信号Pl0到Pl5处于高电平时分别接收数据和当输出计数器信号POF0到POF5处于高电平时，分别输出接收的数据到数据总线线路DR的锁存器0R到5R。该开关电路包括当输入计数器信号Pl0到Pl5处于高电平时分别接收数据，当输出计数器信号POF0到POF5处于高电平时分别输出接收的数据到数据总线线路DF的锁存器0F到5F。
开关66b与输出时钟信号OCLKR同步地接通，并连接数据总线DR到输出缓冲器。开关66c与输出时钟信号OCLKF同步地接通，并连接数据总线DF到输出缓冲器。
图36表示如图35所示的计数器Pl的细节。计数器Pl包括串联连接的D触发器电路68a、68b、68c、68d、68e和68f，安排在D触发器等之间的选择器68g、68h和68i，和OR电路68j。
OR电路68j与读总线使能信号RDRE同步地输出时钟信号PICLK。当脉冲串长度信号BL4/2分别处于低电平和处于高电平时，选择器68g和68h选择馈送输入端“0”和“1”的信号。
当脉冲串长度信号BL4/2处于高电平(脉冲串长度BL＝“4”)时，D触发器电路68a到68f作为移位寄存器操作并且与时钟信号PICLK的上升沿同步地顺序输出输入计数器信号Pl0到Pl5。另外，当脉冲串长度信号BL4/2处于低电平(脉冲串长度BL＝“2”)时，D触发器电路68a和68b、D触发器电路68c和68d、和D触发器电路68e和68f接收相同输入信号进行操作。
图37表示如图35所示的计数器POR和POF的细节。因为计数器POR和POF的电路结构是相同的，所以将仅解释计数器POR。计数器POR是交替地连接选择器70a、70b、70c、70d、70e和70f以及D触发器电路70g、70h、70i、70j、70k和70l构成的。
当输出使能信号OER分别处于低电平和高电平时，选择器70a到70f选择馈送到输入端“0”和“1”的信号。当输出使能信号OER处于高电平时，D触发器电路70g到70l作为移位寄存器操作，并且与输出时钟信号OCLKR的上升沿同步地顺序输出输出计数器信号POR0到POR5。另外，当输出使能信号OER处于低电平时，，来自D触发器70g到70l的输出被反馈到其自己的输入端。即，D触发器70g到70l被转到空闲状态。
图38表示如图3所示的每个存储体的数据转换电路72的细节。数据转换电路72是用于在从读放大器RAMP发送读数据到并/串行变换道路66中确定使用哪个数据总线线路RDBN0到RDBN3(IRDBN0到IRDBN3)。
数据转换电路72包括输出来自读放大器RAMP的读数据到数据总线线路RDBN0到RDBN3的任何一个的8个三态缓冲器72a、72b、72c、72d、72e、72f、72g和72h，控制三态缓冲器72a到72h的AND电路72i、72j、72k和72l，和输入信号到AND电路72i到72l的控制电路72m。
控制电路72m包括延迟读总线使能信号RDRE并产生用于操作AND电路72i和72j的定时信号的延迟电路DLY8，按照低位地址信号LA1和脉冲串长度信号BL4/2确定AND电路72i和72j中的哪个进行操作的逻辑门，和当脉冲串长度设置为“2”时交替地操作AND电路72i和72j和AND电路72k和72l的D触发器电路。
在上述数据转换电路72中，当脉冲串长度设置为“4”时，AND电路72k和72l操作，并且，三态缓冲器72e、72f、72g和72h导通。即，通过数据总线线路DB0到DB3(/DB0到/DB3)输出的读数据被分别发送到数据总线线路RDBN0到RDBN3。
当脉冲串长度设置为“2”时，AND电路72i到72l将不同于按照低位地址信号LA1进行操作。当低位地址信号LA1为“0”时，AND电路72l和72j顺序地操作。此时，三态缓冲器72e和72f首先接通，并且然后三态缓冲器72a和72b接通。当低位地址信号LA1为“1”时，AND电路72k和72i顺序地操作。此时，三态缓冲器72g和72h首先接通，并且然后三态缓冲器72c和72d接通。
图39和图40表示如图35所示的并/串行变换电路66的操作(脉冲串长度为“4”)。在这个例子中，读命令RDA被顺序地馈送到存储体BK1、BK2和BK3。图39表示直至读数据被锁存器0R到5R进行锁存的操作，和图40表示直至锁存的数据被输出的操作。顺便提及，在这个例子中，将解释在一个数据组(例如，BYTEA)中的一个数据输入/输出端(例如，DQA0)的数据。
首先，如图39所示，按照读命令RDA(图39(a)、(b)和(c))，相应各存储体BK0到BK2的读总线使能信号RDRE被顺序激活，并且读数据D0到D3、D4到D7、D8到D11被输出到数据总线线路RDBN0到RDBN3(图39(d)、(e)和(f))。
如图36所示的计数器Pl接收读总线使能信号RDRE和处于低电平的脉冲串长度信号BL4/2，并顺序激活计数器信号P10到P11、P12到P13和P14到P15(图39(g)、(h)和(i))。并/串行变换电路66的锁存器0R和0F分别锁存读数据D0和D1，同时计数器P10处于高电平(图39(j))。锁存器1R和1F分别锁存读数据D2和D3，同时计数器P11处于高电平(图39(k))。
锁存器2R和2F分别锁存读数据D4和D5，同时计数器P12处于高电平(图39(l))。锁存器3R和3F分别锁存读数据D6和D7，同时计数器P13处于高电平(图39(m))。锁存器4R和4F分别锁存读数据D8和D9，同时，计数器P14处于高电平(图39(n))。锁存器5R和5F分别锁存读数据D10和D11，同时，计数器P13处于高电平(图39(o))。
如图40所示，如图35所示的计数器POR与输出时钟信号OCLKR同步地顺序激活计数器信号POR0到POR5，同时输出使能信号OER处于高电平(图40(a))。计数器POF与输出时钟信号OCLKF同步地顺序激活计数器信号POF0到POF5，同时输出使能信号OEF处于高电平(图40(b))。
接下来，响应于计数器信号POR0到POR5的激活，保持在锁存器0R到5R中的数据D0、D2、D4、D6、D8和D10被顺序地输出到数据总线线路DR(图40(c))。同样，响应于计数器信号POF0到POF5的激活，保持在锁存器0F到5F中的数据D1、D3、D5、D7、D9和D11被顺序地输出到数据总线线路DF(图40(d))。输出到数据总线线路DR和DF的数据D0到D11被与输出时钟信号OCLKR和OCLKF同步地交替发送到输出缓冲器，并且与数据选通信号DQS的上升沿和下降沿同步地从数据输入/输出端输出。
图41和图42表示如图35所示的并/串行变换电路66的操作(脉冲串长度＝“2”)。在这个例子中，读命令RDA被顺序地馈送到存储体BK0到BK3。图41表示直至读数据被锁存器0R和5R锁存的操作，和图42表示直至直至锁存的数据被输出的操作。顺便提及，在这个例子中，将解释在一个数据组(例如，BYTEA)中的一个数据输入/输出端(例如，DQA0)的操作。
首先，如图41所示，按照读命令RDA相应存储体BK0到BK3的读总线使能信号RDRE被顺序激活(图41(a)到(f))。在这个例子中，首先进行馈送的低位地址LA1是“0”。因此，如图38所示的数据转换电路72顺序操作三态缓冲器72e和72f以及三态缓冲器72a和72b，将读出数据D0到D1、D4到D5和D8到D9输出到数据总线线路RDBN0到RDBN3(图41(g)和(h))。
如图36所示的计数器Pl接收读总线使能信号RDRE和处于低电平的脉冲串长度BL4/2，并顺序激活计数器信号P10到P15(图41(i)到(n))。并/串行变换电路66的锁存器0R和0F分别锁存读数据D0和D1，同时计数器信号P10处于高电平(图41(o))。锁存器1R和1F分别锁存读数据D2和D3，同时计数器信号P11处于高电平(图41(p))。
锁存器2R和2F分别锁存读数据D4和D5，同时计数器信号P12处于高电平(图41(q))。锁存器3R和3F分别锁存读数据D6和D7，同时计数器信号P13处于高电平(图41(r))。锁存器4R和4F分别锁存读数据D8和D9，同时计数器信号P14处于高电平(图41(s))。锁存器5R和5F分别锁存读数据D10和D11，同时计数器信号P15处于高电平(图41(t))。
如图42所示，计数器信号POR0到POR5和POF0到POF5被与输出时钟信号OCLKR和OCLKF同步地顺序激活，并被与数据选通信号DQS的上升沿和下降沿同步地从数据输入/输出端DQ顺序输出，类似于上面图40的描述。
此后，将描述按照本实施例的半导体存储器的操作。
图43表示在连续执行存储体BK0到BK1读操作(脉冲串长度＝“4”)的同时产生刷新请求REFRQ的情况下的操作。如图3所示的刷新请求电路与时钟信号CLK的下降沿同步地激活刷新请求信号REFRQ(图43(a))。刷新计数器24接收刷新请求信号REFRQ进行计数。在这个例子中，刷新存储体数REFBNK#和刷新块数REFDQ#分别转换到存储体BK0和存储器块BLKDQ1(图43(b))。
存储体BK0的第二控制电路(图13)响应于刷新请求信号REFRQ进行操作，并输出刷新地址的高位地址UA和用于控制存储器芯的定时信号到地址总线BADR和定时信号总线BTMG。此时，在存储体BK0中的忙寄存器60保持存储器块BLKDQ作为刷新块数REFDQ#(图43(c))。存储体BK0从忙寄存器60接收激活的忙信号BDQ0并刷新存储器块BLKDQ0(图43(d))。
接下来，响应于读命令RDA1，与时钟信号CLK的第一和后续上升沿同步地连续馈送读命令RDA1到RDA8到存储体BK0到BK1，存储体BK0执行对应于被激活的忙信号BDQ#的存储器块BLKDQ1到BLKDQ8和BLKP的读操作READ1(图43(e))。按与存储器块BLKDQ0的刷新参照并行地执行读操作REDA1。
如图33所示的奇偶校验电路64接收读数据和处于高电平的忙标志信号BFDQ0(图43(f))。然后，从存储器块BLKDQ1到BLKDQ8和BLKP的读数据产生的数据保持在存储器块BLKDQ0中。如图35所示的并/串行变换电路66从并行到串行变换读数据READ1等，并与对应于第五和后续时钟信号CLK的数据选通信号DQS同步地输出这些信号(图43(g))。在读操作READ1完成以后，存储体BK0的忙寄存器60(图13)接收从刷新计数器24(图3)输出的忙信号REFDQ1(图43(h))。
同时，存储体BK1执行对应于被激活的忙信号BDQ#的存储器块BLKDQ1到BLKDQ8和BLKP的操作(图43(i))。然后，类似于上述的BK0，从存储器块BLKDQ1到BLKDQ8和BLKP的读数据产生的数据保持在存储器块BLKDQ0中。与对应于第七和后续的时钟信号CLK的数据选通信号DQS同步地输出读数据(图43(j))。
而后，执行对应于读命令RDA3和RDA4的读操作READ3和READ4(图43(k)和(l))。在馈送读命令RDA5以后立即产生下一个刷新请求(图43(m))。响应于刷新请求REFRQ，刷新计数器24转换刷新存储体号REFBN#到存储体BK1(图43(n))。
存储体BK1(图13)中的忙寄存器60按照刷新块号REFDQ#保持存储器块BLKDQ0(图43(o))。因此，存储体BK1从忙寄存器60接收激活的忙信号BDQ0并刷新存储器块BLKDQ0(图43(p))。与读操作READ4和READ6并行地执行存储体BK1的刷新操作。在读操作READ6完成以后，存储体BK1从忙寄存器60接收从刷新计数器24(图3)输出的忙信号REFDQ1(图43(q))。
而后，执行对应于读命令RDA7和RDA8的读操作READ7和READ8(图43(r)和(s))。另外，产生下一个刷新请求REFRQ(图43(t))。响应于刷新请求REFRQ，刷新计数器24转换刷新存储体号REFBNK#到BK2(图43(u))。
图44表示当写命令WRA被连续馈送到相同存储体(脉冲串长度＝“2”)时的操作。在这个例子中，不产生刷新请求REFRQ和忙寄存器60(图13)激活忙信号BDQ0(图44(a))。在图中，由虚线指示的各个帧表示由如图13所示的第二控制电路50的操作。
首先，与时钟信号CLK的第一上升沿同步地馈送写命令WRA1。响应于忙信号BDQ0，存储器块BLKDQ0的选择器ASEL和TSEL选择地址总线BADR和定时信号总线BTMG。响应于忙信号BDQ1到BDQ8和BDQP的不激活，存储器块BLKDQ1到BLKDQ8和BLKP选择地址总线NADR和定时信号总线NTMG。结果，由通过地址总线BADR和定时信号总线BTMG发送的信号执行对存储器块BLKDQ0的写操作(图44(b))。由通过地址总线BADR和定时信号总线BTMG发送的信号执行对存储器块BLKDQ1到BLKDQ8和BLKP的写操作(图44(c))。即，由如图13所示的第二控制电路50执行对应于激活的忙信号BDQ0的写操作，并且由第一控制电路40执行对应于其它忙信号BDQ1、到BDQ8和BDQP的写操作。
顺便提及，因为本实施例的半导体存储器采用滞后写功能，响应于写命令WRA1，执行对应于以前写命令WRA的滞后写操作WRITE0(写地址A0)。对应于写命令WRA1馈送的写地址A1和写数据D1被保持在地址寄存器(图17和图23)和数据寄存器。而后，类似于前面，响应于写命令WRA2到WRA6执行滞后写操作WRITE1到WRITE5。
图45和图46表示当写命令WRA1到WRA11被连续馈送到相同存储体(脉冲串长度＝“2”)时，产生刷新请求REFRQ情况下的操作。在这个例子中，忙信号BDQ0被激活(图45(a))。
首先，类似于图44，响应于写命令WRA1执行滞后写操作WRITE0(图45(b))。接下来，馈送写命令WRA2并执行滞后写操作WRITE1。在写操作WRITE1正在执行的同时，产生刷新请求REFRQ(图45(c))。
响应于刷新请求REFRQ和刷新登录信号REFENT的激活，如图23所示的地址寄存器52输出刷新地址REF到地址总线BADR(图45(d))。完成写操作WRITE1以后，控制存储器块BLKDQ0的第二控制电路50执行如图26所示的刷新操作REFA(图45(e))。例如，利用如图24所示的R周期计数器54B执行刷新地址REFA。类似于上面图44的描述，在存储器块BLKDQ1到BLKDQ8和BLKP中执行滞后写操作WRITE1(图45(f))。
当存储器块BLKDQ0的刷新地址REFA完成时，馈送下一个写命令WRA3。因此，第二控制电路50接着刷新地址REFA，执行滞后写操作WRITE2(图45(g))。即，当写命令WRA与刷新请求彼此冲突时，第二控制电路50按照接收的次序执行刷新操作或写操作。第一控制电路40与写命令WRA3同步地执行其它存储器块BLKDQ1到BLKDQ8和BLKP的写操作。在本实施例中，外部写周期tERC被设置为4个时钟周期，和内部写周期tIRC被设置为比外部写周期tERC短0.5时钟的3.5个时钟周期。类似于参照图1的基本原理解释。因此，存储器块BLKDQ0的写操作与其它存储器块BLKDQ1到BLKDQ8和BLKP的写操作之间的延迟逐渐地减小。
在图46中，对应于写命令WRA7到WRA9执行滞后写操作WRITE6到WRITE8(图46(a)、(b)和(c))。在与其它存储器块BLKDQ1到BLKDQ8和BLKP的写操作的相同定时上，执行对应于WRA9的存储器块BLKDQ0的写操作WRITE8。
当所有存储器块BLKDQ1到BLKDQ8和BLKP都不操作时，如图13所示的忙寄存器不激活忙信号BDQ0而激活忙信号BDQ1(图46(d))。因此，由第二控制电路50执行存储器块BLKDQ1的写操作WRITE9到WRITE11，和由第一控制电路40执行其它存储器块BLKDQ1到BLKDQ8和BLKP的写操作WRITE9到WRITE11(图46(e)、(f)和(g))。
图47表示在当连续输入读命令RDA1到RDA6到相同存储体(脉冲串长度＝“2”)时产生刷新请求REFRQ的情况下的操作。在本实施例中，在刷新请求REFRQ产生之前，激活忙信号BDQ0(图47(a))。将省略与图43相同的那些操作的详细解释。
首先，馈送读命令RDA1和执行读操作READ1。在读操作中，仅如图13所示的第一控制电路40进行操作，而第二控制电路50不进行操作。因此，对应于忙信号BDQ0的存储器块BLKDQ0不进行操作。来自存储器块BLKDQ0的读数据是从其它存储器块BLKDQ1到BLKDQ8和BLKP的读数据产生的。
当在读操作READ1期间产生刷新请求REFRQ时，第二控制电路50进行操作并执行对应于忙信号BDQ0的存储器块BLKDQ0的刷新操作REFA(图47(b))。在刷新操作REFA期间，馈送下一个读命令并执行存储器块BLKDQ1到BLKDQ8和BLKP的读操作READ2。
在执行刷新操作REFA以后，如图13所示的忙寄存器60等待将要完成的所有存储器块BLKDQ1到BLKDQ8和BLKP，去激活忙信号BDQ0，并且忙信号BDQ1(图47(c))。响应于忙信号BDQ1的激活，不执行读操作的存储器块从BLKDQ0转换到BLKDQ1(图47(d))。
然后，存储器块BLKDQ1到BLKDQ8和BLKP进行操作并且执行对应于读命令RDA3到RDA6的读操作READ3到READ6。
图48表示按照本实施例的对半导体存储器用户的典型AC规范。在根据脉冲串长度BL变化的LRBD(随机存储体访问延迟)、LRWD(接着RDA的LAL到WRA的延迟)和LDIN(数据输入到WRA命令的延迟)方面是有特色的。由于这样一些规范，可能有效地使用数据输入/输出端DQ，而与脉冲串长度无关，并因此可以改善数据传输速率。
LLOCK(DLL锁定时间)是在电源接通等情况下直至从如图3所示的DLL电路8输出的相位调节时钟信号PCLK被稳定的时钟周期数。LRST(用于芯片复位的/RST低输入保持)是直至在释放复位信号/RST之后激活芯片选择信号/CS要求的时钟周期数。LRSC(模式SET寄存器周期时间)是直至模式寄存器设置命令MRS以后在模式寄存器2中实际设置值所要求的时钟周期数。
图49到图60表示如图48所示的AC规范的具体例子。
图49表示从相同存储体BK(脉冲串彻底＝“2”)的读操作的例子。图50表示从相同存储体BK(脉冲串彻底＝“4”)的读操作的例子。读命令RDA馈送之间的间隔是由LRC(随机读/写周期时间)确定的。从读命令RDA到低位地址锁存命令LAL的延迟是由LRCD(RDA/WRA到LAL命令输入延迟)确定的。从低位地址锁存命令LAL到下一个读命令RDA的延迟是由LRAS(LAL到RDA/WRA命令输入延迟)确定的。从读命令RDA到第一数据输出的延迟是由LRAC(RDA命令到访问的延迟)确定的。
图51表示对相同存储体BK(脉冲串长度＝“2”)的写操作的例子。图52表示对相同存储体BK(脉冲串长度＝“4”)写操作的例子。馈送各写命令WRA之间的间隔是由LRC确定的。从写命令WRA到低位地址锁存命令LAL的延迟是由LACD确定的。从低位地址锁存命令LAL到下一个写命令WRA的延迟是由LRAS确定的。从写命令WRA到输入数据的延迟是由LDIN(对数据输入的WRA命令延迟)确定的。当脉冲串长度BL为“2”和“4”时，LDIN分别为3个时钟周期和2个时钟周期。在写操作中，按如上所述执行滞后写操作。
图53表示来自多个存储体BK(脉冲串长度＝“2”)的读操作的例子。图54表示来自多个存储体BK(脉冲串长度＝“4”)的读操作的例子。LRCD、LRAS和LRAC与表示在图49和图50的那些是相同的。馈送读命令RDA到不同存储体BK之间的间隔是由LRBD(随机存储体访问延迟)确定的。当脉冲串长度BL为“2”和“4”时，LRBD分别最小是1个时钟周期和最小是2个时钟周期。
图55表示对多个存储体BK(脉冲串长度＝“2”)的写操作的例子。图56表示对多个存储体BK(脉冲串长度＝“4”)的写操作的例子。LRCD、LRAS和LDIN与表示在图51和图52的那些是相同的。馈送写命令WRA到不同存储体BK之间的间隔是由LRBD确定的。类似于读操作，当脉冲串长度BL为“2”和“4”时，LRBD分别最小是1个时钟周期和最小是2个时钟周期。
图57表示从/到相同存储体BK(脉冲串长度＝“2”)读操作和写操作的例子。图58表示从/到相同存储体BK(脉冲串长度＝“4”)读操作和写操作的例子。LRC、LRAC和LDIN与表示在图49到图52的那些是相同的。从读命令RDA以后的低位地址锁存命令LAL到下一个写命令WRA的延迟是由LRWD(接着RDA的LAL到WRA的延迟)确定的。当脉冲串长度BL为“2”和“4”时，LRWD分别最小是2.5个时钟周期和最小是4.5个时钟周期。从写命令WRA以后的低位地址锁存命令LAL到下一个读命令RDA的延迟是由LWRD(WRA以后的LAL到RDA的延迟)确定的。
图59表示从/到多个存储体BK(脉冲串长度＝“2”)的读操作和写操作的例子。图60表示从/到多个存储体BK(脉冲串长度＝“4”)的读操作和写操作的例子。
如上所述，按照本实施例，第一控制电路40和奇偶校验电路64利用其它存储器块(例如，BLKDQ1到BLKDQ8)的数据和其中存储写数据的奇偶校验位的存储器块BLKP的数据再生读数据，替代正在刷新的存储器块(例如，BLKDQ0)。因此，即使当读命令RDA与刷新请求REFRQ彼此冲突，也可能在没有延迟访问时间的情况下输出读数据。结果，即使正在再生读数据时，也可能迅速响应读命令RDA，并以高数据传输速率输出读数据。
当写命令WRA与刷新请求REFRQ彼此冲突时，第二控制电路50的判优器58按照接收的次序顺序地执行写操作或刷新操作。另外，为馈送写命令WRA之间的最小间隔的外部写周期tERC被设置得长于为对存储器块BLKDQ0到BLKDQ8和BLKP的写操作的实际时间的内部写周期tIRC。为此，在馈送写命令WRA多次的同时，刷新周期可以无故障地***，并且因此可能防止保持在存储器单元中的数据被破坏。
因此，使用该半导体存储器的用户可以执行读操作和写操作，而无须识别该半导体存储器内部产生的刷新请求REFRQ与用户馈送的读命令和写命令之间的冲突。例如，当本发明应用到DRAM时，刷新控制器变得对安装DRAM的***无用了。结果，用户可以象使用SRAM一样的方式使用DRAM。即，通过隐藏刷新操作，可能提供具有DRAM的大容量和SRAM的可操作性两者的半导体存储器。
对应于数据输入/输出端，分别形成存储器块BLKDQ0到BLKDQ8，并响应于刷新请求REFRQ仅各存储器块之一将被允许同时操作。即，在读操作中，所有存储器块BLKDQ0到BLKDQ8在所有时间进行操作，输出读数据。当产生刷新请求时，在所有时间，由于刷新操作不能读出的数据仅为从各数据输入输出端输出读数据中的1位。因此，利用其它存储器块可以无故障地再生存储在正在执行刷新的存储器块中的数据。
第一控制电路40不从由刷新计数器指示的存储器块(例如，BLKDQ0)中执行读操作，并且即使不产生刷新请求REGDQ时，利用其它存储器块(例如，BLKDQ1到BLKDQ8和BLKP)中再生读数据。因此，可能容易实现第一控制电路40的控制并简化其电路结构。
各存储器组被安排为对准各存储器块的垂直于第一方向的第二方向上，并且对对准第二方向的存储器块执行响应于刷新请求REFRQ的刷新操作。即，对每个存储器组执行读操作和写操作，同时，对多个存储器块执行刷新操作。因此，可能对刷新所有存储器单元所需的刷新请求REFRQ的产生数量最小化，并延长刷新请求REFRQ产生之间的间隔。
因为读出放大器SA被安排在各存储器组的各存储器块的配置方向(第一方向)，可能由多个存储器组共享并减小芯片的尺寸。同样，因为列解码器CDEC和主字解码器MWD被安排在各存储器组的各存储器块的配置方向(第一方向)，所以可能由多个存储器组共享并减小芯片尺寸。
与时钟信号CLK的上升沿同步地接收写命令WRA，并与时钟信号CLK的下降沿同步地接收刷新请求REFQ。因此，判优器58可以接收写命令WRA和刷新请求REFQ，同时，至少相互移位半个时钟以上，并容易判断达到的次序。即，判优器58可以被简单地构成。
命令锁存/解码器12与时钟信号CLK的连续上升沿和下降沿同步地分别接收第一命令和第二命令。根据两个命令产生读命令信号RDAP和RLALP或写命令信号WRAP和WLALP。因为这些命令是分别与时钟信号CLK的相邻两个沿同步地接收的，所以可以缩短各命令的输入之间的间隔并缩短访问时间。
在状态控制电路54的内部构成与内部时钟信号ICLK的上升沿同步地操作的F周期计数器54A，和与内部时钟信号ICLK的下降沿同步地操作的R周期计数器54B，并且，周期计数器54A和54B是交替地操作，每次馈送写命令或刷新命令。因为写操作或刷新操作是利用两个周期计数器54A和54B交替地执行的，所以有可能容易控制相应操作的执行。
在状态控制电路54中构成顺序保持写命令WRA和刷新请求REFRQ的RS触发器54e和54h。因此，即使产生刷新请求REFRQ同时连续多次馈送写命令WRA的情况下，也可能无故障地执行写操作和刷新操作。再有，响应于多个在刷新操作以后馈送的写命令WRA的写操作也可以无故障地执行。因为在刷新操作以后，RS触发器54e和54h交替地保持写命令WRA，每次执行写操作时，从写命令WRA的馈送直至写操作的开始的延迟被减小为止。
按照脉冲串长度，改变从由命令锁存/解码器12的写命令WRA的接收，直至写数据接收开始的时间LDIN为止。因此，可能改善数据总线的利用效率，并改善数据传输速率。
当顺序地操作不同存储体BK时，按照脉冲串长度改变读命令RDA和写命令WRA的馈送之间的最小间隔LRBD、LRWD和RWRD。因为馈送各个命令的规范是按照半导体存储器的内部操作设置的，有可能简化控制内部操作的控制电路的结构。
当脉冲串长度BL被设置为“2”时，每个存储体BK的数据转换电路72交替地利用4个读数据总线线路中的2个读数据总线线路，从存储器块BLKDQ0到BLKDQ8和BLKP发送读数据到并/串行变换电路66。因此，可能方便读数据总线线路的数据发送周期。
同样，当脉冲串长度BL被设置为“2”时，串/并行变换电路34向4个写数据总线线路中的2个写数据总线线路交替地输出被变换为并行的写数据。因此，可能方便写数据总线线路的数据传输周期。结果，利用高时钟操作成为可能。
利用可变写长度位VW，利用每个与数据选通信号DQS的每个沿同步输入的写数据，可能屏蔽写数据。因为可以通过同时馈送的写数据设置屏蔽，读数据的再生操作可以通过简单的控制电路实现。
刷新计数器24的低位被设计得对应于用于选择存储体BK的存储体地址BA(刷新存储体号REFBNK#)，使得对每个存储体BK执行刷新操作。因此，减少将在同时操作的刷新控制电路，并且可以减小在刷新操作期间的峰值电流。再有，因为多个存储体BK被交替地刷新，与相同存储体BK被连续地刷新的情况比较，可能缩短刷新请求产生之间的间隔。因此，即使当操作频率很低时，也可能足以满足对于刷新所有存储器单元需要的周期，换言之，可能设置操作频率的较低限制变得更低。
图61表示按照本发明的半导体存储器的第二实施例。赋予与第一实施例相同的部件以相同的数字和符号，并且忽略其详细的解释。
按照这个实施例，当仅执行刷新操作时，即，当仅刷新操作和读操作彼此冲突时，通过利用存储器块BLKP，产生执行刷新操作的存储器块BLKDQ的读数据。换言之，当不产生刷新请求REFRQ时，从存储器块BLKDQ0到BLKDQ8中直接读出数据。为了实现类似于这些的操作，第一实施例(图13)的忙寄存器60可以改变用于按照刷新请求信号REFRQ的忙信号BDQ0到BDQ8之间转换的电路。该结构的其余部分与第一实施例相同。按这个实施例还可以获得与上述第一实施例相同的效果。
图62表示按照本发明的半导体存储器的第三实施例。赋予与第一实施例相同的部件以相同的数字和符号，并且忽略其详细的解释。
按照这个实施例，替代第一实施例的奇偶校验电路64(图33)，形成奇偶校验电路68。该结构的其余部分与第一实施例相同。
奇偶校验电路68包括操作除了对应于数据输入/输出端DQ的数据总线线路RDB外的9位读数据的EOR电路68a，和各选择器64c。当激活忙信号BDQ时，每个选择器64c连接EOR电路68a的输出端到内部数据总线线路IRDB，并且当不激活忙信号BDQ时，连接数据总线线路RDB到内部数据总线线路IRDB。
在奇偶校验电路68中，因为对应于激活的忙信号BDQ的存储器块BLKDQ具有执行刷新操作的可能性，利用存储器块BLKP(奇偶校验位)产生读数据。因为对应于未激活的忙信号BDQ的存储器块BLKDQ不操作刷新操作，数据被直接读出。按照这个实施例，也可以获得与上述第一实施例相同的效果。
图63和图64表示按照本发明的半导体存储器的第四实施例。赋予与第一实施例相同的部件以相同的数字和符号，并且忽略其详细的解释。
按照这个实施例，存储器芯的布局不同于第一实施例。结构的其余部分与第一实施例相同。在相应的存储器块BLKDQ0到BLKDQ8和BLKP中安排行块RBLK0到RBLK3和读出放大器SA0到SA3，同时与第一实施例比较被旋转90度。另外，读出放大器SA0到SA3被安排在存储器块BLKDQ0到BLKDQ8和BLKP之间的边缘上，并因此这些放大器不进行共享。
列解码器CDEC和主字解码器MWD被安排在图中的水平方向(第一方向)，类似于第一实施例。在读操作和写操作期间被激活的区域(在图中的暗网格区)和处于刷新操作和写操作被激活的区域(在图中的亮网格区)与第一实施例的区域一样。
图64表示如图63所示的行块RBLK的细节。图64表示图63被旋转90度的状态。即，图中的水平方向是第二方向和图中的垂直方向是第一方向。列限制开关CSW和读出放大器SA被安排在第二方向。
按照这个实施例，主字线MWL和列限制线CLS的布线方向与第一实施例的写方向不同，即，主字线MWL和列限制线CLS的布线方向是按读出放大器SA的配置方向的第二方向写入的。
因为在子字解码器SWD的配置方向上主字线MWL被对准，仅利用第二布线层这些主字线MWL被直接连接到子字解码器SWD。列选择线CLS的布线方向与列选择开关CSW的配置方向相同。因此，列选择线CLS利用第二布线层沿主字线MWL进行布线，并而后经通过在存储器芯上的孔连接到第一布线层，并且连接到列选择开关CSW。该结构的其余部分与第一实施例(图16)相同。按照这个实施例也可以获得与上述第一实施例相同的效果。
图65表示按照本发明的半导体存储器的第五实施例。按照这个实施例，可能根据模式寄存器的设置值选择用于输入/输出数据的同步信号。当模式寄存器的MODE0位设置为“1”时，DQS方法被设置为“双方向”。此时，选择器SEL选择QS端，并且与DS端输出的数据选通信号QS同步地接收写数据。另外，与从QS端输出的数据选通信号QS同步地输出读数据。数据选通信号QS是与其相位由未表示出的DLL电路调整的输出时钟信号OCLK同步的输出使能信号QSEN。即，在“双方向”模式中，双向信号被馈送到一个数据选通端，类似于上述第一实施例。
当模式寄存器的MODE0位设置为“0”时，DQS方法被设置为“单方向”。此时，QS端是专门用于读数据的输出数据选通信号的端。与用于写数据的数据选通信号一样，当MODE2位为“1”时，使用时钟信号CLK，并且当MODE1位为“1”时，使用从DS端馈送的数据选通信号DS。由接收到MODE1位和MODE2位的选择器SEL选择时钟信号CLK和数据选通信号DS。另外，串/并行变换电路按照所选的信号进行操作。
当MODE3位W4“1”时，QS控制电路所有时间接收高电平，并因此即使当读操作未被执行时，输出与输出时钟信号OCLK同步的数据选通信号QS。
按照这个实施例也可以获得与第一实施例相同的效果。另外，数据选通信号的方法(DQS方法)可以根据安装半导体存储器的***改变。DQS方法可以方便地通过设置模式寄存器改变，因此，可能响应用户的各种需要。
顺便提及，按照上述第一实施例，对用于存储器块BLKDQ0到BLKDQ8和保持存储器块BLKDQ0到BLKDQ8等的奇偶校验位的存储器块BLKP的每个形成行解码器RDEC的例子进行解释，如图66的上侧所示。(在图66中，为了比较表示出8个存储器块BLKDQ0到BLKDQ8)
本发明不限于这个实施例。例如，当数据输入/输出端是8位时，对于每对存储器块BLKDQ0和BLKDQ4、BLKDQ1和BLKDQ5、BLKDQ2和BLKDQ6、BLKDQ3和BLKDQ7可以形成一行解码器RDEC，并且可以形成分别保持存储器块BLKDQ0到BLKDQ3和BLKDQ4到BLKDQ7的奇偶校验位的2个存储器块BLKP1和BLKP2，如图66的下侧所示。在这种情况下，因为行解码器RDEC可以由两个存储器块共享，可能从9到5减少行解码器的数量。结果，可能减小存储器芯的尺寸。
在上述第一实施例中，如图14所示，说明了从低位按次序分配刷新计数器24的位给刷新存储体号REFBNK#、刷新块号REFDQ#和高位地址UA#的例子。本发明不限于这个实施例。例如，如图67所示，刷新计数器24的位可以从低位按次序分配给高位地址UA#、刷新块号REFDQ#和刷新存储体号REFBNK#。在这种情况下，与第一实施例比较，需要4倍刷新请求REFDQ产生之间的间隔。
在上述第一实施例中，说明了按照4个时钟周期设置外部写周期tERC的例子。本发明不限于这个实施例。外部写周期tERC可以根据操作频率(时钟周期)和内部电路的结构进行设置。
在上述第一实施例中，说明了应用本发明到DDR型半导体存储器的例子。本发明不限于这个实施例。例如，本发明可以应用到具有与时钟信号的上升沿同步接口的SDR(单数据速率)型半导体存储器。
在上述第一实施例中，说明了应用本发明到具有多个存储体BK0到BK8的半导体存储器的例子。本发明不限于这个实施例。例如，本发明可以应用到不形成存储体的半导体存储器中。
在上述第一实施例中，说明把本发明用于具有多个数据组BYTEA至BYTED的半导体存储器的例子。本发明不限于该实施例。例如，本发明可以应用于具有8位数据输入/输出端的半导体存储器
图68表示按照本发明的半导体存储器的第六实施例的存储器芯的示意图。
在相同地址分配多个位数据并存储在存储器芯的多个存储器块(第一存储器块)BLK1到BLK4(下文称为块BLK1到BLK4)。例如，16位可以被存储在相同地址和4位可以被存储在4个块BLK1到BLK4的每个中。块BLK1到BLK4是用于存储外部数据的存储器芯阵。每个块BLK1到BLK4包括用于输入信号的存储器芯104、字解码器103、列解码器102、和选择器101。每个块BLK1到BLK4可以进一步分为多个字解码器103和存储器芯104对。
存储器块(第二存储器块)BLK5是用于存储多个具有相同地址的位数据的操作结果的存储器芯阵。操作方法的细节将在下面参照图69(A)到(c)进行解释。类似于块BLK1到BLK4，块BLK5也包括用于输入数据的存储器芯104、字解码器103、列解码器102、和选择器101。
有两组控制信号，第一控制信号SIG1和第二控制信号SIG2，这些信号分别被输入到块BLK1到BLK2的选择器101。选择信号SEL1到SEL5被输入到相应的选择器101。当每个选择信号SEL1到SEL5处于低电平时，选择器101的输出变为第一控制信号SIG1，当每个选择信号SEL1到SEL5处于高电平时，选择器101的输出变为第二控制信号SIG2。选择信号SEL1到SEL5是互相独立的信号。
每个控制信号SIG1和SIG2包括写请求信号、读请求信号、地址、数据等。例如，写请求信号和读请求信号变表示为片使能信号和写使能信号。
字解码器103根据从选择器101馈送的地址识别行地址。列解码器102根据从选择器101馈送的地址识别列地址。存储器芯104可以写/读数据到/从被识别的行地址和列地址。
在正常条件下，第二控制信号SIG2不被激活，仅第一控制信号SIG1控制存储器芯。在正常读操作中，选择信号SEL1到SEL4和选择信号SEL5分别处于低电平和高电平，并且块BLK5不被激活。在正常写操作中，所有选择信号SEL1到SEL5都处于低电平，对所有块BLK1到BLK5执行写操作。
在执行刷新操作中，每个块BLK1到BLK5在一个的基础上依次被刷新，并仅对应于刷新块的选择信号变为高电平。根据第二控制信号SIG2执行刷新操作，并且仅对其选择信号处于高电平的块执行刷新操作。
另外，当馈送非刷新的写信号时，第二控制信号SIG2与第一控制信号SIG同步，仅其选择信号处于高电平的块根据第二控制信号SIG2操作，而其它块根据第一控制信号操作。
按照这个实施例，存在多个用于激活和控制相应块的控制信号组。选择器101可以为每个块选择控制信号组。另外，可能通过按相同定时或者不同定时馈送的控制信号激活多个块，并控制相应块，使得激活定时和/或激活时间彼此不同。
图69(A)表示在数据写中的写奇偶校验操作序列。
将解释将1位数据DQ01到DQ04分别写入块BLK1到BLK4的例子。从外部输入的写数据DQ01到DQ04被分别写入块BLK1到BLK4。
数据DQ01和DQ02被输入到异或电路201，进行异或运算并输出结果。数据DQ03和DQ04被输入到异或电路202，进行异或运算并输出结果。异或电路201的输出和异或电路202的输出被输入到异或电路203，进行异或运算并输出结果。异或电路203的输出被写入块BLK5。异或电路201、202和203作为第一运算电路进行操作。
图69(B)表示每个异或电路201到203的电路图。第一输入信号IN1被输入到逻辑NOT电路(反相器)211。反相器212的输入端被连接到反相器211的输出端。第二输入信号IN2被输入到反相器215。p沟MOS晶体管213的栅连接到反相器212的输出端，其源连接到第二输入信号IN2的线路，和其漏连接到输出信号OUT的线路。n沟晶体管214的栅连接到反相器211的输出端，其漏连接到第二输入信号IN2的线路，和其源连接到输出信号OUT的线路。p沟MOS晶体管216的栅连接到反相器211的输出端，其源连接到反相器215的输出端，和其漏连接到输出信号OUT的线路。n沟晶体管217的栅连接到反相器212的输出端，其漏连接到反相器215的输出端，和其源连接到输出信号OUT的线路。
图69(C)表示如图69(B)所示异或电路的真值表。当输入信号IN1和IN2分别为彼此相同和彼此不同时，输出信号OUT为“0”和“1”。
如图69(A)所示，由两级组成的两个输入端的异或电路201到203根据4位的输入数据DQ01到DQ04，输出1位的运算结果。在这种情况下，当在4位输入数据DQ01到DQ04中数据“1”的数为奇数时，输出“1”，并且当为偶数时，输出“0”。而后，这种运算结果被称为写奇偶校验位。
例如，数据DQ01到DQ04是“0”、“1”、“0”和“0”。在这种情况系下，异或电路201到203分别输出“1”、“0”和“1”。作为异或电路203的输出的“1”作为写奇偶校验位被写入块BLKS。
图70(A)表示在读数据中的数据校正序列。
将解释分别从块BLK1到BLK4中读出1位数据DQ01到DQ04的例子。异或电路311的两个输入端被连接到块BLK1的数据线(位线)和块BLK2的数据线。异或电路312的两个输入端被连接到块BLK3的数据线和块BLK4的数据线。异或电路313的两个输入端被连接到异或电路311的输出端和异或电路312的输出端。异或电路314的两个输入端被连接到异或电路313的输出端和BLK5的数据线。下面，从异或电路313的输出被称为读奇偶校验位。异或电路314比较读奇偶校验位与写奇偶校验位。读奇偶校验位与写奇偶校验位两者通过利用异或电路的类似运算予以确定。异或电路311、312和313按照第二运算电路运算，和异或电路314按照比较器运算。
将解释数据校正电路301。块BLK3的数据线307被连接到反相器306的输入端。三节点开关302包括公共端303、第一端305和第二端304。第一端305连接到块BLK3的数据线307。第二端304连接到反相器306的输出端。反相器306是反相输入数据的逻辑的电路。公共端303输出1位数据DQ03。开关302根据异或电路304的输出信号308连接公共端303到第一端305或第二端304的任何一个。
例如，当块BLK3处于刷新时，对块BLK1、BLK2、BLK4和BLK5执行读操作。在这种情况下，不从块BLK3输出读数据，并且数据线307保持以前访问的电平。因此，在单一地址仅1位是不确定的。从而，在以前写操作中写入BLK5的相同地址的写奇偶校验位在相同时间被读出。异或电路314比较读出＝奇偶校验位和写奇偶校验位彼此一致时，数据线307上的数据作为数据DQ03被输出到外部。当彼此存在不一致时，缺少块BLK1到BLK4的1位数据(不确定)。该位应当是处于刷新操作的块BLK3的位。从而，在块BLK3的数据线307上的位数据由数据校正电路301反相，经受数据校正，并作为DQ3输出到外部。其它数据DQ01、DQ02和DQ04是从块BLK1、BLK2和BLK4读出的数据。
例如，假设“0”、“1”、“0”和“0”被分别写入块BLK1到BLK4。因为在数据中“1”的数是奇数，“1”作为写奇偶校验位被写入块BLK5。假设BLK3的数据线保持不确定的数据“1”。在这种情况系下，因为4个数据线的数据“1”的数是奇数，异或电路313作为读奇偶校验位输出“0”。因为读奇偶校验位和写奇偶校验位彼此不同，异或电路314输出“1”作为输出信号308。因此，开关302连接公共端303与第二端304。结果，数据线307的数据“1”的逻辑被反相器306反相，并数据“0”作为数据DQ03被输出。
如上所述，虽然块BLK3正在刷新并且数据不能从块BLK3读出，但是，按照需要正确数据DQ01到DQ04可以通过从块BLK5读出读奇偶校验位和块BLK3的校正数据DQ03进行输出。因此，即使块BLK3正在刷新，读出数据也可以输出到外部，无须等待读数据。应当注意，当写入写奇偶校验位的块BLK5正在刷新操作时，数据校正电路不执行数据校正。数据DQ01到DQ04变为从块BLK1到BLK4读出的数据。
应当指出，当被写入奇偶校验位的块BLK5处于刷洗操作中时，该数据校正电路301不执行数据校正。该数据DQ01至DQ04变为从块BLK1至BLK4读出的数据。
图70(B)是表示数据校正电路301的结构的电路。反相器320输出选择信号SEL5的逻辑反相信号。信号308、选择信号SEL3和反相器320的输出都被输入到NAND电路321，从NAND电路321输出NAND信号。反相器322输出NAND电路321的逻辑反相信号。反相器325的输入端连接到数据线307。p沟MOS晶体管323的栅连接到反相器322的输出端，其源连接到数据线307，和其漏连接到输出数据线328。n沟MOS晶体管324的栅连接到NAND电路321的输出端，其漏连接到数据线307，和其源连接到输出数据线328。p沟MOS晶体管326的栅连接到NAND电路321的输出端，其源连接到反相器325的输出端，和其漏连接到输出数据线328。n沟MOS晶体管327的栅连接到反相器322的输出端，其漏连接到反相器325的输出端，和其源连接到输出数据线328。数据线328输出数据DQ03(图70(A))。
图71是与来自存储器芯的输出有关的控制信号发生器的方框图。这个控制信号发生器连接在如图68所示的存储器芯的左边。数据校正电路401被连接到相应块BLK1到BLK4。数据校正电路401对应于如图70(A)所示的数据校正电路301。第二数据运算电路402对应于如图70(B)所示的异或电路311到313。数据比较电路403对应于如图70(A)所示的异或电路314。相应块BLK1到BLK4的数据校正电路401根据选择信号SEL1到SEL4校正相应块BLK1到BLK4的数据线上的数据。对应于在选择信号SEL1到SEL4中处于高电平的选择信号的块BLK1到BLK4中的块正在刷新。因此，当输入的选择信号处于高电平时，该信号经受数据校正电路401的数据校正，并当来自数据比较电路403的比较结果指示写奇偶校验位和读奇偶校验位彼此不一致时，数据校正电路401执行数据校正，并输出读数据到外部。
图72(A)是半导体存储器的操作的示意图。将解释在定时t1时输入外部写命令WR0，和在定时t11时产生内部刷新请求信号的情况。因为写命令WR0早于刷新请求来到，根据写命令WR0数据被写入块BLK1到BLK4。写奇偶校验位被写入块BLK5。在定时t11以后的周期T1期间，刷新请求被保持。这个写操作是由图68中的控制信号SIG1控制的。在块BLK2中，当写命令WR0的操作结束时，刷新操作501开始。
而后，分别在定时t2、t3和t4，输入外部写命令WR1和WR2以及外部读命令RD0。块BLK1、BLK3到BLK5执行外部命令WR1、WR2和RD0的操作。在完成刷新操作501以后，块BLK2执行外部命令WR1和WR2的操作。顺便提及，当输入读命令RD0时，块BLK2正在进行写命令WR2的操作。因此，从块BLK5读出写奇偶校验位，并当写奇偶校验位和读奇偶校验位彼此不一致时，校正在块BLK2的数据线上的数据。下面，利用写奇偶校验位和读奇偶校验位的读操作被称为伪读操作。
在块BLK2中，在执行写命令WR2的操作以后执行伪读出502。伪读出502是下面在图73中描述的控制信号发生器中执行的伪操作，并且块BLK2不执行读操作。细节将在下面说明。从上述刷新操作501到伪操作502的周期T2期间，仅块BLK2受第二控制信号SIG2控制，并且其它块受第一控制SIG1控制。
接下来，将解释在定时t5输入外部读命令RD1的情况。在块BLK2中，在先伪操作502正由第二控制信号SIG2执行。在这种情况下，当检测到读操作RD1的开始和第二控制信号SIG2被转换为第一控制信号SIG1时，在块BLK2中可能发生故障和操作延迟。因此，响应于读命令RD1不执行块BLK2的读操作，而执行伪读操作。然后，检测读命令RD1的操作的完成，并且第二控制信号SIG2被转换为第一控制SIG1。从而，在下一个定时t6响应于读命令RD2，从BLK1到BLK4的读操作可以被迅速和正确地执行。其细节将在下面参照图76到图77解释。当读操作和刷新操作彼此不冲突时，用于存储操作结果的块BLK5被去激活，并且从其它存储器块执行读操作。
接下来，在定时t12产生内部刷新请求，并由BLK3执行刷新操作503。将解释在刷新操作503期间在定时t7输入外部读命令RD3的情况。在这种情况下，执行伪读操作并且按需要块BLK3的数据线上的数据被校正。在块503中，在刷新操作503以后执行伪读出504。从刷新操作503到伪读出504的周期T3期间，仅块BLK3受第二控制信号SIG2的控制。
应当注意，当在伪读操作期间输入块BLK3的写请求信号时，保持写请求信号并在伪读操作完成以后执行对应于写请求信号的操作。
图72(B)是表示该半导体存储器的另一种操作的示意图。将解释在定时t21输入外部读命令RD4，并而后在定时t31产生内部刷新请求的情况。因为读命令RD4先于刷新请求来到，根据读命令RD4从BLK1到BLK4读出数据。在定时t31以后的期间，刷新请求被保持。在块BLK28，当读命令RD4的操作结束时，刷新操作511开始。
而后，分别在定时t22和t23，输入外部读命令RD5和RD6。响应于外部命令RD5和RD6，块BLK1和BLK3到BLK5执行伪读操作。在刷新操作511完成以后，块BLK2执行两个伪读出512和513。在周期T12期间，仅块BLK2受第二控制SIG2的控制。
接下来，将解释在定时t24输入外部写命令WR3的情况。数据被写入块BLK1到BKJ4，并且写奇偶校验位被写入块BLK5。
接下来，在定时t32产生内部刷新请求，并且在块BLK5中执行刷新操作514。将解释在刷新操作514期间，在定时t25输入外部写命令WR4，并且而后在定时t26和t27输入外部写命令WR5和WR6。在这种情况下，响应于命令WR4、WR5和WR6，数据被写入块BLK1、和BLK4，并且写奇偶校验位被写入块BLK5。在完成刷新操作514以后，在块BLK3中执行对应于写命令WR4到WR6的写操作。外部写命令WR4到WR6的产生周期时间长于对应块BLK1到BLK5执行周期时间。因此，在块BLK3中，命令WR4和WR5的操作比其它块的操作延迟，但是命令WR6的操作赶上其它操作。即使执行刷新操作514，但也可能迅速地写入，而不从外部命令延迟。在周期T3期间，仅块BLK3受第二控制信号SIG2控制。
图73是与到存储器芯的输入有关的控制信号发生器的方框图。这个控制信号发生器假设是异步SRAM接口，并且连接到如图68所示的存储器芯的左侧。内部刷新请求(OSC)信号发生器604利用环型振荡器按定时的间隔自动产生刷新请求。
在正常写操作中，从外部输入外部命令EXTC、地址ADR、屏蔽信息MSK和写数据IND。屏蔽信息MSK是用于分别指令写入高位字节和/或低位字节的信息。外部命令EXTC被输入到内部命令发生器601。内部命令发生器601产生第一内部命令INTC1，并且将其输出到第一芯控制信号发生器602。第一芯控制信号发生器602产生第一芯控制信号COC1(它对应于图68中的第一控制信号SIG1)，输出这些信号到选择器621(它与图68中的选择器101相同)，并控制存储器芯。
此时，相应各块的所有选择器621选择第一芯控制信号COC1，正如参照图68所解释的那样。在这种情况下，第一芯控制信号发生器602输出第一芯激活状态信号COS1，同时该芯被第一芯控制信号COC1激活。屏蔽信息MSK具有禁止写操作的功能，并且将该信息馈送到缓冲器607和第一芯控制信号发生器602，作为第一屏蔽信息MSK1。根据内部命令INTC1和屏蔽信息MSK1，第一芯控制信号发生器602输出芯控制信号COC1和芯激活状态信号COS1。该地址ADR被通过缓冲器607提供到选择器622。第一地址ADR1对应于第一芯控制信号COC1，并在写操作中指定地址。输入数据IND被输入到数据运算电路609，其中写奇偶校验位(参照图69(A))进行操作，并且第一输入数据IDN1被馈送到选择器623。第一输入数据IDN1被写入第一地址ADR1的存储器芯。在这种情况下，数据运算电路609根据输入数据IND运算写奇偶校验位，并且将结果写入存储器机BLK5用于操作。
选择器621根据选择信号SEL1到SEL5选择第一芯控制信号COC1或第二芯控制信号COC2，并输出这些信号到存储器芯。选择器622根据选择信号SEL1到SEL5选择第一地址ADR1或第二地址ADR2，并将其输出到存储器芯。选择器623根据选择信号SEL1到SEL5选择第一数据IND1或第二数据IND2，并将其输出到存储器芯。这些选择器621到623对应于图68中的一个选择器101。存在着与BLK1到BLK5的数量一样多的3个选择器621到623的组数。
接下来，将解释刷新操作。刷新请求(OSC)信号发生器604有规律地输出刷新请求信号OSC的一个脉冲。当输入外部命令EXTC时，内部命令发生器601输出信号ADT。考虑到刷新请求信号OSC和外部命令EXTC互相重叠的情况，命令刷新比较器603始终确定信号ATD和信号OSC哪个达到的早些。
当确定刷新请求信号OSC达到的早些时，命令刷新比较器603产生刷新请求信号REF。当输入刷新请求信号REF时，第二芯控制信号606输出第二芯激活状态信号COS2，并且输出第二芯控制信号COC2(对应于图68中的第二控制信号SIG2)。同时，刷新请求信号REF被输入到刷新块选择器611。刷新块选择器611转换馈送到选择器611、622和623的选择信号SEL1到SEL5之一为高电平。仅对被选择信号SEL1到SEL5选择的块BLK1到BLK5之一进行刷新操作。例如，对块BLK1到BLK5连续地执行刷新。当确定刷新请求OSC迟于外部命令EXTC达到时，命令刷新比较器603暂停刷新请求信号REF的输出，直至第一芯激活状态信号COS1被复位。
接下来，将解释在刷新期间从外部馈送写请求命令EXTC的情况。类似于在刷新操作期间第一芯控制信号发生器602，第二芯控制信号发生器606输出第二芯激活状态信号COS2。第二芯激活状态信号COS2被输入到内部命令保持电路605。在输入第二芯激活状态信号COS2的同时，内部命令保持电路605保持在刷新期间产生的第一内部命令INTC1。当刷新操作结束和第二芯激活状态信号COS2被复位时，内部命令保持电路605输出作为第二内部命令INTC2的保持命令。
在保持的内部命令INTC2输出中，存在着产生外部命令EXTC和内部命令保持电路605需要保持对应的内部命令INTC1的情况。因为一个保持电路在相同时间不能输出一个命令并保持另外一个命令，所以使用两个保持电路。计数器对将要保持的命令数进行计数，并选择两个选择电路的哪个保持命令。另外一个计数器计数输出信号的数，并选择两个保持电路的哪个输出信号。
图74是包含两个保持电路的内部命令保持电路的电路图，和图75表示它的操作波形图。内部命令保持电路605包括两个保持电路701和702。计数器721输出信号/CNTA，它的状态每次被输入的第一内部命令INTC1的每个脉冲501和502进行反相。反相器723输出通过逻辑反相信号/CNTA获得的信号CNTA。计数器722输出信号/CNTB，它的状态每次被输入的第二内部命令INTC2的每个脉冲506和507进行反相。反相器724输出逻辑反相信号/CNTB信号的信号CNTB。
首先，将解释保持电路701。第二芯激活状态信号COS2和信号CNTB被输入到NAND电路711，从电路711输出NAND信号。第一内部命令INTC1、信号CNTA和NAND电路711的输出被输入到NAND电路712，从电路712输出NAND信号。NAND电路712的输出和NAND电路714的输出被输入到NAND电路713，从电路713输出信号n01。延迟线717延迟信号n03并将其输出到NAND电路714。信号n01和延迟线717的输出被输入到NAND电路714，从电路714输出NAND信号。NAND电路711的输出和NAND电路716的输出信号n03被输入到NAND电路715，从电路715输出NAND信号。信号n01和NAND电路715的输出被输入到NAND电路716，从电路716输出NAND信号。
接下来，将解释保持电路702。保持电路702的结构类似于保持电路701的结构。将解释保持电路702和保持电路701之间的不同。第二芯激活状态信号COS2和信号/CNTB被输入到NAND电路711。从NAND电路711输出的第一内部命令INTC1和信号/CNTB被输入到NAND电路712。NAND电路713的输出信号是n02和NAND电路716的输出信号是n04。
信号n03和信号n04被输入NOR电路725，从电路725输出第二内部命令INTC2。当保持电路701和702交替地保持命令时，计数器721控制各个定时。当保持电路701和702交替地输出命令时，计数器722控制各个定时。
在图75中，例如，第一内部命令INTC1是两个写命令。按照第二芯激活状态信号COS2，在周期503期间执行刷新，在周期504期间执行对应于写命令501的写操作。和在周期505期间执行对应于写命令502的写操作。
将参照图74和图75解释操作。第一内部命令INTC1和第二芯激活状态信号COS2被输入到图73的内部命令保持电路605。从计数器721输出由第一内部命令INTC1计数的信号CITA和/CNTA。分别从保持电路701和702输出信号n03和n04。第二内部命令INTC2是在NOR电路中进行同步的信号n03和n04。从由第二内部命令INTC2计数的计数器722输出信号CNTB和/CNTB。在激活期间，第二芯激活状态信号COS2处于低电平。当产生第一内部命令INTC1同时该信号处于低电平时，信号CNTA或信号/CNTA转换成高电平。电平转成高电平的保持电路701或者702保持第一内部命令INTC1，并且信号n03或者n04转换成高电平。在这种状态下，当第二芯激活状态信号COS2转换成高电平时，保持命令变为信号n03或n04，并且变为第二内部命令INTC2。该第二内部命令INTC2反相信号CNYB和/CNTB。
接下来，将参照图73进行解释。当输出第二芯激活状态信号COS2的同时，地址/屏蔽信息保持电路608利用第一内部命令INTC1保持地址ADR和屏蔽信息MSK，并且数据保持电路610保持输入数据IND。响应于第二内部命令INTC2的输出，地址/屏蔽信息保持电路608和数据保持电路610分别输出由地址/屏蔽信息保持电路608和数据保持电路610保持的作为第二地址ADR2的信息、第二屏蔽信息MSK2和第二数据IND2。响应于第二内部命令INTC2和第二屏蔽信息MSK2，第二芯控制信号发生器606输出第二芯控制信号COC2和第二芯激活状态信号COS2。在输出第二芯激活状态信号COS2的同时，刷新块选择器611连续输出选择信号SEL1到SEL5。在刷新操作以后，由选择信号SEL1到SEL5选择的块BLK1到BLK5之一利用第二地址ADR2、第二屏蔽信息MSK和第二数据IND2执行第二内部命令INTC2的操作。
当第二内部命令INTC2操作期间产生下一个外部写命令EXTC时，保持每个信息并在该操作完成以后执行保持的第二内部命令INTC2，类似于上面的情况。因此，只要产生外部命令EXTC，同时输出第二芯激活状态信号COS2时，由选择信号SEL1到SEL5选择的每个块BLK1到BLK5保持在与第一内部命令INTC1异步地执行第二内部命令INTC2的状态。当第二内部命令INTC2的执行周期短于外部命令EXTC的产生周期时，第二内部命令INTC2的执行将迟早结束(参照图72(B))。
将解释读操作。直至各控制信号被输入到存储器芯的操作几乎与写操作一样为止。差别在于，除了刷新操作期间，在写操作中对应于第二芯控制信号COC2的信号不输出。在这种情况下，第二芯控制信号发生器606正在操作。这里的状态被称为伪读出(参照图72(A)和(B))。另外，当在不输出第二芯激活状态信号COS2周期的期间，刷新块选择器611设置对应于写操作结果的块BLK5的选择信号SEL5为非选择状态。
接下来，将解释图72(A)的操作。在BLK2中，在刷新操作501以后，执行通过第二芯控制信号COC2的写操作。假设在写操作以后，将用于控制块BLK2的信号从第二芯控制信号COC2改变为第一芯控制信号COC1。对于在定时t5从外部读命令RD1的产生，如果该产生发生在紧接着写操作以后，因为由读命令到存储器芯的访问将需要按最快的速度进行，芯控制信号之间的转换可以不进行及时执行。
因此，在图73中的刷新块选择器611是按照图76构成的。按照这种结构，块BLK2由第二芯控制信号COC2进行控制，直至下一个读命令RD1结束。
图76是刷新块选择器611的电路图，和图77表示它的操作波形。将参照图76解释电路结构。延迟线901延迟第二芯激活状态信号COS2。第二芯激活状态信号COS2和延迟线901的输出被输入到NAND电路902，从电路902输出NAND信号。反相器903反相从NAND电路902输出的逻辑，并且输出信号n01。
RS触发器904是由NAND电路905和906构成的。反相器907反相CL的逻辑。信号n01和NAND电路906的输出被输入到NAND电路905，从电路905输出NAND信号。NAND电路905的输出和反相器907的输出被输入到NAND电路906，从电路906输出NAND信号。NAND电路905的输出被输入到反相器908，从电路908输出n02。
信号R5和信号n02被输入到NAND电路909，从电路909输出NAND信号。信号WR和NAND电路909的输出被输入到NAND电路910，从电路910输出NAND信号。信号n01和NAND电路910的输出被输入到NAND电路911，从电路911输出NAND信号。
RS触发器912是由NAND电路913和914构成的。信号n03和NAND电路911的输出被输入到NAND电路913，从电路913输出NAND信号。信号REF和NAND电路913的输出被输入到NAND电路914，从电路914输出信号n03。
信号n03和信号PSEL1被输入到NAND电路919，并被输入到反相器922。反相器922输出选择信号SEL1。信号n03和信号PSEL4被输入到NAND电路920，并被输入到反相器923。反相器923输出选择信号SEL4。
反相器915输出信号PSEL5的逻辑反相信号。信号n03和反相器915的输出被输入到NAND电路917，从电路917输出NAND信号。信号n03和信号RD被输入到NOR电路916，并且被输入到反相器918。NAND电路917的输出和反相器918到输出被输入到NAND电路921，并且被输出到反相器924。反相器924输出执行信号SEL5。
接下来，将解释该电路的操作。信号RS是第一芯控制信号COC1的芯复位信号，并当转换为高电平时复位存储器芯。当芯正在操作时，信号RS处于高电平。WR是状态信号，在第一芯控制信号COC1的写操作期间该信号处于低电平。信号CL是第一芯控制信号COC1的CL信号(读出存储器单元的数据、在读出放大器中放大和而后从读出放大器提取数据的脉冲)。信号REF是刷新请求信号。信号RD是状态信号，在第一芯控制信号COC1的读操作期间该信号处于高电平，并保持该状态直至产生写请求。信号PSEL1到PSEL5是指示将被刷新的各个块的信号，并被从内部计数器和解码器输出。在结束时被输入到各个选择器的信号是选择信号SEL1到SEL5。
假设PSEL1处于高电平并且信号PSEL2到PSEL5处于低电平。当在定时t1由刷新请求REF启动刷新操作时，信号n03转换到高电平和选择信号SEL1转换到高电平，并因此块BLK1的控制信号被转换到第二芯控制信号COC2。关于第二芯控制信号COC2，假设在周期T1期间执行刷新，并在周期T2期间执行写操作。当在刷新周期T1期间从外部产生写请求时，在刷新操作以后。对块BLK1执行保持的写操作。
第二芯控制信号COC2同步于例如通过延迟线901的信号n01的一个状态信号。信号n01设置RS触发器，并另外，在刷新请求REF转换到高电平以前保持RS触发器的状态。
关于信号RS，假设分别在周期T3和T4期间执行读操作。触发器904输出信号n02保持该状态，直至在定时t2输出下一个读操作的第一芯控制信号COC1的信号CL。设置CL的定时，使得在信号RS处于低电平的同时安全地进行输出。响应于信号CL在信号n02转换到高电平以后，信号n03转换到低电平，并且响应于在定时t3信号RS瞬变为高电平，选择信号SEL1转换到低电平。当在这种情况以后不产生写请求时，信号RD处于高电平并因此选择信号SEL5处于高电平和写奇偶校验块BLK5不激活。从而，在第二芯控制信号COC2的操作结束后，对下一个读操作利用该操作结果执行数据校正。当在第二芯控制信号COC2的操作完成后产生写请求时，不等待一个单一操作，通过WR选择信号SEL1转换为低电平。在直到读操作为止写操作不需要执行的条件下这是可能的。为了加速写操作，类似于读操作，不在各个控制信号组之间转换的情况下可以执行写操作。
图78是构成图68的一个块的字解码器103和存储器芯104另一种结构的例子。当使用图73的屏蔽信息MSK时，可能选择性地访问高位字节和/或低位字节。一个块包括主字解码器1101、子字解码器1102、用于高字节的存储器单元1103、子字解码器1104和用于低字节的存储器单元1105。
假设，在相同地址有4个用于存储16位数据的块BLK1到BLK4。相同地址的4位数据被存储在一个块。在该相同地址，高位字节是高8位和低位字节是低8位。存储器单元1103存储高位字节的2位。存储器单元1105存储低位字节的2位。、
主字解码器1101按照从外部馈送的行地址进行解码。按照从主字解码器1101的输出，子字解码器1102识别存储器单元1103的行地址。按照从主字解码器1101的输出，子字解码器1104识别存储器单元1105的行地址。可以通过共享控制执行高位字节和低位字节的读操作和写操作。
分别对存储器单元1103和存储器祷于105提供主字解码器增加了布局面积。字线具有主字解码器1101和子字解码器1102及1104的分层结构，并且主字解码器1101的各个主字线是共享的，因此降低了主字解码器1101的尺寸。
如上所述，按照这个实施例，可能同时处理来自外部的访问请求和内部的刷新操作，并且，在刷新请求不从外部输入的SRAM接口或类似接口中，实现以采用存储器芯的一种操作方式的高速访问时间的读操作。
再有，存储器芯的激活区被分为执行一次刷新的有限区。制备存储器芯的多个控制信号组，使得各控制信号的不同组被使用在刷新块和其它块。因此，相同地址的各个位可以按照各个位存在的各个块进行不同控制。读操作可以按采用存储器芯的一种操作的访问时间执行。
顺便提及，在存储器芯中的多个块可以被分为行地址方向、列地址方向或两个地址方向。
本发明不限于上述各个实施例，在不脱离本发明的精神和范围的情况下可以作出各种修改。可能在部分或所有部件作出改进。

Claims (58)

1.一种半导体存储器，包括：
多个用于存储数据的第一存储器块；
一个第二存储器块，用于存储数据，该数据用于再生存储在所述第一存储器块中数据；
第一命令发生器，用于接收命令并产生用于访问所述第一存储器块的读命令或写命令；
第二命令发生器，用于产生访问所述第一存储器块的第二命令；
读控制电路，当读命令和第二命令访问相同第一存储器块时，利用存储在所述第二存储器块中的数据，从被访问的第一存储器块再生读数据；和
写控制电路，当写命令和第二命令访问相同的所述第一存储器块时，用于按照写命令和第二命令按次序执行操作。
2.按照权利要求1的半导体存储器，其中：
存储在所述第二存储器块中的数据是所述第一存储器块的奇偶校验位。
3.按照权利要求1的半导体存储器，其中：
所述第一存储器块和所述第二存储器块由其数据随着时间而消失的易失性存储器单元组成；和
第二命令是用于存储器单元的刷新操作周期性发生的刷新命令。
4.按照权利要求3的半导体存储器，其中：
外部写周期设置得将长于内部写周期，外部写周期是写命令的馈送之间的最小间隔，内部写周期是对所述第一和第二存储器块的实际写操作时间。
5.按照权利要求4的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟，和其中
外部写周期设置为n个时钟周期(n是等于或大于1的整数)，并且内部时钟设置为n-0.5时钟周期。
6.按照权利要求5的半导体存储器，还包括：
第一周期发生器，用于产生第一定时信号，执行与外部时钟的第一沿同步的内部操作周期；
第二周期发生器，用于产生第二定时信号，执行与外部时钟的第二沿同步的内部操作周期；
周期转换电路，用于交替地操作所述第一和第二周期发生器，每次馈送写命令或刷新命令。
7.按照权利要求4的半导体存储器，其中：
所述写控制电路包括状态控制电路，用于顺序地保持在写操作期间馈送的下一个写命令，并且根据该写命令完成后所保持的馈送的各个写命令之一执行下一个写操作。
8.按照权利要求4的半导体存储器，其中：
当读命令被馈送到正在写操作或刷新操作的各个所述第一存储器块之一时，所述读控制电路利用存储在除了该正在操作的第一存储器块外的所述第一存储器块和所述第二存储器块中的数据再生读数据。
9.按照权利要求8的半导体存储器，其中：
当所述第二存储器块的刷新操作期间馈送读命令时，所述读控制电路替代执行再生操作直接输出存储在所述第一存储器块中的数据作为读数据。
10.按照权利要求3的半导体存储器，其中：
响应于刷新命令，仅所述第一存储器块和所述第二存储器块之一进行刷新。
11.按照权利要求10的半导体存储器，还包括：
刷新计数器，用于指示将要执行刷新操作的存储器单元，并计数完每个刷新请求，并且其中：
所述刷新计数器包括用于选择所述各个第一存储器块和所述第二存储器块之一的数位；和
当读命令被馈送到由所述刷新计数器指示的所述各个第一存储器块之一时，即使对所指示的存储器块不执行刷新操作时，所述读控制电路利用存储在所述第二存储器块中的数据再生读数据。
12.按照权利要求10的半导体存储器，还包括：
刷新计数器，用于指示将要执行刷新操作的存储器单元，并计数完每个刷新请求，并且其中：
所述刷新计数器包括用于选择所述各个第一存储器块和所述第二存储器块之一的数位；和
当馈送读命令到由所述刷新计数器指示的所述各个第一存储器块之一时，仅当对于所指示的存储器块的刷新操作与读操作彼此冲突时，所述读控制电路利用存储在所述第二存储器块中的数据再生读数据。
13.按照权利要求10的半导体存储器，还包括：
用于输入/输出数据的多个数据输入/输出端，并且其中：
所述各个存储器块分别对应于彼此不同的所述各个数据输入/输出端形成的。
14.按照权利要求10的半导体存储器，其中：
当到所述第一存储器块的写命令与刷新命令彼此冲突时，所述写命令电路按照以顺序次序的写命令和刷新命令，仅对正在刷新操作的所述各个第一存储器块之一执行操作，并响应于写命令对其他各个第一存储器块执行写操作。
15.按照权利要求10的半导体存储器，还包括：
组成所述第一存储器块和所述第二存储器块的多个存储器组；并其中：
响应于刷新命令，对所述存储器组中的所述第一存储器块和所述第二存储器块执行刷新操作。
16.按照权利要求15的半导体存储器，其中：
所述第一存储器块和所述第二存储器块被安排在所述各个存储器组的第一方向上；
所述存储器组被安排在垂直于第一方向的第二方向上；
对第二方向上排列的多个第一存储器块或所述第二存储器块执行刷新操作。
17.按照权利要求16的半导体存储器，还包括：
在第二方向布线各个位线，用于分别发送数据到所述各个第一存储器块和多个第二存储器块中的各个存储器单元；
各个字线，用于连接各个存储器单元与所述位线的各个存储节点；和
读出放大器，安排在第一方向并用于放大所述位线上的数据；其中
所述读出放大器被安排在彼此相邻的所述各个存储器组，并由相邻各个存储器组共享。
18.按照权利要求17的半导体存储器，还包括：
多个列选择开关，用于连接所述位线到数据总线线路
多个列解码器，用于产生列选择信号，选择所述列选择开关；和
多个字解码器，用于产生字线信号，选择所述字线，其中：
所述各个列选择开关、所述各个列解码器、所述各个字解码器和所述各个读出放大器被安排在第一方向上；
用于发送列选择信号的各个列选择线在第一布线层中在第二方向上从所述列解码器到所述存储器组进行布线；和
所述字线在第一布线层中在第二方向上从所述字解码器到所述存储器组进行布线，和在第二布线层在第一方向上在所述第一和第二存储器块中进行布线。
19.按照权利要求16的半导体存储器，还包括：
用于连接各个存储器单元与各个位线的各个字线；
用于放大所述位线上的数据的读出放大器；
多个列选择开关，用于连接所述各个位线到数据总线线路；
多个列解码器，用于产生列选择信号，选择所述列选择开关；和
多个字解码器，用于产生字线信号，选择所述字线；其中：
所述各个列解码器和所述各个字解码器被安排在第一方向；
所述各个列选择开关和所述各个读出放大器被安排在第二方向上；
用于发送列选择信号的列选择线在所述各个存储器组上在第一布线层中按第二方向进行布线，并且还在所述第一和第二存储器块上在第二布线层中按第一方向进行布线；和
所述字线在所述存储器组上在第一布线层按第二方向进行布线。
20.按照权利要求3的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟；
第一命令接收器电路，用于与外部时钟的第一沿同步地接收写命令；
第二命令接收器电路，用于与外部时钟的第二沿同步地接收刷新命令；
判优器，用于确定将要执行的在所述第一和第二命令接收器电路中接收的写命令与刷新命令的次序。
21.按照权利要求1的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟；和其中
所述第一命令发生器分别与外部时钟的第一沿和第二沿同步地接收各个命令，并按照接收的命令产生读命令或写命令。
22.按照权利要求21的半导体存储器，其中：
第一和第二沿是连续的。
23.按照权利要求22的半导体存储器，其中：
第一沿是上升沿和第二沿是接着该上升沿的下降沿。
24.按照权利要求1的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟；
数据输入电路，用于响应于单一写命令，与外部时钟同步地连续地输入写数据；
用于所述第一命令发生器的一段时间长度，从接收的写命令开始接收数据根据脉冲串长度而改变，该脉冲串长度是对应于单一写命令接收写数据的次数。
25.按照权利要求1的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟；
数据输出电路，用于响应于单一写命令，与外部时钟同步地连续地输出读数据；
数据输入电路，用于响应于单一写命令，与外部时钟同步地连续地输入写数据；
多个存储体，包括所述第一存储器块和所述第二存储器块，并独立地进行操作，其中
连续访问所述彼此不同的存储体，读和写命令馈送之间的最小间隔根据脉冲串的长度而改变，该脉冲串长度是对应于单一读命令的输出读数据的次数，并且是对应于单一写命令接收的写数据的次数。
26.按照权利要求25的半导体存储器，还包括：
分别对应于数据输入/输出端形成2m读数据总线线路(m是等于或大于1的整数)；
数据转换电路，用于从所述各个读数据总线线路选择从所述第一和第二存储器块发送读数据的读数据总线线路；和
并/串行变换电路，用于把通过所选择的各读数据总线线路发送的并行读数据变换为串行数据，并且其中：
脉冲串长度设置为m和2m之一；和
当脉冲串长度设置为2m时，所述数据转换电路通过利用所有所述2m读数据总线线路发送读数据到所述并/串行变换电路，当脉冲串长度设置为m时，通过交替地使用m个读数据总线线路把m块读数据发送到所述并/串行变换电路。
27.按照权利要求25的半导体存储器，还包括：
分别对应于数据输入/输出端形成2m个读数据总线线路(m是等于或大于1的整数)；
数据转换电路，用于从所述各个写数据总线线路选择发送写数据的各个写数据总线线路；和
串/并行转换电路，把要输出到所选择的写数据总线线路的串行写数据转换为并行数据，其中，
当脉冲串长度设置为2m时，所述串/并行变换电路同时输出2m块经变换的并行写数据到2m条写数据总线线路，并且当脉冲串长度设置为m时，交替地输出m块经变换的并行写数据到m条写数据总线线路。28.按照权利要求1的半导体存储器，还包括：
时钟发生器，用于接收外部时钟，并产生作为内部电路的同步信号的内部时钟；
数据输入电路，用于响应于单一写命令，与外部时钟同步地连续地输入读数据；
数据屏蔽控制电路，用于对与外部时钟同步地输入的每个写数据，屏蔽对所述第一和第二存储器块的写操作。
29.按照权利要求28的半导体存储器，还包括：
数据输出电路，用于与由内部时钟产生的内部数据选通信号同步地从所述第一和第二存储器块输出读数据；
数据输入电路，用于与外部数据选通信号同步地接收写数据；和
模式寄存器，用于设置通过单一端将输入/输出外部和内部数据选通信号的模式，和分别通过不同端将输入/输出外部和内部数据选通信号的模式。
30.按照权利要求1的半导体存储器，还包括：
刷新计数器，用于指示对哪个存储器单元将执行刷新操作，并对每个刷新请求计数，并且其中
所述刷新计数器的低位对应于用于选择存储体的存储体地址。
31.一种半导体存储器包括：
存储器芯，包括多个用于分配和存储分别对应于相同地址的多个位数据的存储器块；和
控制电路，用于在各自不同的定时上对所述存储器块执行刷新操作。
32.按照权利要求31的半导体存储器，其中：
所述控制电路允许对所述各个存储器块之一执行刷新操作，并在相同定时对其它各个存储器块执行写或读操作。
33.按照权利要求31的半导体存储器，其中：
所述存储器芯存储其位数大于从该存储器的外部输入到相同地址的位数的数据；和
所述控制电路写入从外部输入到所述存储器芯的多个位数据，执行输入的位数据的逻辑操作，和写入操作的结果到所述存储器芯。
34.按照权利要求31的半导体存储器，其中：
每个所述存储器块按照至少一个行地址和一个列地址进行分割，并且对应于相同地址的多个位被分布和分配到各个存储器块；和
所述控制电路独立地操作每个所述存储器块。
35.按照权利要求31的半导体存储器，其中：
所述控制电路利用相同行地址和相同列地址之一访问所述各个存储器块。
36.按照权利要求31的半导体存储器，还包括：
选择器，用于对每个所述存储器块选择从所述控制电路输出的多个控制信号组的任何一个，以便操作所述存储器块。
37.按照权利要求36的半导体存储器，其中：
所述控制电路输出分别在相同定时馈送到所述各个存储器块的所有所述各个控制信号。
38.按照权利要求36的半导体存储器，其中：
所述控制电路输出分别在不同定时馈送到所述各个存储器块的至少部分所述各个控制信号。
39.按照权利要求31的半导体存储器，其中：
所述控制电路在相同定时和不同定时的任何定时输出用于激活所述存储器块的控制信号，使得所述各个存储器块的激活定时和所述各个存储器块的激活周期至少任何一个彼此不同。
40.按照权利要求31的半导体存储器，其中：
所述存储器块包括第一存储器块和用于存储代表对应于相同地址的位数据的各个高电平或各个低电平数是偶数或奇数的第一运算结果数据的第二存储器块，该位数据被写入所述相应第一存储器块，并且其中
所述控制电路包括用于运算对应于相同地址的位数据的各个高电平或各个低电平数的第一运算电路，并输出结果作为第一运算结果数据，该位数据被写入所述相应第一存储器块。
41.按照权利要求40的半导体存储器，其中：
所述控制电路包括：
第二运算电路，在读操作期间用于运算来自所述第一存储器块的读数据的数是偶数或者奇数，并用于输出该结果作为第二运算结果数据；和
比较器，用于比较从所述第二存储器块中读出的第二运算结果数据和第一运算结果数据。
42.按照权利要求31的半导体存储器，其中：
当发生读或写操作的同时有对所述第一存储器块的一部分的刷新请求时，所述控制电路在下一步读或写操作之前优先执行刷新操作。
43.按照权利要求41的半导体存储器，其中：
所述控制电路包括反相电路，在所述控制电路接收到对正在刷新操作的所述各个第一存储器块之一的读请求信号时，并当来自所述比较器的比较结果为不一致时，用于反相正在处于刷新操作的所述各个第一存储器块之一的数据线上的数据。
44.按照权利要求43的半导体存储器，其中：
当接收到对正在刷新操作的所述各个第一存储器块之一的写请求信号时，所述控制电路保持写请求信号，并在刷新操作完成以后执行对应于该写请求信号的写操作。
45.按照权利要求44的半导体存储器，其中：
当在对应于该保持的写请求信号的写操作期间接收到下一个写请求信号时，所述控制电路重新保持所述新的写请求信号。
46.按照权利要求45的半导体存储器，其中：
当在先前写操作期间输出的激活信号被复位时，所述控制电路启动对应于新保持的写请求信号的写操作。
47.按照权利要求44的半导体存储器，还包括：
选择器，用于对所述第一和第二各个存储器块选择从所述控制电路输出的多组控制信号的任何一组，以便操作所述各个存储器块，并且其中：
除非在对应于保持在所述控制电路中的写请求信号的写操作期间输入所述第一存储器块的下一个写请求信号，当该写操作完成时，所述选择器选择在刷新操作以前已被选择的那组控制信号。
48.按照权利要求43的半导体存储器，其中：
当接收到对正在刷新操作中的所述各个存储器块之一的写请求信号时，所述控制电路保持该写请求信号，并在刷新操作完成以后执行对应于该写请求信号的写操作；和
当在写操作期间输入对所述各个第一存储器块的读请求信号时，在对应于读请求信号的读操作期间，所述反相电路根据来自所述比较器的比较结果反相数据。
49.按照权利要求44的半导体存储器，其中：
当在刷新操作期间输入读请求信号时，所述反相电路根据来自所述比较器的比较结果反相数据，并且所述控制电路保持该读请求信号，并在刷新操作完成以后通过根据来自所述比较器的比较结果，所述反相电路的数据反相执行伪读操作，代替从已经处于刷新操作中的所述各个第一存储器块的读操作。
50.按照权利要求49的半导体存储器，其中：
当接收到对正在伪读操作的所述第一各个存储器块之一的写请求信号时，所述控制电路保持该写请求信号，并在该伪读操作完成以后，执行对应于该写请求信号的写操作。
51.按照权利要求49的半导体存储器，其中：
当接收到正在伪读操作的所述第一各个存储器块之一的读请求信号时，所述控制电路保持该读请求信号，并在该伪读操作信号完成以后，通过根据来自所述比较器的比较结果，所述反相电路的数据反相执行下一个伪读操作，代替执行对对应于该读请求信号的所述第一存储器块的读操作。
52.按照权利要求44的半导体存储器，还包括：
选择器，用于对所述第一和第二存储器块的每个，从所述控制电路输出的多组控制信号选择任何一组，以便操作所述各个存储器块，并且其中：
即使在对应于保持在所述控制电路中的写请求信号的写操作期间，下一个写请求信号不输入到所述第一存储器块，通过所述反相电路根据来自所述比较器的比较结果的数据反相，下一个读操作将被变为伪读操作执行；和
当该伪读操作完成时，所述选择器选择在刷新操作以前已经选择的控制信号组。
53.按照权利要求31的半导体存储器，其中：
每个存储器块包括具有数据的高位字节和低位字节的分层结构的各个位线，并通过所述字线的主字线同时选择高位字节和低位字节。
54.按照权利要求53的半导体存储器，其中：
对所述存储器块的每个的各个存储区同时执行刷新操作，各个存储区被分配给高位字节和低位字节。
55.按照权利要求40的半导体存储器，其中：
当读操作与刷新操作彼此不冲突时，所述控制电路不激活所述第二存储器块并出所述第一存储器块读数据。
56.按照权利要求31的半导体存储器，其中：
所述存储器块的每个包括字解码器。
57.按照权利要求43的半导体存储器，其中：
所述控制电路包括两个保持电路，每个用于保持写请求信号或读请求信号之一。
58.按照权利要求57的半导体存储器，还包括：
计数器用于交替地选择所述保持电路，以便在所述保持电路中交替地保持写请求信号或读请求信号。
59.按照权利要求58的半导体存储器，其中：
所述控制电路包括：
用于选择所述各保持电路之一的计数器，以便保持写请求信号或读请求信号，并且该计数器用于选择其它保持电路，以便输出写请求信号或读请求信号。
CNB021434530A 2001-08-03 2002-03-29 半导体存储器 Expired - Fee Related CN1236453C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001236992A JP4768163B2 (ja) 2001-08-03 2001-08-03 半導体メモリ
JP236992/2001 2001-08-03
JP2001367053A JP4159280B2 (ja) 2001-08-03 2001-11-30 半導体記憶装置
JP367053/2001 2001-11-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2005100726014A Division CN1697078B (zh) 2001-08-03 2002-03-29 半导体存储器

Publications (2)

Publication Number Publication Date
CN1402255A true CN1402255A (zh) 2003-03-12
CN1236453C CN1236453C (zh) 2006-01-11

Family

ID=26619960

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB021434530A Expired - Fee Related CN1236453C (zh) 2001-08-03 2002-03-29 半导体存储器
CN2005100726014A Expired - Fee Related CN1697078B (zh) 2001-08-03 2002-03-29 半导体存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2005100726014A Expired - Fee Related CN1697078B (zh) 2001-08-03 2002-03-29 半导体存储器

Country Status (7)

Country Link
US (1) US6754126B2 (zh)
EP (2) EP1288961B1 (zh)
JP (2) JP4768163B2 (zh)
KR (2) KR100806154B1 (zh)
CN (2) CN1236453C (zh)
DE (1) DE60238891D1 (zh)
TW (1) TW550569B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置
CN106782633A (zh) * 2016-03-26 2017-05-31 深圳星忆存储科技有限公司 动态随机存取存储器，储存数据及读取和刷新的方法
CN107610732A (zh) * 2016-07-12 2018-01-19 爱思开海力士有限公司 存储器件及其操作方法
CN110390974A (zh) * 2018-04-23 2019-10-29 爱思开海力士有限公司 半导体器件
CN111312308A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 半导体器件和包括其的半导体***

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
US7003643B1 (en) 2001-04-16 2006-02-21 Micron Technology, Inc. Burst counter controller and method in a memory device operable in a 2-bit prefetch mode
EP1446910B1 (en) 2001-10-22 2010-08-11 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US6928026B2 (en) 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
KR100496857B1 (ko) * 2002-05-17 2005-06-22 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법
JP3998539B2 (ja) * 2002-08-28 2007-10-31 富士通株式会社 半導体記憶装置
JP2004310547A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd 情報処理装置、メモリ、情報処理方法及びプログラム
US7117388B2 (en) * 2003-04-28 2006-10-03 International Business Machines Corporation Dynamic, Non-invasive detection of hot-pluggable problem components and re-active re-allocation of system resources from problem components
US8447900B1 (en) * 2003-06-12 2013-05-21 Marvell International Ltd. Adaptive multiple FIFO scheme
WO2005017914A1 (ja) * 2003-08-18 2005-02-24 Fujitsu Limited 半導体メモリおよび半導体メモリの動作方法
US20050071707A1 (en) * 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
US6973003B1 (en) * 2003-10-01 2005-12-06 Advanced Micro Devices, Inc. Memory device and method
WO2005041201A1 (ja) * 2003-10-24 2005-05-06 International Business Machines Corporation 半導体記憶装置及びそのリフレッシュ方法
KR100591760B1 (ko) * 2004-01-09 2006-06-22 삼성전자주식회사 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
US7054215B2 (en) 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
JPWO2006008796A1 (ja) * 2004-07-16 2008-05-01 富士通株式会社 半導体記憶装置
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
KR100630742B1 (ko) * 2005-03-17 2006-10-02 삼성전자주식회사 Ｄｑｓ도메인에서 클록 도메인으로의 변환을 위한 데이터샘플링 방법 및 이를 이용한 동기식 반도체 메모리 장치의데이터 입력 회로
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
KR100721581B1 (ko) 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100706830B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 액티브 구간 제어장치 및 방법
JP2007115087A (ja) * 2005-10-21 2007-05-10 Oki Electric Ind Co Ltd 半導体装置
JP4912718B2 (ja) 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
JP5087870B2 (ja) * 2006-07-12 2012-12-05 富士通セミコンダクター株式会社 半導体メモリ、コントローラおよび半導体メモリの動作方法
KR100815179B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 변화하는 지연값을 가지는 메모리장치.
JP5157207B2 (ja) 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
KR100909965B1 (ko) * 2007-05-23 2009-07-29 삼성전자주식회사 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법
KR100880836B1 (ko) * 2007-06-26 2009-02-02 주식회사 하이닉스반도체 반도체 메모리장치
KR100915824B1 (ko) * 2008-01-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 회로 및 그 제어 방법
KR100911186B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 장치 및 그 장치의 데이터 출력 방법
KR100915831B1 (ko) * 2008-07-28 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로
JP2009087534A (ja) * 2009-01-26 2009-04-23 Nec Electronics Corp 半導体記憶装置
TWI409816B (zh) * 2009-02-27 2013-09-21 Himax Tech Ltd 解決單埠靜態隨機存取記憶體之請求衝突的系統及方法
US8392666B2 (en) * 2009-05-21 2013-03-05 Via Technologies, Inc. Low power high speed load-store collision detector
KR101187639B1 (ko) * 2011-02-28 2012-10-10 에스케이하이닉스 주식회사 집적회로
US8589775B2 (en) * 2011-03-14 2013-11-19 Infineon Technologies Ag Error tolerant flip-flops
CN102842336B (zh) * 2011-06-20 2015-03-18 华邦电子股份有限公司 半导体存储器装置及其读取方法
KR20130032703A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 반도체메모리장치
US8873264B1 (en) 2012-08-24 2014-10-28 Cypress Semiconductor Corporation Data forwarding circuits and methods for memory devices with write latency
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
US9489226B2 (en) * 2014-06-06 2016-11-08 PernixData, Inc. Systems and methods to manage write commands in a cache
JP2016031768A (ja) * 2014-07-25 2016-03-07 富士通株式会社 データ転送回路
KR102282971B1 (ko) 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11012246B2 (en) * 2016-09-08 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based authentication circuit
US9728236B1 (en) * 2016-10-21 2017-08-08 Dell Products, Lp System and method of training optimization for dual channel memory modules
KR102663804B1 (ko) * 2016-11-30 2024-05-07 에스케이하이닉스 주식회사 반도체장치
KR102666132B1 (ko) * 2016-12-21 2024-05-14 삼성전자주식회사 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10192608B2 (en) * 2017-05-23 2019-01-29 Micron Technology, Inc. Apparatuses and methods for detection refresh starvation of a memory
US11373698B2 (en) 2017-05-26 2022-06-28 SK Hynix Inc. Semiconductor device, semiconductor system including the same and operating method for a semiconductor system
JP7113368B2 (ja) * 2017-07-03 2022-08-05 パナソニックＩｐマネジメント株式会社 撮像装置及びカメラシステム
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) * 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
KR102157571B1 (ko) * 2019-11-21 2020-09-18 주식회사 파두 메모리 시스템
CN113900580A (zh) * 2020-07-06 2022-01-07 旺宏电子股份有限公司 存储器装置、电子装置及与其相关的读取方法
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11468938B2 (en) 2020-11-12 2022-10-11 Micron Technology, Inc. Memory with programmable refresh order and stagger time
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11848070B2 (en) * 2021-11-10 2023-12-19 Micron Technology, Inc. Memory with DQS pulse control circuitry, and associated systems, devices, and methods
US11790974B2 (en) 2021-11-17 2023-10-17 Micron Technology, Inc. Apparatuses and methods for refresh compliance

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
US4829467A (en) * 1984-12-21 1989-05-09 Canon Kabushiki Kaisha Memory controller including a priority order determination circuit
JPH0612613B2 (ja) 1986-03-18 1994-02-16 富士通株式会社 半導体記憶装置
JPH0612616B2 (ja) * 1986-08-13 1994-02-16 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
JPH04132093A (ja) * 1990-09-21 1992-05-06 Toshiba Corp 半導体記憶装置
JPH06338187A (ja) * 1993-05-27 1994-12-06 Melco:Kk Ｄｒａｍを用いたメモリ装置
US6108229A (en) * 1996-05-24 2000-08-22 Shau; Jeng-Jye High performance embedded semiconductor memory device with multiple dimension first-level bit-lines
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
JP2000048558A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP4260247B2 (ja) * 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP2000251467A (ja) * 1999-03-02 2000-09-14 Nec Ibaraki Ltd メモリリフレッシュ制御装置およびその制御方法
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP4555416B2 (ja) * 1999-09-22 2010-09-29 富士通セミコンダクター株式会社 半導体集積回路およびその制御方法
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
JP4011833B2 (ja) * 2000-06-30 2007-11-21 株式会社東芝 半導体メモリ
JP3938842B2 (ja) 2000-12-04 2007-06-27 富士通株式会社 半導体記憶装置
JP2002245778A (ja) * 2001-02-16 2002-08-30 Fujitsu Ltd 半導体装置
JP4001724B2 (ja) * 2001-03-29 2007-10-31 富士通株式会社 半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置
CN105684088B (zh) * 2013-09-04 2018-09-18 东芝存储器株式会社 半导体存储装置
CN106782633A (zh) * 2016-03-26 2017-05-31 深圳星忆存储科技有限公司 动态随机存取存储器，储存数据及读取和刷新的方法
CN107610732A (zh) * 2016-07-12 2018-01-19 爱思开海力士有限公司 存储器件及其操作方法
CN107610732B (zh) * 2016-07-12 2021-05-28 爱思开海力士有限公司 存储器件及其操作方法
CN110390974A (zh) * 2018-04-23 2019-10-29 爱思开海力士有限公司 半导体器件
CN111312308A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 半导体器件和包括其的半导体***
CN111312308B (zh) * 2018-12-11 2023-09-22 爱思开海力士有限公司 半导体器件和包括其的半导体***

Also Published As

Publication number Publication date
EP1288961A2 (en) 2003-03-05
CN1236453C (zh) 2006-01-11
JP4159280B2 (ja) 2008-10-01
JP2003173676A (ja) 2003-06-20
CN1697078A (zh) 2005-11-16
KR100806154B1 (ko) 2008-02-22
EP1288961A3 (en) 2004-03-24
DE60238891D1 (de) 2011-02-24
KR100806161B1 (ko) 2008-02-22
EP1947651B1 (en) 2011-06-15
TW550569B (en) 2003-09-01
US20030026161A1 (en) 2003-02-06
KR20070118215A (ko) 2007-12-14
US6754126B2 (en) 2004-06-22
EP1288961B1 (en) 2011-01-12
JP4768163B2 (ja) 2011-09-07
KR20030012812A (ko) 2003-02-12
EP1947651A2 (en) 2008-07-23
JP2003051186A (ja) 2003-02-21
CN1697078B (zh) 2012-10-10
EP1947651A3 (en) 2009-08-05

Similar Documents

Publication Publication Date Title
CN1236453C (zh) 半导体存储器
CN1200353C (zh) 存储器件及其内部控制方法
CN1144228C (zh) 半导体集成电路器件
CN1271636C (zh) 基于动态随机存取存储器核心的多端口存储器
CN1273991C (zh) 半导体集成电路器件
CN1392565A (zh) 半导体存储装置
CN1192391C (zh) 半导体集成电路器件
CN1499525A (zh) 数据存取时间降低的半导体存储装置
CN1450559A (zh) 半导体存储器
CN1414564A (zh) 可实现高密度化或高性能化的半导体存储器
CN1536576A (zh) 可降低数据保持方式中电流消耗的半导体存储装置
CN1283853A (zh) 减少了数据保持模式时的消耗电流的半导体存储器
CN1391166A (zh) 半导体存储装置
CN1144229C (zh) 半导体集成电路器件
CN1873826A (zh) 伪静态随机存取存储器及操作控制方法
CN1227953A (zh) 存储器控制装置和存储器控制方法以及存储程序的媒体
CN1474410A (zh) 可稳定工作的半导体存储器
CN1956098A (zh) 半导体存储装置
CN1297009C (zh) 半导体存储器
CN1662996A (zh) 半导体存储器
CN1832028A (zh) 基于动态随机存取存储器核心的多端口存储器
CN1703759A (zh) 半导体存储装置及其测试方法和测试电路
CN1099677C (zh) 半导体集成电路器件
CN1252731C (zh) 半导体存储器
CN1480948A (zh) 可削减输入输出端子的半导体存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150515

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150515

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Kanagawa

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060111

Termination date: 20160329

CF01 Termination of patent right due to non-payment of annual fee