CN1389872A - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1389872A
CN1389872A CN02122456.0A CN02122456A CN1389872A CN 1389872 A CN1389872 A CN 1389872A CN 02122456 A CN02122456 A CN 02122456A CN 1389872 A CN1389872 A CN 1389872A
Authority
CN
China
Prior art keywords
data
mentioned
error detection
detection correction
carry out
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02122456.0A
Other languages
English (en)
Other versions
CN1242412C (zh
Inventor
古贺光弘
吉田宗博
新矢宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1389872A publication Critical patent/CN1389872A/zh
Application granted granted Critical
Publication of CN1242412C publication Critical patent/CN1242412C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

存储器具备:单元阵列,具备正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部;数据缓冲器,暂时保持读出数据和写入数据;以及错误检测校正电路,在数据写入时,从写入数据生成检查用数据,在数据读出时,根据读出数据和检查用数据进行错误检测校正。在数据缓冲器与正常数据部之间进行n位并列数据的授受,在数据缓冲器与外部输入输出端子之间进行m位并列数据的授受(其中,m<n)。

Description

半导体存储器
(一)技术领域
本发明涉及半导体存储器，特别是涉及能伴随低功耗化进行数据不良补救的半导体存储器。
(二)背景技术
伴随半导体存储器的小型化、大容量化、低功耗化，即使在半导体存储器中，特别是对于具有微细结构的存储单元，在工艺方面和晶体管特性方面，也难以确保可靠性。在半导体存储器中，由于SRAM的存储单元由多个晶体管(在全CMOS类型中是6个晶体管)构成，故难以实现小型化、大容量化。与此不同，由于DRAM的存储单元由1个晶体管和1个电容器构成，故适合于小型化、大容量化。
考虑这样的SRAM和DRAM的特征，例如在小型携带电子装置等中，可考虑将以往使用了SRAM而构成的存储器***的一部分置换为使用DRAM的伪SRAM(Pseudo-SRAM，PSRAM)来谋求小型化。通常，对DRAM的行、列地址进行多路化处理，而在SRAM中，不进行地址多路化处理。因而，如果按原样使用SRAM用的接口，则在不使用地址的多路化处理的情况下使用PSRAM。此外，因为DRAM必须进行数据的刷新工作，故即使在PSRAM中，也必须在内部内置自动刷新电路。
如上所述，由于PSRAM使用DRAM单元，故与SRAM相比，数据保持电流较大，但适合于***的小型化、大容量化。因而，如果打算进一步实现低功耗化，则存储单元的数据保持特性恶化，即使内置自动刷新电路，由于数据保持特性恶化的缘故，不良数据的发生也成为问题。
因低功耗化引起的数据保持特性的恶化不是PSRAM中特有的问题，即使在通常的DRAM或EEPROM中，也同样成为问题。
(三)发明内容
本发明的一个方面的半导体存储器具备：单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；以及错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，其中，在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的传送，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的传送(m＜n)，在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
(四)附图说明
以下，参照附图，说明本发明的实施例。
图1是示出本发明的实施例的半导体存储器的结构图。
图2是示出另一实施例的半导体存储器中的ECC电路的结构图。
图3是示出另一实施例的半导体存储器中的ECC电路的结构图。
图4是示出另一实施例的半导体存储器中的ECC电路的结构图。
图5是示出该实施例的校正时序信号生成电路部的结构图。
图6A是示出该实施例的错误检测校正电路部的结构图。
图6B是示出该实施例的错误检测校正电路部的另一结构图。
图7是示出故障信号译码电路的结构图。
图8是示出故障信号译码电路的另一结构图。
图9是示出故障信号译码电路的又一结构图。
图10是示出另一实施例的半导体存储器中的ECC电路的结构图。
图11A是示出该实施例的校正监视信号生成部的结构图。
图11b是示出该实施例的校正监视信号生成部的另一结构图。
(五)具体实施方式
图1示出本发明的实施例的半导体存储器的基本结构。该半导体存储器是使用了DRAM单元而构成的PSRAM。在本实施例中，为了补救单元阵列1的数据不良，在单元阵列1与I/O缓冲器6之间介入了进行读出数据的错误检验、进行错误校正用的错误检验和校正(ECC)电路7。ECC电路7是利用汉明码(Hamming-Code)进行单一位错误检测校正的电路。
DRAM单元阵列1由进行通常的数据存储用的正常数据部1a和用于存储ECC检查用数据、更具体地说是用于存储故障奇偶判定用的奇偶数据的奇偶数据部1b构成。将由行译码器/字线驱动器2进行选择驱动的字线WL配置成从正常数据部1a到奇偶数据部1b连续，在字线WL与位线BL的交叉部上设置了DRAM单元MC。
将读出放大器3连接到单元阵列1的位线BL上。位线BL被列门4所选择，在与数据线DQ之间进行数据传送。在数据线DQ中设置了DQ缓冲器5，在该DQ缓冲器5与I/O缓冲器6之间配置了ECC电路7。
ECC电路7具有在DQ缓冲器5与I/O缓冲器6之间对读出/写入数据进行中继的读/写驱动器71。ECC电路7还具有根据从I/O端子供给的写入数据WD生成写入到奇偶数据部1b中的检查数据的检查位生成电路73。如果是单一位错误校正(Single-Error-Correction)，则在检查位生成电路73中生成M位的检查用数据，以便从N位数据位生成代码长度为N+M的可进行校正的码字(汉明码)。具体地说，以汉明码字为矢量V，作成M位的2进制数矩阵、即检查矩阵H，以满足HVT＝0的方式生成检查用数据。
ECC电路7还具有根据从奇偶数据部1b读出的检查用数据PRWD和从正常数据部1a读出的读出数据RD生成故障信号的故障生成电路75。信息位生成电路74由”异”门阵列构成，根据读出数据RD和预先确定的检查矩阵数据，生成在故障生成中使用的M位的信息位，将其送给故障生成电路75。故障生成电路75由”异”门阵列构成，输入用信息位生成电路74生成的M位的信息位和M位的检查用数据PRWD，生成M位的故障信号。
在读/写驱动器71内设置了故障译码/校正电路72。在该故障译码/校正电路72中，对用故障生成电路75生成的故障信号进行译码，进行错误检测，进行错误位的校正。故障译码电路由检测与故障信号S(＝HVT)不为“0”的检查矩阵中的错误位对应的列检测用的NAND(“与非”)/NOR(“或非”)门阵列或NAND门阵列构成。
在图1中示出了在不同的数据线上传送读出数据RD和写入数据WD，但实际上在相同的数据总线上以不同的时序传送读出数据RD和写入数据WD。关于在读/写驱动器71与I/O缓冲器6之间的I/O数据也是同样的。即使在以下的实施例中，也是同样的。
说明如以上所述那样构成的半导体存储器的工作。在数据读出时，ECC电路7用故障生成电路75比较从正常数据部1a读出的读出数据RD与从奇偶数据部1b读出的检查用数据PRWD，生成故障信号。故障信号通过译码，在汉明码的检查矩阵的没有错误的地址中成为“0”，在发生了错误的地址中输出“1”。在读/写驱动器71中，故障译码/校正电路72对故障信号进行译码，进行错误检测，反转检测出了错误的地址的位数据，对外部输出已校正的数据。
在数据写入时，由来自外部的写入数据WD在ECC电路7内生成检查用数据。然后，同时对正常数据部1a写入写入数据WD，对奇偶数据部1b写入已生成的检查用数据。
这样，通过内置ECC电路，即使由于低功耗化的缘故，存储单元阵列1的数据保持特性多少有些恶化，也可根据检查用数据读出已校正的正确数据。虽然在图中未图示，但通过合并使用置换缺陷单元的冗余电路方式，在包含各种单元不良的情况下，可得到高的补救效率。冗余电路方式虽然不能与封装后的单元不良相对应，但ECC电路可与之相对应。
再有，虽然在以下的各实施例中也是同样的，但在数据读出时，因为ECC电路即使在单元数据中存在错误的情况下也能对外部输出正确的数据，故在数据读出时不进行与该错误对应的单元数据的校正。
此外，在利用了汉明码的1位错误校正的情况下，ECC电路7也可检测出奇偶数据部1b的检查用数据的错误位。但是，在奇偶数据部1b存在错误位这一点意味着正常数据部1a的数据是正确的。因而，没有必要进行奇偶数据部1b的数据校正。
图2是图1中的ECC电路7的更具体的结构例。这里处理下述情况，即，在DQ缓冲器5与单元阵列1之间，进行n位并列数据的传送，在DQ缓冲器5与I/O端子之间，进行m位并列数据的传送。其中，m、n为正的整数(较为理想的是2的冥)，m＜n。具体地说，在图2中示出了m＝16，n＝64的例子。
存储单元阵列1的正常数据部1a的并列读出/写入的数据是n＝64位数据。此外，假定ECC电路7进行使用了汉明码的1位错误校正。一般来说，对于n位的数据位，在1位错误校正中必要的检查位数k用2k≥n+k+1来表示。n＝64位数据的1位错误检测校正中最小限度必要的检查位数k＝7。因而，奇偶数据部1b与64位并列数据的区域一起同时被存取，读出/写入7位的检查用数据。
ECC电路7在数据读出时读出正常数据部1a的64位数据，同时从奇偶数据部1b读出7位的检查用数据。根据这些数据，用故障生成电路75进行故障运算，输出7位的故障信号。故障信号被传送给读/写驱动器71进行译码。由此，对1位的错误进行检测校正。
I/O端子为m＝16个。即，ECC电路7经DQ缓冲器5在与单元阵列1之间进行64位并列数据的授受，但在ECC电路7与I/O缓冲器6(因而是I/O端子)之间成为16位并列数据的授受。由于该授受设想了页模式，故可用串行方式每16位地对外部读出由ECC电路7读出的64位数据。
在本实施例中，将数据写入循环分成前半部分和后半部分。即，从外部端子以16位单位进行数据写入，但在写入循环的前半部分中，首先并列地读出正常数据部1a的包含应改写的16位数据的64位数据。在ECC电路7中，对于该读出数据，进行错误检测校正。然后，在写入循环的后半部分中，在读/写驱动器71内用从外部供给的16位并列数据来置换在ECC电路7内已校正的64位数据中应改写的16位数据部分。这样，将一部分被重写的64位数据传送给正常数据部1a并进行写入。同时，根据一部分被重写的64位的写入数据，生成检查用数据，将其写入到奇偶数据部1b中。
这样，在用外部数据重写64位并列的读出数据中的16位部分的情况下，对于被重写的部分，没有必要进行错误校正。因而，在检测出64位数据的错误位位置的情况下，判定其是否处于写入数据的地址内，如果错误位位置是在写入数据的地址内，则不进行错误校正。因为通常在写入循环的期间内在芯片内部保持了写入地址，故可进行这样的地址判定。然后，只在错误位不是与从外部供给的16位数据相同的地址的情况下，用校正电路72校正该错误位部分，在利用外部数据改写了剩下的部分后，并列地将64位部分写入到正常数据部中。
ECC电路7起到即使在读出数据中存在错误也能进行其错误检测校正并对外部作为正确的数据输出的功能。此外，在写入新的数据的情况下，在ECC电路7中根据该写入数据生成检查用数据，改写奇偶数据部1b。因而，如果假定以相同的位数进行正常数据部1a与读/写驱动器71之间的数据授受和读/写驱动器71与外部端子的数据授受，则在写入循环中没有必要进行错误检测校正。这是因为，即使在正常数据部1a的应写入的地址中保持了的数据中存在错误，也能利用写入数据重写该有错误的部分，改写成正确的数据，此外，也更新奇偶数据部1b的检查用数据。
但是，存储器芯片安装页模式等，以16位单位进行与外部端子的数据授受，但在芯片内部并列地存取64位的情况下是有问题的。在这样的模式中，被改写的16位部分以外的(64-16)位部分通常在芯片内部按已被读出的原有状态再次被写入。其中，错误的位数据按原样再次被写入。因此，如上所述，通过在写入循环的前半部分中进行读出数据的错误检测校正，可防止错误的数据按原样再次被写入。在ECC电路7进行1位错误校正的情况下，通过进行这样的数据写入，可提高ECC电路功能的可靠性。
图3是图1的ECC电路7的另一结构例。存储单元阵列1的正常数据部1a的位数是64位。奇偶数据部1b的位数是比图2的情况多1位的8位。ECC电路7是使用了汉明码的单一位错误校正的电路。
ECC电路7在数据读出时读出正常数据部1a的64位数据，同时从奇偶数据部1b读出8位的检查用数据。根据这些数据，用故障生成电路75进行故障运算，生成8位的故障信号。将故障信号传送给读/写驱动器71并进行译码。由此，对1位的错误进行检测校正。
在本实施例中，也与图2的实施例相同，将数据写入循环分成前半部分和后半部分。即，以16位单位进行数据写入，但在写入循环的前半部分中，将包含该写入地址的正常数据部1a的64位数据经DQ缓冲器5读出到ECC电路7中，进行错误检测校正。然后，在写入循环的后半部分中，在读/写驱动器71内用从外部供给的16位并列数据来置换已进行了1位校正的64位数据中的16位数据部分，进行对于正常数据部1a和奇偶数据部1b的写入。
由此，可得到与图2的实施例同样的效果。此外，按照本实施例中，通过将检查用数据的位数定为8位，增加了对故障信号进行译码以检测出检查矩阵的校正地址的故障译码电路的结构的变型。具体地与图2的情况比较来说明。如图2的实施例那样，在检查用数据的位数为7位的情况下，假定在构成汉明码的检查矩阵的7位的各列中使用3位为“1”、4位为“0”的组合。此时，该组合的数目最大为35。此外，4位为“1”、3位为“0”的组合的数目最大也为35。因而，在检查位为7位的情况下，64位的数据位不能全部成为一次独立的检查矩阵。
与此不同，如图3的实施例那样，如果假定检查用数据的位数为8位，则4位为“1”、4位为“0”的组合的数目最大为70。因此，可构成64位全部成为一次独立的检查矩阵。此外，此时，故障译码电路可由检测4位的“1”或“0”数据模式(pattern)的门阵列来构成。因而，在模式布局上也是有利的。
在如图2的实施例那样使用7位检查用数据的情况下，用0以外的7位的2进制数来供给汉明码的检查矩阵和码。此时，故障信号是求出检查矩阵的1位错误的地址的信号，但故障译码电路的较为理想的结构，如图7中所示，为NOR/NAND结构。这是因为，在发生了2个错误以上的情况下，有时生成7位全部为“1”的故障，此时，在检测出故障的“1”或“0”并进行译码的电路中，产生了改写多个正确数据的事态。
即，同时设置检测出7位的故障信号的“1”位全部为“1”的情况用的3输入端的NAND门G1和检测出“0”位全部为“0”的情况用的4输入端的NOR门G2来构成故障译码器。配置用倒相器门G3反转NAND门G1的输出、检测出该输出与NOR门G2的输出都为“1”的情况用的NAND门G4。具体地说，故障是相对于由3位为“1”、4位为“0”的组合构成的数据位的故障。如上所述，在检查位为7位的情况下，不能使64位全部成为一次独立的检查矩阵，为了构成64位的译码器，必须根据该组合变更NAND门G1和NOR门G2的输入端的数目。由此，在读出数据中没有错误的情况下，译码器输出全部为“0”，在有错误的情况下，检查矩阵的对应地址的输出为“1”。
如图3的实施例那样，在使用8位的检查用数据的情况下，如图8中所示，与图7大致相同，也可使用NOR/NAND结构的故障译码电路。另一方面，在检查用数据为8位、因而故障信号为8位的情况下，可利用只是4位的输入来构成故障译码电路。即，如图9中所示，只使用检测4位的“1”数据的一致检测的4输入端的NAND门，就能构成译码电路。这是因为，在检查用数据为8位的情况下，用4位为“1”、4位为“0”的组合可生成数据位数为64位的故障，只通过4位的“1”的一致检测，可检测出错误地址。
图4是对图3的ECC电路7进行了变形的实施例。ECC电路7的基本结构和工作与图3相同。不同之处在于，使用对于读/写驱动器71内的故障译码/校正电路72设定错误校正的时序的时序信号TC。时序信号生成电路8与来自正常数据部1a的数据读出同步地在内部生成时序信号TC。
图5以与DQ缓冲器5的关系示出了时序信号生成电路8的结构例。在与单元阵列1相联系的数据线DQ、/DQ中设置了将写入数据WD变换为互补信号而供给的写电路51，还设置了放大读出数据的、由电流镜象放大器构成的缓冲放大器52。将读出数据线RD连接到由该缓冲放大器52驱动的NMOS晶体管QN1的漏上。
来自DQ缓冲器5的读出数据通常不是互补信号，但在图5的结构中，将作为电流镜象型差分放大器的缓冲放大器52作成差分输出型。而且，附加与由该缓冲放大器5 2驱动的输出级的NMOS晶体管QN1互补地被驱动的NMOS晶体管QN2，将数据线/RD连接到其漏上。而且，设置了将该互补数据线RD、/RD的输出作为输入的”异”门(EXOR门)81。将该EXOR门81的输出与控制信号CNT一起输入到NAND门82中。由此，可从NAND门82得到控制信号CNT为高电平、且只在读出了数据时为低电平的校正时序信号TC。
由时序信号TC进行的故障译码/校正电路72的控制例如如下所述即可。如图6A中所示，故障译码/校正电路72具有故障译码电路72a和错误校正电路72b。在该故障译码电路72a之前，设置了用时序信号TC控制作为故障生成电路75的输出的故障信号对译码电路72a的传送的校正时序调整电路(传送开关电路)72c。或者，如图6B中所示，在译码电路72a与错误校正电路72b之间设置用时序信号TC使译码信号的传送接通的校正时序调整电路72c。
如果以这种方式使用时序信号TC、只在进行了数据读出的情况下进行激活故障译码/校正电路72的控制，则可防止因噪声等使故障译码/校正电路72误工作这样的事态。
图10示出了将图3的ECC电路7作为基础、在故障译码/校正电路72中存在错误检测校正的情况下、将这一点作为校正监视信号MC对外部监视端子输出的情况。由此，可确认ECC电路7的工作。为了只知道校正的有无，校正监视信号MC有1位就可以了。输出多位的校正监视信号MC来确认校正位置这一点也是有效的。
具体地说，这样的错误校正监视信号MC分别与图6A或图6B相对应，如图11A或图11B中所示，将校正时序调整电路72c的输出定为监视信号MT即可。
再有，在以上的各实施例中，能使ECC电路7接通、关断这一点对于ECC电路的功能检验是较为理想的。如图5中所示，通过从外部使时序信号生成电路8的输出级NAND门82的控制信号CNT接通关断，可做到这一点。例如，使ECC电路7接通，利用在前面的实施例中已说明的写入工作进行进行测试数据的写入。接着，使ECC电路7关断，利用只是某个位不同的数据改写前面已写入的测试数据。因为没有更新奇偶数据部，故强制地作成了错误状态。然后，再次使ECC电路7接通，进行测试数据读出。由此，可确认ECC电路7是否正常地工作。
此外，DRAM单元阵列必须以某个周期进行刷新工作。因此，在DRAM芯片中，内置例如自动地进行刷新工作的刷新电路，但在刷新工作的期间内，不在DQ缓冲器5中读出数据。因而，在图4的实施例中，在刷新循环时，时序信号生成电路8不工作，停止ECC电路7的工作。由此，可降低无用的功耗。
如以上所述那样，在本发明的半导体存储器中，利用内置ECC电路，可补救特别是伴随低功耗化的数据不良。
尽管已参照实施例详细地示出并描述了本发明，但本领域的专业人员应了解，在不偏离本发明的精神、范围和所述内容的情况下，可在形式和细节方面作各种各样的变动。

Claims (34)

1.一种半导体存储器，具备：
单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；
数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；以及
错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，
其中，在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的传送，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的传送，其中m、n为整数且m＜n，
在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，
在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
2.如权利要求1中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由在读出数据的错误检测校正中所必要的最小限度的位数来构成。
3.如权利要求1中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由比在读出数据的错误检测校正中所必要的最小限度的位数多1位的位数来构成。
4.如权利要求1中所述的半导体存储器，其特征在于：
上述错误检测校正电路在上述应改写的m位数据部分中存在错误的情况下不进行错误校正，在上述应改写的m位数据部分以外中存在错误的情况下进行错误校正。
5.如权利要求1中所述的半导体存储器，其特征在于：
上述错误检测校正电路在数据读出循环中，即使存在读出数据的错误校正，也不进行上述正常数据部的对应的单元数据的校正。
6.如权利要求1中所述的半导体存储器，其特征在于：
上述单元阵列是以规定周期对数据进行刷新的DRAM单元阵列，
上述错误检测校正电路在上述DRAM单元阵列的刷新工作时停止工作。
7.一种半导体存储器，具备：
单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；
数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；
错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，错误检测校正电路具有根据上述已读出的数据和检查用数据生成故障信号的故障生成电路和对已生成的故障信号译码并进行错误位的校正的故障译码/错误校正电路；
时序信号生成电路，检测上述数据缓冲器中的输出数据变化并生成时序信号；以及
校正时序调整电路，由上述时序信号生成电路生成的时序信号所控制，将上述故障信号传送给上述故障译码/错误校正电路。
8.如权利要求7中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由在读出数据的错误检测校正中所必要的最小限度的位数来构成。
9.如权利要求7中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由比在读出数据的错误检测校正中所必要的最小限度的位数多1位的位数来构成。
10.如权利要求7中所述的半导体存储器，其特征在于：
在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的授受，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的授受，其中m＜n，
在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，
在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
11.如权利要求10中所述的半导体存储器，其特征在于：
上述错误检测校正电路在上述应改写的m位数据部分中存在错误的情况下不进行错误校正，在上述应改写的m位数据部分以外中存在错误的情况下进行错误校正。
12.如权利要求7中所述的半导体存储器，其特征在于：
上述错误检测校正电路在数据读出循环中，即使存在读出数据的错误校正，也不进行上述正常数据部的对应的单元数据的校正。
13.如权利要求7中所述的半导体存储器，其特征在于：
上述单元阵列是以规定周期对数据进行刷新的DRAM单元阵列，
上述错误检测校正电路在上述DRAM单元阵列的刷新工作时停止工作。
14.如权利要求7中所述的半导体存储器，其特征在于：
将上述错误检测校正电路构成为通过从外部控制上述时序信号生成电路的激活、非激活状态能切换激活、非激活状态。
15.如权利要求7中所述的半导体存储器，其特征在于，还具有：
将上述校正时序调整电路的输出作为使外部知道错误校正的有无的监视信号输出的监视端子。
16.一种半导体存储器，具备：
单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；
数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；以及
错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，
其中，上述错误检测校正电路具有根据上述已读出的数据和检查用数据生成故障信号的故障生成电路和对已生成的故障信号译码并进行错误位的校正且内置了故障译码电路的故障译码/错误校正电路，
上述故障译码电路具备检测故障信号的“1”数据的组合用的第1NAND门、检测“0”数据的组合用的NOR门和对上述第1NAND门的输出的反转信号与上述NOR门的输出进行一致检测的第2NAND门。
17.如权利要求16中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由在读出数据的错误检测校正中所必要的最小限度的位数来构成。
18.如权利要求16中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由比在读出数据的错误检测校正中所必要的最小限度的位数多1位的位数来构成。
19.如权利要求16中所述的半导体存储器，其特征在于：
在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的授受，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的授受，其中，m＜n，
在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，
在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
20.如权利要求19中所述的半导体存储器，其特征在于：
上述错误检测校正电路在上述应改写的m位数据部分中存在错误的情况下不进行错误校正，在上述应改写的m位数据部分以外中存在错误的情况下进行错误校正。
21.如权利要求16中所述的半导体存储器，其特征在于：
上述错误检测校正电路在数据读出循环中，即使存在读出数据的错误校正，也不进行上述正常数据部的对应的单元数据的校正。
22.如权利要求16中所述的半导体存储器，其特征在于：
上述单元阵列是以规定周期对数据进行刷新的DRAM单元阵列，
上述错误检测校正电路在上述DRAM单元阵列的刷新工作时停止工作。
23.一种半导体存储器，具备：
单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；
数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；以及
错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，
其中，上述错误检测校正电路具有根据上述已读出的数据和检查用数据生成故障信号的故障生成电路和对已生成的故障信号译码并进行错误位的校正且内置了故障译码电路的故障译码/错误校正电路，
上述故障译码电路由检测故障信号的“1”数据的组合用的NAND门排列而成的NAND门阵列来构成。
24.如权利要求23中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由在读出数据的错误检测校正中所必要的最小限度的位数来构成。
25.如权利要求23中所述的半导体存储器，其特征在于：
上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由比在读出数据的错误检测校正中所必要的最小限度的位数多1位的位数来构成。
26.如权利要求23中所述的半导体存储器，其特征在于：
在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的授受，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的授受，其中m＜n，
在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，
在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
27.如权利要求26中所述的半导体存储器，其特征在于：
上述错误检测校正电路在上述应改写的m位数据部分中存在错误的情况下不进行错误校正，在上述应改写的m位数据部分以外中存在错误的情况下进行错误校正。
28.如权利要求23中所述的半导体存储器，其特征在于：
上述错误检测校正电路在数据读出循环中，即使存在读出数据的错误校正，也不进行上述正常数据部的对应的单元数据的校正。
29.如权利要求23中所述的半导体存储器，其特征在于：
上述单元阵列是以规定周期对数据进行刷新的DRAM单元阵列，
上述错误检测校正电路在上述DRAM单元阵列的刷新工作时停止工作。
30.一种半导体存储器，具备：
单元阵列，具备在通常的数据写入、读出中使用的正常数据部和存储进行来自正常数据部的读出数据的错误检测用的检查用数据的奇偶数据部；
数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；以及
错误检测校正电路，在数据写入时，从已输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，在数据读出时，根据从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正，
其中，上述错误检测校正电路利用汉明码进行单一位错误校正，上述奇偶数据部中存储的检查用数据由比在1位错误校正中所必要的最小限度的位数多1位的位数来构成。
31.如权利要求30中所述的半导体存储器，其特征在于：
在上述数据缓冲器与上述单元阵列的正常数据部之间进行n位并列数据的授受，在上述数据缓冲器与外部输入输出端子之间进行m位并列数据的授受，其中m＜n，
在数据写入循环的前半部分中，并列地读出包含应改写的m位数据的n位数据，用上述错误检测校正电路进行该n位数据的错误检测校正，
在数据写入循环的后半部分中，用从外部输入输出端子供给的m位并列数据来置换用上述错误检测校正电路已校正的n位并列数据中应改写的m位数据部分，将其传送给上述正常数据部。
32.如权利要求31中所述的半导体存储器，其特征在于：
上述错误检测校正电路在上述应改写的m位数据部分中存在错误的情况下不进行错误校正，在上述应改写的m位数据部分以外中存在错误的情况下进行错误校正。
33.如权利要求30中所述的半导体存储器，其特征在于：
上述错误检测校正电路在数据读出循环中，即使存在读出数据的错误校正，也不进行上述正常数据部的对应的单元数据的校正。
34.如权利要求30中所述的半导体存储器，其特征在于：
上述单元阵列是以规定周期对数据进行刷新的DRAM单元阵列，
上述错误检测校正电路在上述DRAM单元阵列的刷新工作时停止工作。
CN02122456.0A 2001-06-04 2002-06-04 半导体存储器 Expired - Fee Related CN1242412C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001168706 2001-06-04
JP168706/2001 2001-06-04

Publications (2)

Publication Number Publication Date
CN1389872A true CN1389872A (zh) 2003-01-08
CN1242412C CN1242412C (zh) 2006-02-15

Family

ID=19010892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02122456.0A Expired - Fee Related CN1242412C (zh) 2001-06-04 2002-06-04 半导体存储器

Country Status (2)

Country Link
US (1) US6957378B2 (zh)
CN (1) CN1242412C (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100422947C (zh) * 2005-03-10 2008-10-01 松下电器产业株式会社 非易失性存储***、非易失性存储装置、数据读出方法及读出程序
CN101404183A (zh) * 2007-10-02 2009-04-08 松下电器产业株式会社 半导体存储装置
CN100576360C (zh) * 2004-05-06 2009-12-30 松下电器产业株式会社 半导体存储器装置
US7742359B2 (en) 2004-12-30 2010-06-22 Hynix Semiconductor Inc. Calibration circuit of a semiconductor memory device and method of operating the same
WO2015165202A1 (zh) * 2014-04-30 2015-11-05 深圳市中兴微电子技术有限公司 一种基于汉明码存取数据的方法及集成随机存取存储器
CN105321566A (zh) * 2014-06-30 2016-02-10 华邦电子股份有限公司 半导体存储装置及其编程方法
CN105469832A (zh) * 2014-09-26 2016-04-06 联发科技股份有限公司 集成电路和用于集成电路的存储器自我测试方法
CN109785894A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 半导体存储器装置、存储器***和操作方法
US10395753B2 (en) 2014-08-28 2019-08-27 Winbond Electronics Corp. Semiconductor memory device and programming method thereof
CN113496755A (zh) * 2020-04-02 2021-10-12 华邦电子股份有限公司 半导体存储装置以及读出方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4112849B2 (ja) * 2001-11-21 2008-07-02 株式会社東芝 半導体記憶装置
JP2004234770A (ja) * 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
JP2005025827A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体集積回路装置およびそのエラー検知訂正方法
EP1657723B1 (en) * 2003-08-18 2013-03-06 Fujitsu Semiconductor Limited Semiconductor memory and operation method of semiconductor memory
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
JP4260688B2 (ja) * 2004-06-09 2009-04-30 富士通株式会社 データ送信装置、データ送受信システム、データ送信装置の制御方法およびデータ送受信システムの制御方法
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US6965537B1 (en) * 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
KR100643288B1 (ko) * 2004-11-16 2006-11-10 삼성전자주식회사 플래시 메모리의 데이터 처리 장치 및 방법
JP2007066423A (ja) * 2005-08-31 2007-03-15 Toshiba Corp 半導体集積回路装置
FR2892576A1 (fr) * 2005-10-25 2007-04-27 Univ Paris Sud Procede et dispositif de correction d'erreur dans des circuits electroniques de traitement de donnees.
JP2008041123A (ja) * 2006-08-01 2008-02-21 Toshiba Corp 半導体記憶装置
JP5016888B2 (ja) 2006-10-04 2012-09-05 株式会社東芝 不揮発性半導体記憶装置
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR100827662B1 (ko) * 2006-11-03 2008-05-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법
JP4313391B2 (ja) * 2006-12-13 2009-08-12 株式会社日立コミュニケーションテクノロジー 光集線装置および光加入者装置
KR100855979B1 (ko) * 2007-02-13 2008-09-02 삼성전자주식회사 바이트 마스킹 동작을 위한 반도체 메모리 장치 및 패리티데이터 생성 방법
JP4621715B2 (ja) * 2007-08-13 2011-01-26 株式会社東芝 メモリ装置
JP2010009141A (ja) * 2008-06-24 2010-01-14 Toshiba Corp データ転送方法
JP2010009643A (ja) * 2008-06-24 2010-01-14 Toshiba Corp エラー訂正システム
JP2010020839A (ja) * 2008-07-10 2010-01-28 Panasonic Corp 半導体記憶装置
KR101062755B1 (ko) * 2009-07-29 2011-09-06 주식회사 하이닉스반도체 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템 및 그 제어 방법
JP2013033560A (ja) 2009-12-03 2013-02-14 Panasonic Corp 半導体記憶装置
US20110246857A1 (en) * 2010-04-02 2011-10-06 Samsung Electronics Co., Ltd. Memory system and method
JP2013137713A (ja) * 2011-12-28 2013-07-11 Toshiba Corp メモリコントローラ、メモリシステムおよびメモリ書込み方法
KR20130136341A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9690650B2 (en) * 2013-03-11 2017-06-27 Macronix International Co., Ltd. Storage scheme for built-in ECC operations
KR102127455B1 (ko) 2013-12-11 2020-06-26 삼성전자주식회사 반도체 메모리 장치 및 그것의 테스트 방법
JP6332134B2 (ja) * 2014-09-16 2018-05-30 株式会社デンソー メモリ診断回路
US9720772B2 (en) 2015-03-04 2017-08-01 Kabushiki Kaisha Toshiba Memory system, method for controlling magnetic memory, and device for controlling magnetic memory
US9740558B2 (en) 2015-05-31 2017-08-22 Intel Corporation On-die ECC with error counter and internal address generation
TWI575531B (zh) * 2015-08-10 2017-03-21 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與記憶裝置
US9817714B2 (en) 2015-08-28 2017-11-14 Intel Corporation Memory device on-die error checking and correcting code
US9692455B2 (en) 2015-09-11 2017-06-27 Micron Technology, Inc. Multi channel memory with flexible code-length ECC
US9760435B2 (en) * 2015-10-14 2017-09-12 Intel Corporation Apparatus and method for generating common locator bits to locate a device or column error during error correction operations
KR20170060263A (ko) 2015-11-24 2017-06-01 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
JP6542148B2 (ja) * 2016-03-18 2019-07-10 株式会社東芝 情報処理装置、情報処理方法およびプログラム
KR102504178B1 (ko) * 2016-08-23 2023-02-28 에스케이하이닉스 주식회사 반도체장치
US9904595B1 (en) * 2016-08-23 2018-02-27 Texas Instruments Incorporated Error correction hardware with fault detection
KR102432551B1 (ko) 2018-02-13 2022-08-16 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11955989B2 (en) * 2022-08-21 2024-04-09 Nanya Technology Corporation Memory device and test method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2745252B2 (ja) * 1991-06-24 1998-04-28 三菱電機株式会社 半導体記憶装置
JP3070025B2 (ja) * 1992-02-04 2000-07-24 富士通株式会社 半導体記憶装置
JP2570634B2 (ja) * 1994-10-24 1997-01-08 日本電気株式会社 半導体記憶装置
JP3272903B2 (ja) * 1995-03-16 2002-04-08 株式会社東芝 誤り訂正検出回路と半導体記憶装置
KR100266748B1 (ko) * 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치 및 그 장치의 에러 정정 방법
JPH11219598A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
KR100287018B1 (ko) * 1998-08-07 2001-04-16 윤종용 에러 정정 회로를 구비한 반도체 메모리 장치

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100576360C (zh) * 2004-05-06 2009-12-30 松下电器产业株式会社 半导体存储器装置
US7742359B2 (en) 2004-12-30 2010-06-22 Hynix Semiconductor Inc. Calibration circuit of a semiconductor memory device and method of operating the same
CN100422947C (zh) * 2005-03-10 2008-10-01 松下电器产业株式会社 非易失性存储***、非易失性存储装置、数据读出方法及读出程序
CN101404183A (zh) * 2007-10-02 2009-04-08 松下电器产业株式会社 半导体存储装置
CN101404183B (zh) * 2007-10-02 2014-03-05 松下电器产业株式会社 半导体存储装置
WO2015165202A1 (zh) * 2014-04-30 2015-11-05 深圳市中兴微电子技术有限公司 一种基于汉明码存取数据的方法及集成随机存取存储器
CN105321566A (zh) * 2014-06-30 2016-02-10 华邦电子股份有限公司 半导体存储装置及其编程方法
CN105321566B (zh) * 2014-06-30 2019-07-12 华邦电子股份有限公司 半导体存储装置及其编程方法
US10395753B2 (en) 2014-08-28 2019-08-27 Winbond Electronics Corp. Semiconductor memory device and programming method thereof
CN105469832A (zh) * 2014-09-26 2016-04-06 联发科技股份有限公司 集成电路和用于集成电路的存储器自我测试方法
CN105469832B (zh) * 2014-09-26 2018-09-28 联发科技股份有限公司 集成电路和用于集成电路的存储器自我测试方法
CN109785894A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 半导体存储器装置、存储器***和操作方法
CN109785894B (zh) * 2017-11-14 2024-05-07 三星电子株式会社 半导体存储器装置、存储器***和操作方法
CN113496755A (zh) * 2020-04-02 2021-10-12 华邦电子股份有限公司 半导体存储装置以及读出方法
CN113496755B (zh) * 2020-04-02 2024-03-22 华邦电子股份有限公司 半导体存储装置以及读出方法

Also Published As

Publication number Publication date
CN1242412C (zh) 2006-02-15
US20020184592A1 (en) 2002-12-05
US6957378B2 (en) 2005-10-18

Similar Documents

Publication Publication Date Title
CN1242412C (zh) 半导体存储器
US6700827B2 (en) Cam circuit with error correction
US7426683B2 (en) Semiconductor memory device equipped with error correction circuit
US7212453B2 (en) Semiconductor memory having an error correction function
US20080235557A1 (en) Semiconductor memory device
US10120741B2 (en) Semiconductor memory device
CN112384897B (zh) 用于半导体存储器的错误校正编码与数据总线反转的设备与方法
JP5657079B1 (ja) 半導体記憶装置
CN113140252A (zh) 半导体存储器件的纠错电路和半导体存储器件
CN113963739B (zh) 占据面积减少的熔丝电路
CN112289367A (zh) 半导体存储装置和操作半导体存储装置的方法
US20240201868A1 (en) Semiconductor memory device and memory system including the same
CN115994049A (zh) 半导体存储器装置和存储器***
JP4050091B2 (ja) 半導体メモリ装置
US11681458B2 (en) Memory device and method reading data
CN112131037B (zh) 存储器装置
TWI689935B (zh) 具糾錯電路的記憶體
JP3935151B2 (ja) 半導体集積回路装置
JP6862487B2 (ja) エラー訂正回路を有するメモリ
KR102194914B1 (ko) 에러 정정 회로를 가지는 메모리
CN113345511A (zh) 存储器件及其测试方法
CN111913828B (zh) 具纠错电路的存储器
US20240256380A1 (en) Apparatuses and methods for bounded fault compliant metadata storage
JP4397699B2 (ja) 半導体集積回路
US20240012712A1 (en) Semiconductor memory devices

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060215

Termination date: 20130604