CN1379472A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置,包括存储单元部和***电路部。上述存储单元部具有:在第1方向延伸的第1布线;配置在上述第1布线上方并在第2方向延伸的第2布线;在上述第1和第2布线间配置的第3布线;以及配置上述第1和第2布线的交点上并连接上述第2和第3布线的第1磁电阻效应元件。上述***电路部具有:第4布线;配置在上述第4布线上方的第5布线;以及配置在上述第4和第5布线间,连接上述第4和第5布线,并作为电阻元件、熔丝元件或接点使用的第2磁电阻效应元件。

Description

半导体存储装置
本申请基于并要求以在先日本专利申请No.2001-096682(2001年3月29日递交)和No.2002-037327(2002年2月14日递交)为优先权，其全部内容在此引入作为参考。
发明领域
本发明涉及半导体存储装置，特别是涉及将隧道磁电阻(TMP)元件作为存储元件使用的磁存储装置(MRAM：磁随机存取存储器)。
背景技术
近年来，作为信息存储元件，提出了利用隧道磁电阻效应(以下称为TMR)的MRAM存储单元。
图33表示按照已有技术的半导体存储装置的等效电路图。图34表示TMR元件的概略断面图。
如图33所示，位线26和字线27、28相互正交配置，在位线26和写入字线27的交点配置TMR元件25。该TMR元件25的一端部连接位线26，另一端部连接晶体管14。该晶体管14的栅电极为读出字线28。
该TMR元件25是由2个磁性层和由这些磁性层夹住的非磁性层组成的3层构造。也就是如图34所示，TMR元件25由连接下部电极17的磁化粘合层41、通过上部电极(未图示)连接位线26的磁记录层43、由这些磁化粘合层41和磁记录层43夹住的薄隧道接合层42构成。
磁化粘合层41由反铁磁性层和铁磁性层构成，称为固定在单向磁化的引线层。磁记录层43由铁磁性层构成，称为磁化方向自由变化的存储信息的存储层。该磁记录层43的磁化方向可按照由流过位线26的电流和流过写入字线27的电流形成的合成磁场变化。
图35、图36表示按照已有技术的半导体存储装置的剖面图。图35、图36所示叠层构造的半导体存储装置由存储单元部和配置在该存储单元部周围的***电路部组成。
在存储单元部，例如在P型半导体基片(或阱)11内，有选择地形成STI(浅沟隔离)构造的元件分离区域12和N型扩散层13a。在半导体基片11上，有选择地形成MOSFET14。在半导体基片11上的绝缘膜15内，形成第1至第5布线16a、17a、18a、19a、20a。扩散层13a和第1布线16a用第1接点21a连接，第1布线16a和第2布线17a用第2接点22a连接，第2布线17a和第3布线18a用第3接点23a连接，第3布线18a和第4布线19a用第4接点24a连接。第4布线19a和第5布线20a用TMR元件25连接。该TMR25由磁化粘合层(磁性层)41、遂道接合层(非磁性层)42、磁记录层(磁性层)43组成。
连接TMR元件25的第5布线20a为位线26。未连接第4布线19a的第3布线18a为写入字线27，该写入字线27与位线26正交配置。在该位线26和写入字线27的交点配置的TMR元件25用作存储元件。与该TMR元件25电连接的MOS FET14具有开关功能，该MOSFET14的栅电极为读出字线28。未连接第2布线17a的第1布线16a为Gnd(接地)线29。
简单说明该存储单元的信息写入·读出动作。
首先，当将“1”、“0”数据写入TMR元件25时，选择一对写入字线27和位线26，在选择的写入字线27和位线26中都流过电流，分别产生电流磁场。这样，仅位于写入字线27和位线26交叉点部的选择单元的磁场，超过TMR元件25的磁化反转阈值，写入信息。
当磁化粘合层41和磁记录层43的磁化方向平行时，由于在隧道接合层42流过电流而检出的隧道电阻最低，在这种状态下可存储“1”。当磁化粘合层41和磁记录层43的磁化方向反平行时，由于在隧道接合层42流过电流而检出的隧道电阻最高，在这种状态下可存储“0”。也就是，在MRAM中，可将该隧道电阻之差作为“1”、“0”数据存储。
当读出写入到TMR元件25的“1”、“0”数据时，选择读出字线28和位线26，则电流从位线26通过TMR元件25和MOSFET14流到Gnd线19，***电路将不同的TMR元件25间的隧道电阻的差别作为信息读取，进行“1”、“0”数据的判定。
在具有上述存储单元部的已有半导体存储装置中，为了控制该存储单元部，在存储单元部的***设置***电路部。以下说明该***电路部。
图35是在***电路部具有电阻元件的例子。如图35所示，扩散层32b通过接点21b连接布线16b。***电路部的扩散层13b具有电阻元件30的功能。该电阻元件30的电阻值由于扩大扩散层32b的表面积而提高。然而，这种情况下，由于扩散层32b的表面积扩大，增加了芯片面积。因此，难地实现芯片的微细化。
图36是在***电路部具有熔丝元件的例子。如图36所示，扩散层13b通过第1接点21b连接第1布线16b，该第1布线16b通过第2接点22b连接第2布线17b。该第2布线17b连接闩锁电路(未图示)。这些***电路部的布线和接点具有熔丝元件50的功能。这样，已有的熔丝元件50形成与存储单元部不同的图案。随着元件的微细化，希望缩小相对于芯片面积的熔丝元件50的占有面积。
发明概述
本发明的半导体存储装置是具有存储单元部和配置在该存储单元部***的***电路部的半导体存储装置，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线的上方，在与上述第1方向不同的第2方向延伸的第2布线；
配置在上述第1和第2布线间的第3布线；
配置在上述第1和第2布线间的上述第1和第2布线的交点，连接上述第2和第3布线的第1磁电阻效应元件，
上述***电路部具有：
第4布线；
配置在上述第4布线上方的第5布线；
配置在上述第4和第5布线间，连接上述第4和第5布线，作为电阻元件、熔丝元件和接点的其中之一使用的第2磁电阻效应元件。
附图说明
图1是表示本发明第1实施例的半导体存储装置的剖面图。
图2是表示本发明第1实施例的、串联连接TMR元件时半导体存储装置的剖面图。
图3是表示本发明第1实施例的、并联连接TMR元件时半导体存储装置的剖面图。
图4A、4B是表示本发明各实施例的、1重隧道接合构造的TMR元件的剖面图。
图5A、5B是表示本发明各实施例的、2重隧道接合构造的TMR元件的剖面图。
图6是表示按照已有技术的半导体存储装置的平面图。
图7是表示本发明第1实施例的半导体存储装置的平面图。
图8是表示本发明第2实施例的半导体存储装置的剖面图。
图9是表示按照已有技术的半导体存储装置的平面图。
图10是表示本发明第2实施例的半导体存储装置的剖面图。
图11是表示本发明第3实施例的半导体存储装置的剖面图。
图12是表示本发明第4实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图13是表示本发明第4实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图14是表示本发明第4实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图15是表示本发明第5实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图16是表示本发明第5实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图17是表示本发明第5实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图18是表示本发明第6实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图19是表示本发明第6实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图20是表示本发明第6实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图21是表示本发明第7实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图22是表示本发明第7实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图23是表示本发明第7实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图24是表示本发明第8实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图25是表示本发明第8实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图26是表示本发明第8实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图27是表示本发明第9实施例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图28是表示本发明第9实施例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图29是表示本发明第9实施例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图30是表示本发明第9实施例的变更例的、变更第1实施例的存储单元部的半导体存储装置的剖面图。
图31是表示本发明第9实施例的变更例的、变更第2实施例的存储单元部的半导体存储装置的剖面图。
图32是表示本发明第9实施例的变更例的、变更第3实施例的存储单元部的半导体存储装置的剖面图。
图33是表示按照已有技术的半导体存储装置的电路图。
图34是表示按照已有技术的半导体存储装置的概略剖面图。
图35是表示按照已有技术的具有电阻元件的半导体存储装置的剖面图。
图36是表示按照已有技术的具有熔丝元件的半导体存储装置的剖面图。
具体实施方式
本发明涉及将隧道磁电阻(TMR)效应元件作为存储元件使用的磁存储装置(MRAM)。在该MRAM中，形成将具有TMR元件的存储单元按矩阵状配置的多个存储单元阵列，在该存储单元阵列的***设置译码器和读出电路等***电路，通过在任意单元进行随机存取，即可实行信息的写入·读出动作。
以下参照附图说明本发明的实施例，在说明时，全部图中相同的部分附与相同的标号。
[第1实施例]
第1实施例中，存储单元部用TMR元件作为存储元件，***电路部用TMR元件作为电阻元件。
图1表示本发明第1实施例的半导体存储装置的剖面图。
图2表示串联连接***电路部的TMR元件时的半导体存储装置的部分断面图。图3表示并联连接***电路部的TMR元件时的半导体存储装置的部分剖面图。
如图1所示，例如在P型半导体基片(或阱)11内，有选择地形成STI构造的元件分离区域12和N型扩散层13a、13b。在半导体基片11上，有选择地形成MOSFET14。在半导体基片11上的绝缘膜15内，形成第1至第5布线16a、16b、17a、17b、18a、18b、19a、19b、20a、20b。扩散层13a、13b和第1布线16a、16b用第1接点21a、21b连接，第1布线16a、16b和第2布线17a、17b用第2接点22a、22b连接，第2布线17a、17b和第3布线18a、18b用第3接点23a、23b连接，第3布线18a、18b和第4布线19a、19b用第4接点24a、24b连接。第4布线19a、19b和第5布线20a、20b用TMR元件25a、25b连接。该TMR元件25a、25b由磁化粘合层(磁性层)41、隧道接合层(非磁性层)42、磁记录层(磁性层)43组成。
这种叠层构造的半导体存储装置由存储单元部和控制该存储单元部的***电路部组成。
在存储单元部，TMR元件25a用作存储“1”或“0”数据的存储元件31。连接TMR元件25a的第5布线20a为位线26。未连接第4布线19a的第3布线18a为写入字线27，该写入字线27与位线26正交配置。与该TMR元件25a电连接的MOSFET14具有数据读出用开关元件的功能，该MOSFET14的栅电极为读出字线28。未与第2布线17a连接的第1布线16a为Gnd(接地)线29。
在***电路部，连接第4布线19b和第5布线20b的TMR元件25b用作电阻元件30。该电阻元件30的电阻可用以下方法调整。
如图2、图3所示，改变电阻元件30的电阻值时，可以变更TMR元件25b的排列。也就是，串联连接TMR元件25b时(图2)，通过变更TMR元件25b的数量，电阻元件30可得到任意高的电阻值。并联连接TMR元件25b时(图3)，可使加工尺寸偏差引起的电阻抗值偏差平均化，即可实现精度高的电阻元件30。
电阻元件30的电阻也可以由构成TMR元件25b一部分的隧道接合层42的膜厚进行调整。
电阻元件30的电阻还可以通过使TMR元件25b的磁性层41、43磁化方向平行或反平行进行调整。所谓平行，意味着磁性层41、43的磁化方向为相同方向的状态；所谓反平行，意味着磁性层41、43的磁化方向为相反方向的状态。
作为存储元件31或电阻元件30使用的TMR元件25a、25b，可以是如下所示的1重隧道接合构造或2重隧道接合构造的其中任一种构造。
图4A、图4B表示1重隧道接合构造的TMR元件的剖面图。以下说明1重隧道接合构造的TMR元件25a、25b的构造。
图4所示TMR元件25a、25b由将模板层101、初始铁磁性层102、反铁磁性层103、基准铁磁性层104顺序叠层的磁化粘合层41，在该磁化粘合层41上形成的隧道接合层42，在该隧道接合层42上将自由铁磁性层105、接点层106顺序叠层的磁记录层43组成。
同样，图4B所示TMR元件25a、25b由将模板层101、初始铁磁性层102、反铁磁性层103、铁磁性层104’、非磁性层107、铁磁性层104”顺序叠层的磁化粘合层41，在该磁化粘合层41上形成的隧道接合层42，在该隧道接合层42上将铁磁性层105’、非磁性层107、铁磁性层105”、接点层106顺序叠层的磁记录层43组成。
图4B所示TMR元件25a、25b中引入了由磁化粘合层41内的铁磁性层104’、非磁性层107、铁磁性层104”组成的3层构造，以及由磁记录层43内的铁磁性层105’、非磁性层107、铁磁性层105”组成的3层构造，与图4A所示TMR元件25a、25b比较，抑制了铁磁性内部磁极的发生，提供了适合微细化的单元构造。
图5A、图5B表示2重隧道接合构造的TMR元件的剖面图。以下说明2重隧道接合构造的TMR元件25a、25b的构造。
图5A所示TMR元件25a、25b由将模板层101、初始铁磁性层102、反铁磁性层103、基准铁磁性层104顺序叠层的第1磁化粘合层41a，在该第1磁化粘合层41a上形成的第1隧道接合层42a，在该第1隧道接合层42a上形成的磁记录层43，在该磁记录层43上形成的第2隧道接合层42b，在该第2隧道接合层42b上将基准铁磁性层104、反铁磁性层103、初始铁磁性层102、接点层106顺序叠层的第2磁化粘合层41b组成。
图5B所示TMR元件25a、25b由将模板层101、初始铁磁性层102、反铁磁性层103、基准铁磁性层104顺序叠层的第1磁化粘合层41a，在该第1磁化粘合层41a上形成的第1隧道接合层42a，在该第1隧道接合层42a上由铁磁性层43’、非磁性层107、铁磁性层43”的3层构造顺序叠层的磁记录层43，在该磁记录层43上形成的第2隧道接合层42b，在该第2隧道接合层42b上将铁磁性层104’、非磁性层107、铁磁性层104”、反铁磁性层103、初始铁磁性层102、接点层106顺序叠层的第2磁化粘合层41b组成。
图5B所示TMR元件25a、25b中引入了构成磁记录层43的铁磁性层43’、非磁性层107、铁磁性层43”的3层构造，以及由第2磁化粘合层41b内的铁磁性层104’、非磁性层107、铁磁性层104组成的3层构造，与图5A所示的TMR元件25a、25b比较，抑制了铁磁性内部磁极的发生，提供了适合微细化的单元构造。
使用2重隧道接合构造的TMR元件25a、25b，与使用1重隧道接合构造的TMR元件25a、25b比较，外加相同外部偏压时的MR(磁电阻)比(“1”状态、“0”状态的电阻变化率)的劣化较少，可用更高的偏压动作。也就是，将单元内的信息读出到外部时是有利的。
采用以下材料形成该1重隧道接合合要造或2重隧道接合构造的TMR元件25a、25b。
对于磁化粘合层41、41a、41b以及磁记录层43的材料，最好采用Fe、Co、Ni或其合金，自旋极化率大的四氧化三铁，CrO2，RXMnO3-y(R：稀土类；X：Ca，Ba，Sr)等的氧化物，NiMnSb，PtMnSb等的霍伊斯勒高导磁率合金等。在这些磁性体中，只要不丢失铁磁性，也可以多少包含一些Ag，Cu，Au，Al，Mg，Si，Bi，Ta，B，C，O，N，Pd，Pt，Zr，Ir，W，Mo，Nb等非磁性元素。
对于构成磁化粘合层41、41a、41b一部分的反铁磁性层103的材料，最好采用Fe-Mn，Pt-Mn，Pt-Cr-Mn，Ni-Mn，Ir-Mn，NiO，Fe2O3等。
对于隧道接合层42、42a、42b的材料，可以使用Al2O3，SiO2，MgO，AIN，Bi2O3，MgF2，CaF2，SrTiO2，AlLaO3等各种电介质。在这些电介质中，也可以存在氧、氮、氟的亏损。
如上所述，在存储单元部，采用TMR元件25a作为存储元件31时的数据写入和读出，可按以下方式进行。
将数据写入TMR元件25a时，选择位线26和写入字线27，在位线26和写入字线27分别流过电流，产生电流磁场。这样，在位线26和写入字线27上分别产生的电流磁场的合成磁场供给TMR元件25a，则在TMR元件25a写入“1”或“0”数据。
在读出写入TMR元件25a的数据时，使连接TMR元件25a的MOSFET14为ON，从TMR元件25a到MOSFET14的扩散层13a流过电流。这样，读取TMR元件25a的电阻值，进行“1”或“0”数据的判断。
上述第1实施例中，***电路部的电阻元件30，由配置在布线间的TMR元件25b形成。也就是，用与存储单元部同样的构造，形成***电路部的电阻元件30。因此，与以往用扩散层形成电阻元件比较，可以减少电阻元件30的专有面积，可能缩小芯片面积。
具体地说，如图6所示，按照由扩散层32b形成电阻元件的已有技术，扩散层32b的层电阻是250Ω/层。因此，当需要10KΩ电阻值的电阻元件时，必需40层的面积。与此不同，在第1实施例中，电阻元件30的电阻值，不因TMR元件25b表面积的增减而变化，例如由隧道接合层42的电阻值等决定。这样，如图7所示，当需要10kΩ电阻值的电阻元件30时，使隧道接合层42的电阻值为10kΩ，即可在不增加TMR元件25b表面积的情况下调整电阻值。
若串联连接***电路部的多个TMR元件25b，则可实现高电阻的电阻元件30。若并联连接***电路部的多个TMR元件25b，则可抑制电阻值的偏差，实现精度高的电阻元件30。
[第2实施例]
第2实施例中，存储单元部用TMR元件作为存储元件，***电路部用TMR元件作为熔丝元件。
图8表示本发明第2实施例的半导体存储装置的剖面图。第2实施例中，与第1实施例同样的构造省略其说明，仅说明不同的构造。
第2实施例的叠层构造的半导体存储装置与第1实施例一样，由存储单元部和控制该存储单元部的***电路部组成。
在***电路部，连接第4布线19b和第5布线20b的TMR元件25b用作熔丝元件50。作为熔丝元件50的利用方法是在TMR元件25b中流过所定值以上的大电流，击穿TMR元件25b。因此，TMR元件25b的电阻下降，在TMR元件25b中容易流过电流。这样，熔丝元件50即可在***电路部的冗余电路中作为电熔丝使用。
上述第2实施例中，***电路部的熔丝元件50由配置在布线间的TMR元件256形成。也就是，用与存储单元部同样的构造，即可形成***电路部的熔丝元件50。因此，第2实施例与以往用与存储单元部不同的构造形成熔丝元件50比较，可以减少熔丝元件50的面积，能够缩小芯片面积。
具体地说，如图9所示，用接点22b连接第1布线16b和第2布线17b，第2布线17b连接熔丝闩锁电路。因此，需要一定程度的布线面积。与此不同，第2实施例中，如图10所示，在第4布线196和第5布线20b之间配置熔丝元件50，可将第5布线20b连接控制电路。因此，可以缩小布线面积，从而缩小芯片面积。
[第3实施例]
第3实施例中，存储单元部用TMR元件作为存储元件，***电路部用TMR元件作为接点形成电容器。
图11表示本发明第3实施例的半导体存储装置的剖面图。第3实施例中，与第1实施例同样的构造省略其说明，仅说明不同的构造。
第3实施例的叠层构造的半导体存储装置与第1实施例一样，由存储单元部和控制该存储单元部的***电路部组成。
在存储单元部，由于缩短了第4布线19a和写入字线27之间的距离X，则可减少产生写入磁场时的电流，提高动作容限。
当***电路部的一部分用与存储单元部相同构造形成时，与存储单元部写入字线27对应的第3布线18b’和第4布线19b之间的距离X也非常短。因此，由第3布线18b’、第4布线19b、第3和第4布线18b’和19b之间的绝缘膜15形成电容器61。这时，连接第4布线19b和第5布线20b的TMR元件25b用作接点60。第5布线20b连接其他电路(未图示)。
TMR元件25b的电阻一般是1kΩ·μm2，也可以降低到100Ω·μm2和10Ω·μm2。因此，完全可以将TMR元件25b用作接点。
上述第3实施例中，***电路部的接点60由配置在布线间的TMR元件25b形成。也就是，由于用同样的构造形成存储单元部和***电路部，则与用不同的构造形成存储单元部和***电路部比较，可以实现无浪费的布线构造。因此，可以缩小芯片面积。
在存储单元部，由于缩短了第4布线19a和写入字线27之间的距离X，用同样的构造形成存储单元部和***电路部，则可在***电路部形成电容器61。
第3实施例表示了通过接点60和第5布线20b将电容器61连接到其他电路(未图示)的构造，但并不限定于此。例如，同样可以在***电路部形成存储单元部的扩散层13a、第1至第3布线16a、17a、18a以及第1至第4接点21a、22a、23a、24a，将第4接点24a连接第4布线19b。因此，也可以将电容器61连接扩散层13a。这时，电容器61不连接接点60和第5布线20b。
[第4实施例]
第4实施例是对上述第1至第3实施例的存储单元部的构造进行了变更，采用二极管作为数据读出用开关元件。
图12至图14表示本发明第4实施例的半导体存储装置的剖面图。第4实施例中，与第1至第3实施例同样的构造简略地予以说明。
在存储单元部用作存储元件31的TMR元件25a，串联连接由P型扩散层71和N型扩散层72组成的二极管70。该二极管70具有读出用开关元件的功能。
当采用二极管70作为开关元件时，用与第1实施例同样的方法将数据写入TMR元件25a。写入到TMR元件25a的数据的读出，可以通过调整偏置电压使连接该TMR元件25a的二极管70流过电流，再读出TMR元件25a的电阻值来实现。
***电路部是与第1至第3实施例同样的构造。如图12所示，连接第4布线19b和第5布线20b的TMR元件25b用作电阻元件30。如图13所示，连接第4布线19b和第5布线20b的TMR元件25b用作熔丝元件50。如图14所示，由第3布线18b’、第4布线19b、第3和第4布线18b’和19b之间的绝缘膜15形成电容器61。这时，连接第4布线19b和第5布线20b的TMR元件25b用作接点60。
上述第4实施例可以分别得到与第1至第3实施例同样的效果。
第4实施例中，由于采用二极管作为读出用开关元件，则与第1至第3实施例比较，可以缩小存储单元部的专有面积。
[第5实施例]
第5实施例是对上述第1至第3实施例的存储单元部的构造进行了变更，不使用读出用开关元件，仅在位线和字线的交点配置TMR元件。
图15至图17表示本发明第5实施例的半导体存储装置的剖面图。第5实施例中，对与第1至第3实施例同样的构造简略地予以说明。
存储单元部，在位线26和字线27’的交点配置用作存储元件31的TMR元件25a，该TMR元件25a分别连接位线26和字线27’。位线26和字线27’在读出时和写入时都使用。第5实施例中，未形成如第1实施例等的读出用开关元件。
在不使用这种开关元件的情况下，可用与第1实施例同样的方法将数据写入TMR元件25a。写入到TMR元件25a的数据的读出，可以通过选择连接该TMR元件25a的位线26和字线27’使电流仅流过TMR元件25a，再读出TMR元件25a的电阻值来实现。
***电路部是与第1至第3实施例同样的构造。如图15所示，连接第4布线19b和第5布线20b的TMR元件25b用作电阻元件30。如图16所示，连接第4布线19b和第5布线20b的TMR元件25b用作熔丝元件50。如图17所示，由布线18b’、布线20b、布线18’和20b之间的绝缘值15形成电容器61。
上述第5实施例可以分别得到与第1至第3实施例同样的效果。
第5实施例中，由于未形成读出用开关元件，则与第1至第4实施例比较，可以进一步缩小存储单元部的专有面积。
[第6实施例]
第6实施例是对上述第1至第3实施例的存储单元部的构造进行了变更，是用布线连接多个TMR元件两端的所谓梯子型构造。
图18至图20表示本发明第6实施例的半导体存储装置的剖面图。第6实施例中，与第1至第3实施例同样的构造简略地予以说明。
存储单元部中，用作存储元件31的多个TMR元件25a并联配置在同一阶层。各TMR元件25a的磁化粘合层41用下部电极19a连接，各TMR元件25a的磁记录层43用位线26连接。离开下部电极19a在TMR元件25a的下方，分别配置写入字线27。位线26连接写入用晶体管(未图示)，下部电极19a连接读出用晶体管(未图示)。
在这种梯子型构造的情况下，在并联连接的多个TMR元件25a中，可用与第1实施例同样的方法将数据写入任意TMR元件25a。写入任意TMR元件25a的数据，可用以下方法读出。
首先，在第1周期，使连接下部电极19a的读出用晶体管导通，在并联连接的多个TMR元件25a中流过第1读出电流。接着，将该第1读出电流存储在读出电路(未图示)。然后，关闭读出用晶体管使读出电流截止。
然后，在第2周期，在字线27和位线26中流过写入期待值“1”或“0”数据的写入电流，在任意TMR元件25a再次进行数据写入。此后，使该写入电流截止。
接着，在第3周期，使读出用晶体管导通，在并联连接的多个TMR元件25a中流过第2读出电流。将该第2读出电流存储在读出电路。然后，对在第1周期存储在读出电路的第1读出电流与在第3周期存储在读出电路的第2读出电流进行比较。在写入时进行期待值“1”数据写入动作的情况下，若第1和第2读出电流不变化，则在任意TMR元件25a写入“1”数据，若第1和第2读出电流变化，则在任意TMR元件25a写入“0”数据。在写入时进行期待值“0”数据写入动作的情况下，若第1和第2读出电流不变化，则在任意TMR元件25a写入“0”数据，若第1和第2读出电流变化，则在任意TMR元件25a写入“1”数据。这样，即可读出在任意TMR元件25a写入的数据。
此后，在第4周期，与初始(初期)状态相同的数据再次写入任意TMR元件25a，在字线27和位线26中流过电流，读出动作结束。
***电路部是与第1至第3实施例同样的构造。如图18所示，连接第4布线19b和第5布线20b的TMR元件25b用作电阻元件30。如图19所示，连接第4布线19b和第5布线20b的TMR元件25b用作熔丝元件50。如图20所示，由第3布线18b’、第4布线19b、第3和第4布线18b’和19b之间的绝缘膜15形成电容器61。这时，连接第4布线19b和第5布线20b的TMR元件25b用作接点60。
上述第6实施例可以分别得到与第1至第3实施例同样的效果。
第6实施例中，由于不是在每一个TMR元件25a形成读出用开关元件，则与第1至第4实施例比较，可以缩小存储单元部的专有面积。
并且，可以不大幅度降低输出电压而增加TMR元件25a的并联数。因此，可以提高存储单元的集成度，这种情况下，可以使用MR比低的TMR元件25a，也可以使用MR比和电阻值的偏差较大的TMR元件25a，形成非常实用的存储单元。这样，即可实现高密度配置存储单元的MRAM。
根据第6实施例的读出动作，对在第1周期存储在读出电路的第1读出电流和在第3周期存储在读出电路的第2读出电流进行比较，其结果，若2个电流值未产生变化时，则判定进行按照期待值的写入；若2个电流值产生变化时，则判定进行与期待值不同的写入。这样，第6实施例中，可以充分确保判定“1”、“0”数据的容限。
[第7实施例]
第7实施例是对上述第1至第3实施例的存储单元部的构造进行了变更，是在叠层方向淀积TMR元件的第1叠层构造。该第1叠层构造是串联连接叠层的多个TMR元件，该串联连接的TMR元件共同使用读出位线和读出用开关元件。
图21至图23表示本发明第7实施例的半导体存储装置的剖面图。第7实施例中，与第1至第3实施例同样的构造简略予以说明。
存储单元部，沿叠层方向将第1至第4TMR元件25a-n(n＝1，2，3，4)淀积在半导体基片11上，该第1至第4TMR元件25a-n串联连接。第7实施例中，以淀积4个TMR元件25a-n为例，然而，TMR元件25a-n数量并不限定于此，可以是多个。以下，以淀积4个TMR元件25a-n为例，说明具体构造。
第1至第4TMR元件25a-n分别配置在写入位线26-n和写入字线27-n的交点。在第1至第4TMR元件25a-n的一端部连接下部布线18a-n，在第1至第4TMR元件25a-n的另一端连接上部布线19a-n。
第1TMR元件25a-1的上部布线19a-1和第2TMR元件25a-2的下部布线18a-2，通过接点81a-1、23a-2以及布线17a-2连接。第2TMR元件25a-2的上部布线19a-2和第3TMR元件25a-3的下部布线18a-3，通过接点81a-2、23a-3以及布线17a-3连接。第3TMR元件25a-3的上部布线19a-3和第4TMR元件25a-4的下部布线18a-4，通过接点81a-3、23a-4以及布线17a-4连接。
在第1TMR元件25a-1的下部布线18a-1，通过接点23a-1、22a、21a以及布线17a-1、16a连接作为读出用开关元件的MOSFET14。在第4TMR元件25a-4的上部布线19a-4，通过接点81a-4连接读出位线82a。这样，串联连接的第1至第4TMR元件25a-n共同使用读出用开关元件和读出字线82a。
在这种叠层构造的情况下，对于串联连接的第1至第4TMR元件25a-n中的任意TMR元件，都可以用与上述第6实施例同样的方法进行数据的写入和读出。
***电路部是与第1至第3实施例同样的构造。即，如图21所示，连接第3布线18b-1和第4布线19b-1的第1TMR元件25b-1，连接第7布线18b-2和第8布线19b-2的第2TMR元件25b-2，连接第11布线18b-3和第12布线19b-3的第3TMR元件25b-3，连接第15布线18b-4和第16布线19b-4的第4TMR元件25b-4，都用作电阻元件30。如图22所示，连接第15布线18b-4和第16布线19b-4的TMR元件25b用作熔丝元件50。如图23所示，由第14布线17b’-4、第15布线18b-4、第14和第15布线17b’-4和18b-4之间的绝缘膜15形成电容器61。这时，连接第15布线18b-4和第16布线19b-4的TMR元件25b用作接点60。
上述第7实施例可以分别得到与第1至第3实施例同样的效果。
第7实施例中，由于不是在每一个TMR元件形成读出用开关元件，则与第1至第4实施例比较，可以进一步缩小存储单元部的专有面积。
另外，数据读出用开关元件并不限定于MOSFET14，例如也可以使用二极管。
[第8实施例]
第8实施例是对上述第1至第3实施例的存储单元部的构造进行了变更，是在叠层方向淀积TMR元件的第2叠层构造。该第2叠层构造是并联连接叠层的多个TMR元件，该并联连接的TMR元件共同使用读出位线和读出用开关元件。
图24至图26表示本发明第8实施例的半导体存储装置的剖面图。第8实施例中，与第1至第3实施例同样的构造简略地予以说明。
存储单元部中，第1至第4TMR元件25a-n沿叠层方向淀积在半导体基片11上，这些第1至第4TMR元件25a-n并联连接。第8实施例中，仅以淀积4个TMR元件25a-n为例，TMR元件25a-n的数量并不限定于此，可以是多个。以下，以淀积4个TMR元件25a-n为例，说明具体构造。
第1至第4TMR元件25a-n分别配置在写入位线26-n和写入字线27-n的交点。在第1至第4TMR元件25a-n的一端部连接下部布线18a-n，第1至第4TMR元件25a-n的另一端部连接上部布线19a-n。
第1TMR元件25a-1的下部布线18a-1，通过接点81a-1、23a-2以及布线17a-2连接第2TMR元件25a-2的下部布线18a-2。该第2 TMR元件25a-2的下部布线18a-2，通过接点81a-2、23a-3以及布线17a-3连接第3TMR元件25a-3的下部布线18a-3。该第3TMR元件25a-3的下部布线18a-3，通过接点81a-3、23a-4以及布线17a-4连接第4TMR元件25a-4的下部布线18a-4。
第1TMR元件25a-1的上部布线19a-1，通过接点83a-1连接第2TMR元件25a-2的上部布线19a-2。该第2TMR元件25a-2的上部布线19a-2，通过接点83a-2连接第3TMR元件25a-3的上部布线19a-3。该第3TMR元件25a-3的上部布线19a-3，通过接点83a-3连接第4TMR元件25a-4的上部布线19a-4。
在第1TMR元件25a-1的下部布线18a-1，通过接点23a-1、22a、21a以及布线17a-1、16a，连接作为读出用开关元件的MOSFET14。在第4TMR元件25a-4的上部布线19a-4，通过接点81a-4连接读出位线82a。这样，并联连接的第1至第4TMR元件25a-n，共同使用读出用开关元件和读出字线82a。
在这种叠层构造的情况下，对于并联连接的第1至第4TMR元件25a-n中的任意TMR元件，都可以用与上述第6实施例同样的方法进行数据的写入和读出。
***电路部是与第1至第3实施例同样的构造。如图21所示，连接第3布线18b-1和第4布线19b-1的第1TMR元件25b-1、连接第7布线18b-2和第8布线19b-2的第2TMR元件25b-2、连接第11布线18b-3和第12布线19b-3的第3TMR元件25b-3、连接第15布线18b-4和第16布线19b-4的第4TMR元件25b-4，都用作电阻元件30。如图22所示，连接第15布线18b-4和第16布线19b-4的TMR元件25b用作熔丝元件50。如图23所示，由第14布线17b’-4、第15布线18b-4、第14和第15布线17b’-4和18b-4之间的绝缘膜15形成的电容器61。这时，连接第15布线18b-4和第16布线19b-4的TMR元件25b用作接点60。
上述第8实施例可以分别得到与第1至第3实施例同样的效果。
第8实施例中，由于不是在每一个TMR元件形成读出用开关元件，则与第1至第4实施例比较，可以进一步缩小存储单元部的专有面积。
另外，数据读出用开关元件并不限定于MOSFET14，例如也可以使用二极管。
[第9实施例]
第9实施例是对上述第1至第3实施例存储单元部的构造进行了变更，是在叠层方向淀积TMR元件的第3叠层构造。该第3叠层构造是串联连接叠层的多个TMR元件的下部电极，叠层的多个TMR元件共同使用读出用开关元件。
图27至图29表示本发明第9实施例的半导体存储装置的剖面图。第9实施例中，与第1至第3实施例同样的构造简略地予以说明。
存储单元部，第1至第4TMR元件25a-n沿叠层方向淀积在半导体基片11上。第9实施例中，以淀积4个TMR元件25a-n为例，但是TMR元件25a-n的数量并不限定于此，可以是多个。以下，以淀积4个TMR元件25a-n为例，说明具体构造。
第1至第4TMR元件25a-n分别配置在位线26-n和写入字线27-n的交点。在第1至第4TMR元件25a-n的一端部连接下部布线18a-n。第1至第4TMR元件25a-n的下部布线18a-n，通过接点22a-n、21a、81a-n以及布线17a-n，连接作为读出用开关元件的MOSFET14。这样，淀积的第1至第4TMR元件25a-n共同使用读出用开关元件。
在这种叠层构造的情况下，对于第1至第4TMR元件25a-n中任意TMR元件，都可用与上述第1实施例同样的方法，进行数据的写入和读出。当数据读出时，作为开关元件的MOSFET14由淀积的第1至第4TMR元件25a-n共有。
***电路部是与第1至第3实施例同样的构造。如图27所示，连接第12布线18b和第13布线20b-4的TMR元件25b用作电阻元件30。如图28所示，连接第12布线18b和第13布线20b-4的TMR元件25b用作熔丝元件50。如图29所示，由第11布线17b’-4、第12布线18b、第11和第12布线17b’-4和18b之间的绝缘膜15形成电容器61。这时，连接第12布线18b和第13布线20b-4的TMR元件25b用作接点60。
上述第9实施例可以分别得到与第1至第3实施例同样的效果。
第9实施例中，由于不是在每一个TMR元件形成读出用开关元件，所以与第1至第4实施例比较，可以进一步缩小存储单元部的专有面积。
在图27至图29所示构造中，位线26-n在与MOSFET14的沟道长的相同方向延伸，写入字线27-n在与MOSFET14的沟道长大约错开90度的方向延伸。然而，在第9实施例中，也可以使位线26-n和写入字线27-n的延伸方向相反。也就是，如图30至图32所示，位线26-n在与MOSFET14的沟道长大约错开90度的方向延伸，写入字线27-n在与MOSFET14的沟道长的相同方向延伸。
另外，数据读出用开关元件并不限定于MOSFET14，例如也可以使用二极管。
本领域技术人员会很容易想到其它的改进和变更。所以，本发明从更宽的角度来看并不限于这里的特定详述和具体实例的展示。因此，在所附 所限定的总的发明构思的精神和范围内可以进行各种变更。
例如，可以使用2个磁性层和夹在这些磁性层之间的导体层组成的GMR(巨磁致电阻)元件，代替作为存储元件31的TMR元件。也可以使用双极性晶体管等，代替作为读出用开关元件的MOSFET14。

Claims (20)

1、一种半导体存储装置，具有存储单元部和配置在该存储单元部***的***电路部，其特征在于，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线上方，并在与上述第1方向不同的第2方向延伸的第2布线；
配置在上述第1和第2布线间的第3布线；以及
配置在上述第1和第2布线间的上述第1和第2布线的交点上，并连接上述第2和第3布线的第1磁电阻效应元件，
上述***电路部具有：
第4布线；
配置在上述第4布线上方的第5布线；以及
配置在上述第4和第5布线间，连接上述第4和第5布线，并作为电阻元件、熔丝元件和接点中的任一个使用的第2磁电阻效应元件。
2、一种半导体存储装置，具有存储单元部和配置在该存储单元部***的***电路部，其特征在于，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线的上方，并在与上述第1方向不同的第2方向延伸的第2布线；以及
配置在上述第1和第2布线间的上述第1和第2布线的交点上，并连接上述第1和第2布线的第1磁电阻效应元件，
上述***电路部具有：
第4布线；
配置在第4布线上方的第5布线；以及
配置在上述第4和第5布线间，连接上述第4和第5布线，并作为电阻元件或熔丝元件使用的第2磁电阻效应元件。
3、一种半导体存储装置，具有存储单元部和配置在该存储单元部***的***电路部，其特征在于，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线上方，并在与上述第1方向不同的第2方向延伸的第2布线；
配置在上述第1和第2布线间的第3布线；
配置在上述第2和第3布线间的上述第1和第2布线的交点上，并通过连接上述第2和第3布线相互并联连接的多个第1磁电阻效应元件，
上述***电路部具有：
第4布线；
配置在第4布线上方的第5布线；以及
配置在上述第4和第5布线间，连接上述第4和第5布线，并作为电阻元件、熔丝元件和接点中的任一个使用的第2磁电阻效应元件。
4、一种半导体存储装置，具有存储单元部和配置在该存储单元部***的***电路部，其特征在于，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线上方，并在与上述第1方向不同的第2方向延伸的第2布线；
配置在上述第1和第2布线间的上述第1和第2布线的交点上，并具有一端部和另一端部的第1磁电阻效应元件；
连接在上述第1磁电阻效应元件的上述一端部的第3布线；以及
连接在上述第1磁电阻效应元件的上述另一端部的第6布线；
具有上述构造的部件淀积在半导体基片上，该淀积的部件内的上述第1磁电阻效应元件相互串联或并联连接，
上述***电路部具有：
第4布线；
配置在上述第4布线上方的第5布线；以及
配置在上述第4和第5布线间，连接上述第4和第5布线，并作为电阻元件、熔丝元件和接点中的任一个使用的第2磁电阻效应元件。
5、一种半导体存储装置，具有存储单元部和配置在该存储单元部***的***电路部，其特征在于，
上述存储单元部具有：
在第1方向延伸的第1布线；
配置在上述第1布线上方，并在与上述第1方向不同的第2方向延伸的第2布线；
配置在上述第1和第2布线间的第3布线；以及
配置在上述第2和第3布线间的上述第1和第2布线的交点上，并连接上述第2和第3布线的第1磁电阻效应元件；
具有上述构造的部件淀积在半导体基片上，该淀积的部件内的上述第3布线相互连接，
上述***电路部上有：
第4布线；
配置在上述第4布线上方的第5布线；以及
配置在上述第4和第5布线间，连接上述第4和第5布线的，并作为电阻元件、熔丝元件和接点中的任一个使用的第2磁电阻效应元件。
6、权利要求1记载的半导体存储装置，其特征在于还具有：连接上述第1磁电阻效应元件的晶体管或二极管。
7、权利要求4记载的半导体存储装置，其特征在于还具有：
与上述相互串联或并联连接的第1磁电阻效应元件的一端部连接的晶体管或二极管；以及
与上述相互串联或并联连接的第1磁电阻效应元件的另一端部连接的第7布线。
8、权利要求5记载的半导体存储装置，其特征在于还具有：与相互连接的第3布线连接的晶体管或二极管。
9、权利要求1记载的半导体存储装置，其特征在于，
将上述第2磁电阻效应元件作为上述电阻元件使用时，在上述第2延伸方向配置多个上述第2磁电阻效应元件，通过串联或并联连接该多个第2磁电阻效应元件，改变上述电阻元件的电阻值。
10、权利要求1记载的半导体存储装置，其特征在于，
将上述第2磁电阻效应元件作为上述电阻元件使用时，通过改变构成上述第2磁电阻效应元件的一部分的非磁性层的膜厚，改变上述电阻元件的电阻值。
11、权利要求1记载的半导体存储装置，其特征在于，
将上述第2磁电阻效应元件作为上述电阻元件使用时，通过使构成上述第2磁电阻效应元件的一部分的第1和第2磁性层的磁化方向为平行或反平行，改变上述电阻元件的电阻值。
12、权利要求1记载的半导体存储装置，其特征在于，
将上述第2磁电阻效应元件作为上述接点使用时，还具有：
与上述第4布线离开配置的第8布线；和
在上述第8布线和上述第4布线间形成的绝缘膜，
由上述绝缘膜、上述第4布线、上述第8布线形成电容器。
13、权利要求1记载的半导体存储装置，其特征在于，
上述第1磁电阻效应元件和上述第2磁电阻效应元件在同一阶层形成。
14、权利要求1记载的半导体存储装置，其特征在于，
上述第2布线和上述第5布线在同一阶层形成，
上述第3布线和上述第4布线在同一阶层形成。
15、权利要求1记载的半导体存储装置，其特征在于，
上述第1和第2磁电阻效应元件是TMR元件或GMR元件。
16、权利要求1记载的半导体存储装置，其特征在于，
上述第1和第2磁电阻效应元件是TMR元件，
上述TMR元件是包含1层隧道接合层的1重隧道接合构造，或包含2层隧道接合层的2重隧道接合构造。
17、权利要求3记载的半导体存储装置，其特征在于，
通过在上述第1布线和上述第2或第3布线中的一个中流过电流，向上述多个第1磁电阻效应元件中的任意的第1磁电阻效应元件写入第1或第2状态。
18、权利要求17记载的半导体存储装置，其特征在于，
在上述多个第1磁电阻效应元件中流过第1电流，并存储该第1电流的第1电流值，
向上述任意第1磁电阻效应元件再次写入上述第1或第2状态后，在上述多个第1磁电阻效应元件中流过第2电流，并存储该第2电流的第2电流值，
通过比较上述第1电流值和上述第2电流值，判别写入上述任意第1磁电阻效应元件的上述第1或第2状态。
19、权利要求4记载的半导体存储装置，其特征在于，
通过在上述第1布线和上述第2布线中流过电流，向上述相互串联或并联连接的第1磁电阻效应元件中的任意的第1磁电阻效应元件写入第1或第2状态。
20、权利要求19记载的半导体存储装置，其特征在于，
在上述相互串联或并联连接的第1磁电阻效应元件中流过第1电流，并存储该第1电流的第1电流值，
向上述任意第1磁电阻效应元件再次写入上述第1或第2状态后，在上述相互串联或并联连接的第1磁电阻效应元件中流过第2电流，并存储该第2电流的第2电流值，
通过比较上述第1电流值和上述第2电流值，判别写入上述任意第1磁电阻效应元件的上述第1或第2状态。
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