CN1713400A - 自旋晶体管、可编程逻辑电路和磁存储器 - Google Patents

自旋晶体管、可编程逻辑电路和磁存储器 Download PDF

Info

Publication number
CN1713400A
CN1713400A CNA2005100781948A CN200510078194A CN1713400A CN 1713400 A CN1713400 A CN 1713400A CN A2005100781948 A CNA2005100781948 A CN A2005100781948A CN 200510078194 A CN200510078194 A CN 200510078194A CN 1713400 A CN1713400 A CN 1713400A
Authority
CN
China
Prior art keywords
conductive layer
layer
channel region
spin transistor
spin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100781948A
Other languages
English (en)
Other versions
CN100481518C (zh
Inventor
齐藤好昭
杉山英行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1713400A publication Critical patent/CN1713400A/zh
Application granted granted Critical
Publication of CN100481518C publication Critical patent/CN100481518C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66984—Devices using spin polarized carriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933—Spintronics or quantum computing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一种自旋晶体管，包括第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；第二导电层，该第二导电层由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行。该自旋晶体管还包括沟道区，该沟道区位于第一导电层和第二导电层之间，并且在第一导电层和第二导电层之间引入电子自旋；栅电极，该栅电极位于沟道区之上；以及隧道势垒膜，该隧道势垒膜位于沟道区和第一导电层及第二导电层中的二者至少一个之间。

Description

自旋晶体管、可编程逻辑电路和磁存储器
技术领域
本发明涉及一种具有MOS结构的自旋晶体管、包含该自旋晶体管的可编程逻辑电路以及利用隧道磁阻效应(tunnel magnetoresistiveeffect)的磁存储器，并且尤其涉及一种具有放大效应的自旋晶体管以及一种可以通过水平面方向上的自旋注入(spin injection)来控制记录状态的磁存储器。
背景技术
近年来，已经广泛地开发和研究了利用电子自旋自由度的自旋电子器件。而且，正在越来越多的开展关于隧道磁阻效应(TMR)应用于磁随机存取存储器(MRAM)、读出磁头(magnetic reproducinghead)等的研究。尤其是，具有结合的半导体和磁体的自旋晶体管已经引起了人们的关注。
这种自旋晶体管的典型例子包括扩散型自旋晶体管(MarkJohnson型；公布于M.Johnson et al.，Phys.Rev.B37,5326,(1988))、Supriyo-Datta 自旋晶体管(自旋轨道控制型；公布于D.Datta et al.，Appl.Phys.lett.56,665(1990))、自旋阀晶体管(公布于D.J.Monsma etal.，Phys.Rev.Lett.74,5260(1995)和K.Mizushima et al.，Phys.Rev.B58,4660(1998))、单电子自旋晶体管(公布于K.Ono et al.，J.Phys.Soc.Jpn 66,1261(1997)),以及谐振自旋晶体管(公布于N.Akibaet al.，Physica B256-258,561(1998))。
而且，已经开发出一种具有MOS结构的自旋晶体管，该MOS结构具有由磁性材料制成的源极和漏极，并且在沟道和漏极之间具有点接触(公布于日本专利申请特开平No.2003-92412)。这种点接触具有这样的尺寸，使得引起自旋极化电子的量子效应，并且该点接触具有比沟道电阻更高的电阻。沟道和漏极之间的界面电阻是确定漏电流的磁化依赖性的主要因素。因此，采用这种自旋晶体管，可以获得更高的磁-阻比率(MR比率)。
而且，已经开发出一种可编程逻辑电路，在该电路中组合MRAM和MOSFET以形成例如“与”门和“或”门的基本逻辑门。在这种可编程逻辑电路中，改变MRAM的存储状态以导通或者关断这些逻辑门。
然而，上述自旋晶体管中的任何一种都不具有放大功能，并且在晶体管的功能中只保持开关功能。
公布于JP-A No.2003-92412的自旋晶体管由于点接触的电阻增加而具有器件响应速度下降的问题。在对具有点接触的自旋晶体管开展的实验的报道当中，存在着得到高MR比率的案例，也存在没有得到高MR比率的案例。难以将这种自旋晶体管应用于包括大量器件的逻辑电路中。
在自旋晶体管不具有点接触的情况下，通过采用本征半导体作为半导体衬底，并且采用磁性半导体作为将要形成源极和漏极的磁体，可以实现高的MR比率。更具体而言，在沟道和源极及漏极之间的界面处形成肖特基势垒，并且经由该肖特基势垒进行自旋注入。通过用例如Mn的磁性材料来替换部分半导体本体的原子，可以获得磁性半导体。然而，在目前磁性半导体在室温下还不能表现出可取的角度比(angle ratio)，因此到目前为止，磁性半导体在低温下仅仅具有有限的可操作性。
此外，当结合MRAM和MOSFET形成可编程逻辑电路时，用磁性层形成的MRAM和用半导体层形成的MOSFET之间的布线结构变得复杂化。
发明内容
根据本发明的一个方面，一种自旋晶体管包括第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；第二导电层，该第二导电层由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；沟道区，该沟道区位于第一导电层和第二导电层之间，并且在第一导电层和第二导电层之间引入电子自旋；栅电极，该栅电极位于沟道区之上；以及隧道势垒膜，该隧道势垒膜位于沟道区和第一导电层和第二导电层中的至少一个之间。
根据本发明的另一个方面，一种自旋晶体管包括第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；第二导电层，该第二导电层由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；沟道区，该沟道区位于第一导电层和第二导电层之间，并且在第一导电层和第二导电层之间引入电子自旋；栅电极，该栅电极位于沟道区之上；第一多层膜，该第一多层膜位于第二导电层上；以及第二多层膜，该第二多层膜位于第二导电层上，并且离第一多层膜有一定的距离。第一多层膜包括位于第二导电层上的第一非磁性层，以及位于第一非磁性层上并且在第三方向上磁化的第一磁性层。第二多层膜包括位于第二导电层上的第二非磁性层，以及位于第二非磁性层上并且在第四方向上磁化的第二磁性层。用经由第二导电层在第一多层膜和第二多层膜之间流动的电流的方向来控制第二导电层的磁化方向。
根据本发明的再一个方面，一种可编程逻辑电路包括第一自旋晶体管和第二自旋晶体管。第一自旋晶体管包括第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；第二导电层，该第二导电层由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；第一沟道区，该第一沟道区位于第一导电层和第二导电层之间，并且在第一导电层和第二导电层之间引入电子自旋；第一栅电极，该第一栅电极位于第一沟道区之上；第一浮栅，该第一浮栅位于第一沟道区和第一栅电极之间；以及第一隧道势垒膜，该第一隧道势垒膜位于第一沟道区和第一导电层和第二导电层中的至少一个之间。第二自旋晶体管包括第三导电层，该第三导电层由在第三方向上磁化的铁磁材料制成，电连接到第一导电层和第二导电层之一，并且用作源极和漏极之一；第四导电层，该第四导电层由在第三方向和第四方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中另一个，所述第四方向与所述第三方向反平行；第二沟道区，该第二沟道区位于第三导电层和第四导电层之间，并且在第三导电层和第四导电层之间引入电子自旋；第二栅电极，该第二栅电极位于第二沟道区之上；第二浮栅，该第二浮栅位于第二沟道区和第二栅电极之间，并且电连接到第一浮栅；以及第二隧道势垒膜，该第二隧道势垒膜位于第二沟道区和第三导电层和第四导电层中的至少一个之间。第一栅电极电连接到第一输入端子。第二栅电极电连接到第二输入端子。第三导电层电连接到输出端子。可编程逻辑电路至少包括一个逻辑电路，根据第二导电层和第四导电层的磁化方向，所述逻辑电路用作“与”电路或者“或”电路。
根据本发明的再一个方面，一种可编程逻辑电路包括第一自旋晶体管和第二自旋晶体管。第一自旋晶体管包括第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；第二导电层，该第二导电层由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；第一沟道区，该第一沟道区位于第一导电层和第二导电层之间，并且在第一导电层和第二导电层之间引入电子自旋；第一栅电极，该第一栅电极位于第一沟道区之上；第一浮栅，该第一浮栅位于第一沟道区和第一栅电极之间；以及第一隧道势垒膜，该第一隧道势垒膜位于第一沟道区和第一导电层和第二导电层中的至少一个之间。第二自旋晶体管包括第三导电层，该第三导电层由在第三方向上磁化的铁磁材料制成，电连接到第一导电层和第二导电层之一，并且用作源极和漏极之一；第四导电层，该第四导电层由在第三方向和第四方向中的一个方向上磁化的铁磁材料制成，电连接到第一导电层和第二导电层之一，并且用作源极和漏极中另一个，所述第四方向与所述第三方向反平行；第二沟道区，该第二沟道区位于第三导电层和第四导电层之间，并且在第三导电层和第四导电层之间引入电子自旋；第二栅电极，该第二栅电极位于第二沟道区之上；第二浮栅，该第二浮栅位于第二沟道区和第二栅电极之间，并且电连接到第一浮栅；以及第二隧道势垒膜，该第二隧道势垒膜位于第二沟道区和第三导电层和第四导电层中的至少一个之间。第一栅电极电连接到第一输入端子。第二栅电极电连接到第二输入端子。第四导电层电连接到输出端子。可编程逻辑电路至少包括一个逻辑电路，根据第二导电层和第四导电层的磁化方向，所述逻辑电路用作“与”电路或者“或”电路。
根据本发明的再一个方面，一种可编程逻辑电路包括由在第一方向上磁化的铁磁材料制成的磁固定层；由在第一方向和第二方向中的一个方向上磁化的铁磁材料制成磁记录层，该第二方向与第一方向反平行；第一多层膜，该第一多层膜位于磁记录层上；以及第二多层膜，该第二多层膜位于磁记录层上，并且离第一多层膜有一定的距离。第一多层膜包括位于磁记录层上的第一非磁性层，以及位于第一非磁性层上并且在第三方向上磁化的第一磁性层。第二多层膜包括位于磁记录层上的第二非磁性层，以及位于第二非磁性层上并且在第四方向上磁化的第二磁性层。用经由磁记录层在第一多层膜和第二多层膜之间流动的电流的方向来控制磁记录层的磁化方向。
附图说明
图1是根据本发明第一实施例的自旋晶体管的示意性截面图；
图2A是在第二导电层的磁化方向处于“平行”状态的情况下的自旋晶体管的示意性截面图；
图2B示出了在第二导电层的磁化方向处于“平行”状态的情况下自旋晶体管的能带；
图3A是在第二导电层的磁化方向处于“反平行”状态的情况下的自旋晶体管的示意性截面图；
图3B示出了在第二导电层的磁化方向处于“反平行”状态的情况下自旋晶体管的能带；
图4是根据第一实施例的自旋晶体管的另一个实例的示意性截面图；
图5是根据第一实施例的自旋晶体管的再一个实例的示意性截面图；
图6是根据第一实施例的自旋晶体管的又一个实例的示意性截面图；
图7是根据本发明第二实施例的自旋晶体管的示意性截面图；
图8A是根据本发明第三实施例的自旋晶体管的示意性截面图；
图8B是沿着图8A的线X-X截取的结构的截面图；
图9是示出根据第三实施例的自旋晶体管的漏电流特性的曲线；
图10是示出根据第三实施例的自旋晶体管的另一个实例的漏电流特性的曲线；
图11A是根据本发明第四实施例的自旋晶体管的示意性截面图；
图11B是图11A所示的自旋晶体管的平面图；
图12是根据第四实施例的自旋晶体管的另一个实例的示意性截面图；
图13A是根据第四实施例的自旋晶体管的再一个实例的示意性截面图；
图13B是图13A所示的自旋晶体管的平面图；
图14是根据第四实施例的自旋晶体管的又一个实例的示意性截面图；
图15A是根据本发明第五实施例的自旋晶体管的示意性截面图；
图15B是图15A所示的自旋晶体管的平面图；
图15C是沿着图15B的线X1-X1截取的该自旋晶体管的截面图；
图16是根据第五实施例的自旋晶体管的另一个实例的示意性截面图；
图17A是根据本发明第六实施例的自旋晶体管的示意性截面图；
图17B是图17A所示的自旋晶体管的平面图；
图18A示出了具有“反平行”状态的磁化方向的第二导电层的回流(reflux)磁畴；
图18B示出了具有“平行”状态的磁化方向的第二导电层的回流磁畴；
图19是根据第六实施例的自旋晶体管的另一个实例的示意性截面图；
图20是根据本发明第七实施例构成可编程逻辑电路的自旋晶体管的示意性截面图；
图21是用图20所示的自旋晶体管形成的可编程逻辑电路的实例；
图22示出了图21所示的可编程逻辑电路的示例版图；
图23是示出图21所示的可编程逻辑电路的输出特性的曲线；
图24A是在图21的可编程逻辑电路处于“平行”状态的情况下的真值表；
图24B是在图21的可编程逻辑电路处于“反平行”状态的情况下的真值表；
图25示出了用图20所示的自旋晶体管形成的可编程逻辑电路的另一个实例；
图26A是在图25的可编程逻辑电路处于“反平行”状态的情况下的真值表；
图26B是在图25的可编程逻辑电路处于“平行”状态的情况下的真值表；
图27A是示出了在制造根据本发明第八实施例的自旋晶体管的步骤中形成第一导电层掩埋区和第二导电层掩埋区的步骤的截面图；
图27B是示出了在制造根据第八实施例的自旋晶体管的步骤中形成隧道势垒膜的步骤的截面图；
图27C是示出了在制造根据第八实施例的自旋晶体管的步骤中形成第一导电层和第二导电层的步骤的截面图；
图28是根据本发明第九实施例的磁存储器的示意性截面图；
图29A示出了形成在磁记录层上的回流磁畴；
图29B示出了形成磁记录层上的回流磁畴的另一个实例；
图30示出了图28的磁存储器的一种改型；
图31示出了图30的磁存储器的一种改型；并且
图32示出了图28的磁存储器的另一种改型。
优选实施例
下面参照附图介绍根据本发明的自旋晶体管、磁存储器和可编程逻辑电路的实施例。应当注意附图仅仅是示意性的图示。因此，每个元件的厚度和宽度之间的关系，以及元件之间的尺寸比和实际的尺寸不一样。同样，即使在两幅或多幅图中示出了相同的结构，其尺寸及尺寸比也可能变化。
第一实施例
根据本发明第一实施例的自旋晶体管是具有MOS结构的晶体管，该MOS结构具有用磁性材料形成的源极和漏极。而且，这种自旋晶体管典型地具有形成在沟道和源极和/或漏极之间的隧道势垒膜。
图1是第一实施例的自旋晶体管的示意性截面图。图1中，自旋晶体管100包括半导体衬底10、形成在半导体衬底10上的第一导电层12和第二导电层14、形成在第一导电层12和半导体衬底10之间的隧道势垒膜11a、形成在第二导电层14和半导体衬底10之间的隧道势垒膜11b、形成在半导体衬底10的位于第一导电层12和第二导电层14之间的部分上的栅绝缘膜30、形成在栅绝缘膜30上的栅电极40、形成在第一导电层12上的反铁磁性层16、形成在反铁磁性层16上的电极20a、以及形成在第二导电层14上的电极20b。第一导电层12是用作MOS晶体管的源极或者漏极的层。第二导电层14是用作该MOS晶体管的源极和漏极中的另一个的层。除了使用铁磁体作为源极和漏极，并且形成隧道势垒膜11a和11b之外，这种自旋晶体管100具有与常规MOS晶体管相同的结构。相应地，半导体衬底10直接位于栅绝缘膜30下面、并且介于第一导电层12和第二导电层14之间的区域用作沟道。
半导体衬底10可以是由Si或Ge制成的本征半导体、由GaAs或ZnSe制成的化合物半导体、或者是对本征半导体或化合物半导体进行掺杂从而形成的高导电性半导体。第一导电层12是用作磁固定层的铁磁体，该磁固定层的磁性固定在预定方向上。换句话说，第一导电层12中包含的大多数电子在预定的自旋方向上极化。图1中，第一导电层12的电子自旋方向是相对于纸面的正向。第一导电层12，例如，可以由铁磁薄膜形成，该铁磁薄膜由选自下列组中的至少一种材料制成：
i)NiFe合金、CoFe合金、或者CoFeNi合金；
ii)(Co、Fe、Ni)-(Si、B)基合金，或者(Co、Fe、Ni)-(Si、B)-(P、Al、Mo、Nb、Mn)基合金；
iii)非晶材料，例如Co-(Zr、Hf、Nb、Ta、Ti)膜；
iv)Co2(CrxFe1-x)Al基或者Co2MnAl、Co2MnSi基Heusler合金(半金属)；以及
v)稀释磁性半导体，例如SiMn或GeMn。
第一导电层12也可以由多层膜形成，该多层膜由选自上述组中的至少一种材料制成。
第一导电层12应当优选具有单向的各向异性。第一导电层12的厚度优选为0.1nm至100nm，更优选为0.4nm或更厚，这是防止超顺磁性的厚度。
反铁磁性层16是形成来牢固且稳定地固定第一导电层12的磁化的薄膜。反铁磁性层16例如可以由FeMn、PtMn、PtCrMn、NiMn、IrMn、NiO或者Fe2O3制成。
第二导电层14是用作磁记录层的铁磁体，并且其磁化方向随着磁场或者由外部引起的自旋注入而变化。更具体而言，可以控制第二导电层14的磁化方向，使其相对于第一导电层12的磁化方向“平行”或者“反平行”。这里，“与一种磁化方向平行”意味着两个磁化方向基本相同，而“与一种磁化方向反平行”意味着两个磁化方向基本上彼此相反。在下面的说明中，将会按照这种定义来使用“平行”与“反平行”。图1中，第二导电层14的磁化相对于纸平面为正向或反向。与第一导电层12相同，第二导电层14可以由铁磁薄膜形成。而且，第二导电层14应当优选具有单轴各向异性，并且具有与第一导电层12相同的厚度。作为第二导电层14，可以采用由软磁层和铁磁层构成的双层结构，或者由铁磁层、软磁层和铁磁层构成的三层结构。
可以将非磁性元素例如Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Ru、Re、Os、Nb，或者B添加到形成第一导电层12和第二导电层14的磁体中，以便控制包括磁特性、结晶特性、机械特性和化学特性的各种性质。
隧道势垒膜11a和11b可以由例如Si、Ge、Al、Ga、Mg、Ti或者Ta的氧化物或氮化物形成。栅绝缘膜30可以由与常规MOS晶体管的栅绝缘膜相同的材料形成，例如SiO2。
栅电极40、电极20a和电极20b可以由常规MOS晶体管中使用的电极材料形成。栅电极40例如可以由多晶硅制成。电极20a和20b，以及栅延长电极(未示出)例如可以由铝或者多晶硅制成。
图2A示意性地示出了当第二导电层14的磁化方向与第一导电层12的磁化方向“平行”时的自旋晶体管100。图2B示出了这种情况下第一导电层12、第二导电层14以及隧道势垒膜11a和11b的能带。在图2B所示的情况下，第一导电层12和第二导电层14由例如Heusler合金的半金属制成。
在相同磁化方向的两个区域之间，在与磁化方向相同的方向上极化的电子自旋容易地流动。因此，当两个磁化方向彼此“平行”时，自旋晶体管100具有与常规MOS晶体管相同的开关功能。因此，调节将要施加到栅电极40上的电压，以控制电极20a和电极20b之间的传导。
更具体而言，施加在电极20a和电极20b之间的电压激发处于导带的第一导电层12的电子。所述电子穿透隧道势垒膜11a的能带势垒，并且经由下降到栅电压的沟道区的导带以及隧道势垒膜11b的能带势垒到达第二导电层14的导带。当这两个磁化方向彼此“平行”时，就上旋电子和下旋电子而言，第一导电层12的能带结构与第二导电层14的能带结构相同，如图2B所示。上旋电子移动到上旋能带，而下旋电子移动到下旋能带。因此，被激发的电子可以容易地从第一导电层12移动到第二导电层14。
图3A示意性地示出了当第二导电层14的磁化方向与第一导电层12的磁化方向“反平行”时的自旋晶体管100。图3B示出了这种情况下第一导电层12、第二导电层14以及隧道势垒膜11a和11b的能带。在图3B所示的情况下，第一导电层12和第二导电层14由半金属制成。
在不同磁化方向的两个区域之间，在一个磁化方向区域中极化的电子自旋很难在另一个磁化方向区域流动。因此，当两个磁化方向彼此“反平行”时，自旋晶体管100等效于处于OFF状态的MOS晶体管。即使向栅电极40施加高于阈值的电压，电流也很难在电极20a和电极20b之间流动。
当两个磁化方向彼此“反平行”时，就上旋电子和下旋电子而言，第一导电层12的能带结构和第二导电层14的能带结构不相同。因此，受激发的电子难以从第一导电层12移动到第二导电层14。
在电极20a和电极20b之间施加高于阈值的栅电压的情况下，通过测量电极20a和电极20b之间流动的电流，可以确定第二导电层14的磁化方向是“平行”还是“反平行”于第一导电层12的磁化方向。这意味着自旋晶体管100具有存储功能。特别是，除非通过电流磁场或自旋注入向其施加外部能量，否则第二导电层14将保持其磁化方向。因此，实现了非易失性存储功能。
自旋晶体管100同样具有与常规MOS晶体管相同的放大功能。当施加高于阈值的栅电压时，位于沟道区中的半导体的价带的带边抬升(同时导带的带边相应降低)。于是通过第一导电层12注入到沟道中的电子易于经由沟道移动到第二导电层14。换句话说，沟道区中电子的渗透率，或者可以渗透通过该沟道区的电子量取决于栅电压。这意味着可以通过调节栅电压来放大第一导电层12和第二导电层14之间流动的电流。
在常规MOS型自旋晶体管中，采用本征半导体作为半导体衬底，以形成肖特基势垒。然而在自旋晶体管100中，形成隧道势垒来取代肖特基势垒。相应地，可以采用化合物半导体或者掺杂的半导体来作为半导体衬底。这使得自旋晶体管100在材料方面具有高度的选择性。
如上所述，采用第一实施例的自旋晶体管100，第一导电层12和第二导电层14形成了由磁体或磁性半导体形成的MOS晶体管。而且，在第一导电层12和第二导电层14之间形成隧道势垒膜11a和11b。因此，除了常规MOS晶体管的开关功能和放大功能之外，通过调节第二导电层14中的磁化方向还可以提供存储功能。
即使仅仅在第一导电层12和沟道之间或者在第二导电层14和沟道之间形成隧道势垒膜，也可以实现上述效果。
图1中，在栅绝缘膜30和栅电极40的侧面上没有任何东西形成。然而，如同在图4所示的自旋晶体管100’中那样，也可以在栅绝缘膜30和栅电极40的侧面上形成绝缘膜42a和42b。例如，通过进行CVD(化学汽相淀积)或溅射，接着进行选择性刻蚀，例如RIE(反应离子刻蚀)来形成绝缘膜42a和42b。
在图1所示的结构中，第一导电层12和第二导电层14掩埋在半导体衬底10中。然而，这些导电层还可以形成在半导体衬底的主面上，如图5所示(下文中，这种类型的结构将称作表面叠置MOS结构)。在图5所示的自旋晶体管1100中，隧道势垒膜11a和11b形成在半导体衬底1110的表面上。第一导电层12形成在隧道势垒膜11a上，而第二导电层14形成在隧道势垒膜11b上。图5中，与图1所示的结构相同的元件用与图1中所示相同的附图标记来表示。直接在栅绝缘膜30下面形成沟道。以这种方式，即使采用表面叠置MOS结构的自旋晶体管，在该结构中第一导电层12和第二导电层14形成在半导体衬底1110的主面上，也可以实现图1所示的结构的效果。此外，如同在图6所示的自旋晶体管1100’中那样，还可以分别在第一导电层12和栅绝缘膜30及栅电极40的侧面之间，以及在第二导电层14和栅绝缘膜30及栅电极40的侧面之间形成绝缘膜42a和42b。
第二实施例
根据本发明第二实施例的自旋晶体管典型地具有这样一种结构，该结构利用电流磁场以便控制图1所示的第二导电层14的磁化方向。图7是根据第二实施例的自旋晶体管的示意性截面图。这种自旋晶体管110具有覆盖反铁磁性层16、栅电极40、半导体衬底层10的上表面以及栅绝缘膜30的侧面的绝缘膜60。该自旋晶体管110与图1所示的自旋晶体管100的不同之处在于在绝缘层60上形成第一字线111a，设置半导体衬底层10和氧化硅层50，以形成SOI(绝缘层上硅)衬底的一部分，并且在氧化硅层50中形成第二字线111b。虽然在图7中未示出，在氧化硅层50下面形成由例如Si的材料制成的支撑衬底。
第一字线111a和第二字线111b夹着第二导电层14并且基本上相互垂直。第一字线111a和第二字线111b例如由Al或Cu制成。在如图7所示的结构中，第一字线111a在与第一导电层12和第二导电层14相交的方向上延伸，而第二字线111b沿着第二导电层14延伸。
向第一字线111a和第二字线111b中的每一个施加电流脉冲，以便在由第一字线111a和第二字线111b夹置的区域中，即在第二导电层14所处的区域中产生合成磁场。可以通过调节该电流脉冲的方向来控制合成磁场的方向。如此一来，可以控制第二导电层14的磁化方向。
因此，采用根据第二实施例的自旋晶体管110，可以通过调节电流磁场来控制与根据第一实施例的自旋晶体管100的第二导电层14相同的第二导电层14的磁化方向。
电流磁场控制原理也可以应用于图5所示的表面叠置MOS型自旋晶体管。
第三实施例
除了在第一字线和/或第二字线的一部分表面上形成磁覆盖层之外，根据本发明第三实施例的自旋晶体管与根据第二实施例的自旋晶体管相同。磁覆盖层由磁性材料制成。图8A是根据第三实施例的自旋晶体管的示意性截面图。这种自旋晶体管120与图7所示的结构的不同之处在于，在形成在绝缘层60上的第一字线121a的上表面和侧面上形成磁覆盖层(轭yoke)122a，并且在形成在氧化硅层50内的第二字线121b的下表面和侧面上形成磁覆盖层(轭)122b。磁覆盖层122a和122b例如由透磁合金制成。图8B是沿着图8A的线X-X截取的截面图。如图8A和8B所示，磁覆盖层122a和122b中的每一个的截面都具有U形形状。在第一字线121a和第二字线121b的表面当中，在面向第二导电层14的表面上不形成磁覆盖层122a和122b。
采用根据第三实施例的自旋晶体管120，形成在第一字线121a和第二字线121b上的磁覆盖层122a和122b向第二导电层14局部地提供电流磁场。换句话说，可以使控制第二导电层14的磁化方向所需的电流脉冲更小。因此，可以防止由于电流脉冲增加所带来的问题，例如EM(电迁移)和电流脉冲产生电路面积的增加。
图9是示出根据第三实施例的自旋晶体管的漏电流特性的曲线。绘制该曲线所用的自旋晶体管的第一导电层12是(Co90Fe10)85B15/PtMn/Ta/多晶硅的铁磁多层膜，而第二导电层14是(Co90Fe10)85B15/Ta/多晶硅的铁磁多层膜。图9中，实线表示第二导电层14的磁化方向“平行”于第一导电层12的磁化方向的情况。虚线表示第二导电层14的磁化方向“反平行”于第一导电层12的磁化方向的情况。图9所示的曲线示出了这两个磁化方向彼此“平行”或“反平行”，并且栅电压Vg分别为0.2V、0.6V、0.9V和1.4V的情况。从图9可以看出，在这两个磁化方向彼此“平行”的情况下，通过施加比这两个磁化方向彼此“反平行”的情况下施加的源漏电压更低的源漏电压就可以获得足够的漏电流。简而言之，“平行”状态和“反平行”状态表现出不同的电流特性，并因此实现了存储功能。而且，随着栅电压增加，漏电流也增加。这意味着自旋晶体管120具有放大功能。
图10是示出根据第三实施例的自旋晶体管的另一个实例的漏电流特性的曲线。绘制该曲线所用的自旋晶体管的第一导电层12和第二导电层14是由作为半金属材料的Co2MnAl制成的多层膜。更具体而言，第一导电层12是Co2MnAl/(Co90Fe10)85B15/PtMn/Ta/多晶硅的铁磁多层膜，而第二导电层14是Co2MnAl/(Co90Fe10)85B15/Cu/(Co90Fe10)85B15/PtMn/Ta/多晶硅的铁磁多层膜。图10所示的曲线示出了这两个磁化方向彼此“平行”或“反平行”，并且栅电压Vg分别为0.4V、0.8V、1.2V和1.5V的情况。图10中，示出了与图9所示相同的漏电流特性。然而，从图10可以看出，在这两个磁化方向彼此“反平行”的情况下，获得了足够的漏电流。因此，需要施加比图9所示的情况下的源漏电压更高的源漏电压。这意味着第一导电层12和第二导电层14由半金属材料制成，从而获得了更高的MR比。
第四实施例
除了通过自旋注入来控制第二导电层14的磁化方向以外，根据本发明第四实施例的自旋晶体管在特征上与根据第一实施例的自旋晶体管相同。图11A是根据第四实施例的自旋晶体管的示意性截面图。图11B是图11A所示的自旋晶体管的平面图。这种自旋晶体管130与图1的自旋晶体管100的不同之处在于第一多层膜和第二多层膜形成为彼此相距预定距离。
如图11A所示，在第二导电层14上，自旋晶体管130具有依次层叠的非磁性层131a和磁固定层132a来作为第一多层膜。在第二导电层14上，自旋晶体管130还具有依次层叠的非磁性层131b和磁固定层132b来作为第二多层膜。特别是，第一多层膜和第二多层膜在第二导电层14的纵向上延伸，并且彼此平行走向。相应地，第一多层膜和第二多层膜之间的间隙同样在第二导电层14的纵向上延伸。磁固定层132a和132b具有彼此“反平行”的磁化方向，并且由与第一导电层12相同的磁性材料制成。非磁性层131a和131b例如可以由Ag、Cu、Au、Al、Ru、Os、Re、Si、Bi、Ta、B、C、Pd、Pt、Zr、Ir、W、Mo或Nb，或者这些材料中任何一种的合金制成。
而且，在磁固定层132a上形成电极133a，并且在磁固定层132b上形成电极133b。电极133a和133b例如由铝或多晶硅制成。
通过在电极133a和电极133b之间施加电流来对第二导电层14进行自旋注入。下面将介绍通过自旋注入对磁化方向进行的控制。这里，磁固定层132a的磁化方向与第一导电层12的磁化方向“反平行”，而磁固定层132b的磁化方向与第一导电层12的磁化方向“平行”，如图11A所示。
首先，介绍其中第二导电层14的磁化方向“平行”于第一导电层12的磁化方向的情况。接着进行自旋注入，以使第二导电层14的磁化方向从“平行”方向反转到“反平行”方向。通过施加从电极133b到电极133a的电流来进行这种磁性反转。就电子移动而样，磁固定层132a中在“反平行”方向上极化的电子自旋(下文中称作“反平行自旋”)经由非磁性层131a注入到第二导电层14。第二导电层14中在“平行”方向上极化的电子自旋(下文中称作“平行自旋”)受到注入的反平行自旋的扭矩的作用，从而自旋方向反转到反平行方向。通过注入到达磁固定层132b的反平行自旋在那里被反射，因为磁固定层132b的磁化方向为“平行”方向。反射的反平行自旋向第二导电层14中的平行自旋施以扭矩，从而将“平行”自旋的自旋方向反转到“反平行”方向。因此，可以将第二导电层14的磁化方向从“平行”方向反转到“反平行”方向。
在“平行”到“反平行”的操作中所需的电流Ic AP可以表示为：
Ic AP＝e·α·M·At[H+Hk+2πM]/(h·g(0))
其中α表示吉尔伯特阻尼参数，M表示磁化，At表示第二导电层14的体积，H表示磁场，Hk表示各向异性常数，并且h表示Planck常数。g(0)的通式g(π)表示磁固定层132a和非磁性层131a之间的界面处，以及磁固定层132b和非磁性层131b之间的界面处的自旋相关性。这可以表示为：
g(θ)＝1/[-4+(1+p)3·(3+cosθ)/4p3/2]
其中p表示自旋极化率。
接着，介绍其中第二导电层14的磁化方向“反平行”于第一导电层12的磁化方向的情况。这时进行自旋注入，以使第二导电层14的磁化方向从“反平行”方向反转到“平行”方向。通过施加从电极133a到电极133b的电流来进行这种磁性反转，这与上述“平行”到“反平行”中的过程相反。就电子移动而言，磁固定层132b中的平行自旋经由非磁性层131b注入到第二导电层14。除了自旋方向不同之外，这个反转过程与上述“平行”到“反平行”操作中的相应过程相同。
在“反平行”到“平行”的操作中所需的电流Ic P可以表示为：
Ic P＝e·α·M·At[H-Hk-2πM]/(h·g(π))
由于g(π)大于g(0)，因此电流Ic P通常小于电流Ic AP。
图11A和11B所示的磁化方向控制结构可以应用于上述表面叠置MOS结构，如图12所示。图12所示的自旋晶体管1130具有分别形成在隧道势垒膜11a和11b上的第一导电层12和第二导电层14，所述隧道势垒膜11a和11b形成在半导体衬底1110上。此外，图11A和11B所示的第一多层膜(非磁性层131a和磁固定层132a)以及第二多层膜(非磁性层131b和磁固定层132b)形成在第二导电层14上。
虽然在图11A和11B中，第一多层膜和第二多层膜彼此平行地在第二导电层14的纵向上延伸，但是也可以将该布置旋转90度，并且使得在第一多层膜的顶端和第二多层膜的顶端之间留有间隙。图13A是第四实施例这种形式的自旋晶体管的示意性截面图。图13B是图13A所示的自旋晶体管的平面图。图13A所示的自旋晶体管140在第二导电层14的表面上具有依次层叠的非磁性层141a和磁固定层142a来作为第一多层膜。自旋晶体管140在第二导电层14的表面上还具有依次层叠的非磁性层(未示出)和磁固定层142b来作为第二多层膜。特别是，第一多层膜和第二多层膜按照这种方式来布置，即所述两个多层膜的顶端彼此面对，并且在顶端之间形成间隙。磁固定层142a和142b由与图11A所示的磁固定层132a和132b相同的材料制成。非磁性层141a和141b同样由与图11A所示的非磁性层131a和131b相同的材料制成。在磁固定层142a上形成电极143a，而在磁固定层142b上形成电极143b。这些电极143a和143b同样由与图11A所示的电极133a和133b相同的材料制成。
图13A和13B所示的磁化方向控制结构可以应用于上述表面叠置MOS结构，如图14所示。图14所示的自旋晶体管1140具有分别形成在隧道势垒膜11a和11b上的第一导电层12和第二导电层14，所述隧道势垒膜11a和11b形成在半导体衬底1110上。此外，图13A和13B所示的第一多层膜(非磁性层141a和磁固定层142a)以及第二多层膜(非磁性层和磁固定层142b)形成在第二导电层14上。
如上所述，在第四实施例的任意自旋晶体管130、1130、140、1140中，可以通过自旋注入来控制第二导电层14的磁化方向。在第二和第三实施例中所述的任何结构中由电流磁场产生的合成磁场占据了三维空间，而与自旋晶体管的层结构无关。这可能会负面地影响除第二导电层14之外的其他元件。同样，除了MOS结构占据的空间之外，还必须为字线提供空间。在第四实施例的任意自旋晶体管中，改善了由产生电流磁场的结构带来的那些问题。此外，在第二导电层14的平面方向上进行自旋注入。因此，为了控制磁化方向而注入的电子自旋不会流过隧道势垒膜11a和11b。因此，可以防止隧道势垒膜11a和11b被破坏。
在图11A所示的结构中，可以在磁固定层132a和电极133a之间，并且也可以在磁固定层132b和电极133b之间形成反铁磁性层，该反铁磁性层由与反铁磁性层16相同的材料制成。采用这种布置，可以牢固且稳定地保持磁固定层132a和磁固定层132b的磁化。图12、13A和14所示的自旋晶体管中的每一个也是如此。
作为第四实施例的特征的自旋注入结构可以应用于不包含隧道势垒膜11a和11b的结构。换句话说，在MOS型自旋晶体管中同样可以通过自旋注入来控制第二导电层14的磁化方向，在所述MOS型自旋晶体管中，在沟道和第一及第二导电层12和14之间产生肖特基势垒。
第五实施例
除了至少一个磁性多层膜的磁固定层具有磁性层、非磁性层和另一个磁性层的三层结构之外，根据本发明第五实施例的自旋晶体管与根据第四实施例的自旋晶体管相同。
图15A是根据第五实施例的自旋晶体管的示意性截面图。图15B是图15A所示的自旋晶体管的平面图。图15C是沿着图15B的线X1-X1截取的自旋晶体管的截面图。图15A所示的自旋晶体管150与图13A所示的自旋晶体管140的不同之处在于非磁性层151a、磁性层152a、非磁层153a和磁性层154a以此顺序层叠在第二导电层14的表面上作为第一多层膜，并且非磁性层152b和磁性层153b以此顺序层叠在第二导电层14的表面上作为第二多层膜。磁性层152a的磁化方向和磁性层153b的磁化方向彼此“反平行”，而磁性层154a的磁化方向和磁性层153b的磁化方向彼此“平行”。更具体而言，第一多层膜的这两个磁性层152a和154a具有不同的磁化方向。
磁性层152a、154a和153b由与第四实施例中所述的磁固定层相同的材料制成。非磁性层151a、153a和152b同样由与第四实施例中所述的非磁性层相同的材料制成。在磁性层154a上形成电极155a，而在磁性层153b上形成电极154b。这些电极155a和154b同样由与上述电极相同的材料制成。
与磁性层152a、非磁性层153a和磁性层154a的组合类似，一个非磁性层由不同磁化方向的两个磁性层夹置，从而在这两个磁性层之间引起反铁磁相互作用，并且更加牢固且稳定地保持所述磁性层的磁化方向。因此，这种三层结构可以提供与形成在第一导电层12上的反铁磁层16相同的功能。紧邻这种三层结构设置一个反铁磁层将会更为有效。还可以调节由一个磁性层、一个非磁性层和一个磁性层形成的磁固定层的这两个磁性层的膜厚，以便任意地设置作为磁记录层的第二导电层14的磁化改变。将要利用这种三层结构进行的磁固定可以减小来自于磁性层的杂散场(stray field)。
可以用包含磁性层、非磁性层和磁性层的三层结构来形成第二多层膜。在这种情况下，第一多层膜或者第二多层膜形成为多层结构，该多层结构是通过叠置奇数个非磁性层和磁性层的组合层来形成的。这里，第一多层膜和第二多层膜中的另外一个必须是通过叠置偶数个非磁性层和磁性层的组合层来形成的多层结构。
借助于三层结构的磁化固定也可以应用于作为磁固定层的第一导电层12。更具体而言，形成有第一导电层12和反铁磁性层16的结构可以用包含磁性层、非磁性层和磁性层的三层结构来形成。此外，可以紧邻三层结构设置反铁磁性层16。
图15A至15C所示的磁化方向控制结构可以应用于上述表面叠置MOS结构，如图16所示。图16所示的自旋晶体管1150具有分别形成在隧道势垒膜11a和11b上的第一导电层12和第二导电层14，所述隧道势垒膜11a和11b形成在半导体衬底1110上。此外，图13A和13B所示的第一多层膜(非磁性层151a、磁性层152a、非磁性层153a和磁性层154a)以及第二多层膜(非磁性层152b和磁固定层153b)形成在第二导电层14上。
如上所述，在根据第五实施例的自旋晶体管150和1150的任意一个当中，用于对第二导电层14进行自旋注入的磁固定层形成有包含磁性层、非磁性层和磁性层的三层结构。利用这种三层结构，可以更加牢固且稳定地保持磁固定层的磁化。
第六实施例
除了第一多层膜的磁固定层的磁化方向与第二多层膜的磁固定层的磁化方向相同之外，根据本发明第六实施例的自旋晶体管与根据第四实施例的自旋晶体管相同。特别是，根据本实施例的自旋晶体管在特征上具有在第二导电层14中通过自旋注入生成的回流磁畴。图17A是根据第六实施例的自旋晶体管的示意性截面图。图17B是图17A所示的自旋晶体管的平面图。
自旋晶体管160在第二导电层14的表面上具有以此顺序叠置的非磁性层161a和磁固定层162a作为第一多层膜。这种自旋晶体管160在第二导电层14的表面上还具有以此顺序叠置的非磁性层161b和磁固定层162b作为第二多层膜。在磁固定层162a上形成电极163a，而在磁固定层162b上形成电极163b。除了磁固定层162a和162b的磁化方向相同之外，自旋晶体管160具有与图11A所示的自旋晶体管130相同的结构。同样，自旋晶体管160由与图11A所示的自旋晶体管130相同的材料制成。
以下，将要介绍通过自旋注入进行的磁化方向控制操作，尤其是产生回流磁畴的过程。在下面介绍的示例中，磁固定层162a和162b的磁化方向相对于第一导电层12的磁化方向是“平行”的。
首先，介绍其中第二导电层14的磁化方向相对于第一导电层12的磁化方向“反平行”的情况。更具体而言，在第二导电层14中产生回流磁畴，并且位于回流磁畴的沟道侧的磁畴或者直接位于非磁性层161a下面的磁畴(下文中将把该磁畴称作最近磁畴)的磁化方向处于“反平行”状态。同样，直接位于非磁性层161b下面的磁畴(下文中将把该磁畴称作远磁畴)的磁化方向处于“平行”状态。图18A示出了这种情况下的回流磁畴。在第二导电层14中形成回流磁畴的情况下，第二导电层14相对于第一导电层12为“反平行”或者“平行”。然而，漏电流的流动能力基本上由第一导电层12的磁化方向和第二导电层14的最近磁畴的磁化方向来确定。因此，第二导电层14的记录状态可以由最近磁畴的磁化方向来表示。
在图18A所示的情况中，通过自旋注入将最近磁畴的磁化方向反转到“平行”方向，并且将远磁畴的磁化方向反转到“反平行”方向。通过施加从电极163b到电极163a的电流来进行这种磁化反转。就电子移动而言，经由非磁性层161a将磁固定层162a中的平行自旋注入到第二导电层14。最近磁畴中的反平行自旋受到注入的平行自旋的扭矩的作用，并由此反转到平行自旋。注入的平行自旋经过最近磁畴和远磁畴，并且到达磁固定层162b。由于磁固定层162b的磁化方向为“平行”，因此平行自旋不被反射，并且容易流到电极163b。同时，在电极163a和电极163b之间施加电压，从而第二导电层14中的反平行自旋，以及所述平行自旋移动到磁固定层162b。由于磁固定层162b的磁化方向为“平行”，因此到达磁固定层162b的反平行自旋在那里被反射。反射的反平行自旋向远磁畴中的平行自旋施以扭矩，由此将该方向反转到“反平行”方向。因此，可以将最近磁畴的磁化方向反转到“平行”方向，并且可以将远磁畴的磁化方向反转到“反平行”方向。图18B示出了磁化反转之后的回流磁畴。从图18A和18B之间的比较可以看出，从磁固定层162a向第二导电层14的自旋注入可以将回流磁畴的磁化方向从顺时针方向反转到逆时针方向。
接着，介绍其中第二导电层14的磁化方向相对于第一导电层12的磁化方向为“平行”的情况。这种情况示于图18B中。通过施加从电极163a流动到电极163b的电流来进行这种磁化反转。就电子移动而言，磁固定层162b中的平行自旋经由非磁性层161b注入到第二导电层14。除了自旋方向相反之外，这种磁化反转与将该方向从“反平行”方向反转到“平行”方向的上述操作相同。
图18A和18B所示的磁化方向控制结构可以应用于上述表面叠置MOS结构，如图19所示。图19所示的自旋晶体管1160具有分别形成在隧道势垒膜11a和11b上的第一导电层12和第二导电层14，所述隧道势垒膜11a和11b形成在半导体衬底1110的表面上。此外，图17A和17B所示的第一多层膜(非磁性层161a和磁性层162a)以及第二多层膜(非磁性层161b和磁固定层162b)形成在第二导电层14上。
如上所述，在根据第六实施例的自旋晶体管160和1160中，在第二导电层14中通过自旋注入产生回流磁畴，并且控制该回流磁畴的磁化方向，以便调节第二导电层14的记录状态。尤其是，回流磁畴的有利之处在于它是热稳定的，并因此，可以消除当由磁性材料制成的第二导电层14的尺寸变小时引起的由于热涨落带来的自旋反转的问题。
只要布置在第二导电层14上的两个磁性层的磁化方向固定为彼此平行，就可以在根据第五实施例的图13-1和14所示的任何一个自旋晶体管中实现上述回流磁畴生成和磁化反转。
第七实施例
可以采用根据第一至第六实施例的任何一种自旋晶体管来构造一种可编程逻辑电路。图20是形成根据本发明第七实施例的可编程逻辑电路的自旋晶体管的示意性截面图。图20所示的自旋晶体管170与图1所示的自旋晶体管100的不同之处在于设置栅电极41和浮栅31来代替栅电极40和栅绝缘膜30。可以通过第二和第三实施例中所述的电流磁场或者通过第四到第六实施例中所述的自旋注入来控制第二导电层14的磁化方向。然而，在图20中没有示出磁化方向控制结构。
图21是用图20的自旋晶体管形成的可编程逻辑电路的一个实例。图21所示的可编程逻辑电路包括都具有图20所示结构的N型自旋晶体管MT1和P型自旋晶体管MT2。这些自旋晶体管MT1和MT2共用一个浮栅FG。更具体而言，图20所示的浮栅31电连接到相邻的自旋晶体管的浮栅。自旋晶体管MT1的漏极(或源极)连接到自旋晶体管MT2的源极(或漏极)。自旋晶体管MTl的源极(或漏极)连接到电源电压，并且自旋晶体管MT2的漏极(或源极)接地。在这种可编程逻辑电路中，自旋晶体管MT1和MT2中的每一个的栅极连接到输入端子，并且自旋晶体管MT1的漏极(即，自旋晶体管MT2的源极)连接到输出端子。
图22示出了图21所示的可编程逻辑电路的示例版图。图22中，N型扩散区1012a等效于第一导电层12，并且由其中扩散了N型杂质的例如SiMn或GeMn的稀释磁性半导体材料制成。这个N型扩散区1012a经由通孔和金属布线层连接到电源线VDD。N型扩散区1014a等效于第二导电层14，并且由其中扩散了N型杂质的半导体铁磁材料制成。这个N型扩散区1014a经由通孔和金属布线层连接到输出端子Y。同样，P型扩散区1012b等效于第一导电层12，并且由其中扩散了P型杂质的例如SiMn或GeMn的稀释磁性半导体材料制成。这个P型扩散区1012b经由通孔和金属布线层连接到地线GND。P型扩散区1014b等效于第二导电层14，并且由其中扩散了P型杂质的半导体铁磁材料制成。这个P型扩散区1014b经由通孔和金属布线层连接到输出端子Y。栅电极1041a和1041b等效于栅电极41，并且例如由多晶硅制成。栅电极1041a和1041b经由通孔和金属布线层分别连接到输入端子A和B。
图23是示出图21所示的可编程逻辑电路的输出特性的曲线，其示出了将要施加到浮栅FG的逻辑电平Vfg和逻辑输出Y之间的关系。当自旋晶体管MT1的逻辑输入为A，并且自旋晶体管MT2的逻辑输入为B时，则该关系可以表示为：
Vfg＝(A+B)/2
图23中，实线表示在自旋晶体管MT1和MT2中的每一个的第二导电层14的磁化方向处于“平行”状态的情况下的输出特性，而虚线表示在自旋晶体管MT1的第二导电层14的磁化方向处于“平行”状态，而自旋晶体管MT2的第二导电层14的磁化方向处于“反平行”状态的情况下的输出特性。如图23所示，根据自旋晶体管MT1和MT2中的每一个的第二导电层14的磁化方向，这种可编程逻辑电路的逻辑输出Y表现出不同的特性。更具体而言，在浮栅FG的逻辑电平Vfg为1/2的情况下，即，在仅仅逻辑输入A或逻辑输入B表示逻辑电平“1”的情况下，在“平行”状态，逻辑输出Y为“0”，而在“反平行”状态，逻辑输出Y为“1”。利用该特性，根据自旋晶体管MT1和MT2中每一个的记录状态，图21所示的可编程逻辑电路可以用作“与”电路或者“或”电路。
图24A是示出在图21所示的可编程逻辑电路中，自旋晶体管MT1和MT2中的每一个的第二导电层14的磁化方向，即，自旋方向“平行”于第一导电层12的磁化方向的情况下输入-输出关系的表格。从该表可以看出，输出Y和输入A及B之间的关系遵循“与”逻辑操作的真值表。这意味着图21所示的可编程逻辑电路和“与”电路的功能一样。
图24B是示出在图21所示的可编程逻辑电路中，自旋晶体管MT1的第二导电层14的磁化方向，即自旋方向“平行”于第一导电层12的磁化方向，并且自旋晶体管MT2的第二导电层14的磁化方向“反平行”于第一导电层12的磁化方向的情况下的输入-输出关系的表格。在这种情况下，自旋晶体管MT2处于高阻态。从该表可以看出，输出Y和输入A及B之间的关系遵循“或”逻辑操作的真值表。这意味着图21所示的可编程逻辑电路的功能与“或”电路相同。
即使图21所示的可编程逻辑电路具有这样一种电路结构，在该结构中自旋晶体管MT1的源极(或漏极)接地，自旋晶体管MT2的漏极(或源极)连接到电源电压，并且自旋晶体管MT1和自旋晶体管MT2之间的连接点连接到反相器，可编程逻辑电路也可以与上述相同的方式用作“与”电路或者“或”电路。图25示出了这样一种可编程逻辑电路。如图25所示，将输入B输入到栅极的P型自旋晶体管MT2的漏极(或源极)连接到电源电压，并且将输入A输入到栅极的N型自旋晶体管MT1的源极(或漏极)接地。自旋晶体管MT2的源极(或漏极)和自旋晶体管MT1的漏极(或源极)都连接到反相器INV的输入端子。从反相器INV的输出端子获得逻辑输出Y’。
图26A是示出在图25所示的可编程逻辑电路中，自旋晶体管MT1的第二导电层14的磁化方向，即自旋方向“反平行”于第一导电层12的磁化方向，并且自旋晶体管MT2的第二导电层14的磁化方向“平行”于第一导电层12的磁化方向的情况下输入-输出关系的表格。特别是，在这种情况下，自旋晶体管MT1处于高阻态。从该表可以看出，输出Y’和输入B及A之间的关系遵循“与”逻辑操作的真值表。这意味着图25所示的可编程逻辑电路的功能和“与”电路相同。
图26B是示出在图25所示的可编程逻辑电路中，自旋晶体管MT1和MT2中的每一个的第二导电层14的磁化方向，即，自旋方向“平行”于第一导电层12的磁化方向的情况下的输入-输出关系的表格。从该表可以看出，输出Y’和输入B及A之间的关系遵循“或”逻辑操作的真值表。这意味着图25所示的可编程逻辑电路的功能和“或”电路相同。
鉴于以上情况，采用图21或25所示的可编程逻辑电路，通过控制第二导电层14的磁化方向可以实现“与”电路或者“或”电路。由于“与”电路和“或”电路是基本电路，因此可以通过组合“与”电路和“或”电路来构造包括“与非”电路、“或非”电路和“异或”电路的各种逻辑电路。
在根据上述实施例的各个可编程逻辑电路的上述介绍中，已经通过源极和漏极之间的连接介绍了这两个自旋晶体管之间的连接。然而，如第一实施例的介绍中所述的，由于第一导电层12(即，磁固定层)和第二导电层14(即，磁记录层)可以用作源极和漏极，因此在两个自旋晶体管之间，两个磁固定层可以相互连接，或者两个磁记录层可以相互连接，或者磁固定层和磁记录层可以相互连接。采用这种简单的连接结构，可以提供具有优良特性的可编程逻辑电路。
图21或25中所示的自旋晶体管MT1和MT2之一可以用常规MOS晶体管来代替。例如，即使用具有浮栅的常规NMOS晶体管来代替图21中的自旋晶体管MT1，也可以得到与图23A和23B所示的真值表相同的结果。
如上所述，采用根据第七实施例的可编程逻辑电路，可以建立起根据第二导电层14的磁化方向而在“与”电路和“或”电路之间切换的逻辑电路。尤其是，构成该可编程逻辑电路的每一个自旋晶体管具有开关功能和非易失性存储功能。因此，可以消除常规可编程逻辑电路(具有由分立的器件形成的开关单元和存储功能单元)中器件之间布线复杂的问题。
第八实施例
下面作为本发明的第八实施例，将介绍制造根据第一实施例的自旋晶体管(与图1所示的自旋晶体管相同)的过程。图27A至27C是示出制造该自旋晶体管的过程的截面图。首先，在硅衬底181上形成用于限定器件区的场氧膜183a和183b。接着通过已知的光刻技术、已知的刻蚀技术和已知的膜成形技术形成第一导电层掩埋区191a、第二导电层掩埋区191b、栅绝缘膜186和栅电极187(图27A)。栅绝缘膜186和栅电极187由与第一实施例中采用的相同的材料制成。
通过溅射和等离子氧化，在场氧膜183a和183b、第一导电层掩埋区191a、第二导电层掩埋区191b、栅绝缘膜186和栅电极187的暴露出的表面上形成隧道势垒膜185a和185b(图27B)。暴露出栅电极187的部分表面，从而可以在暴露的表面上设置布线和连接。隧道势垒膜185a和185b同样由与第一实施例中相同的材料制成。然后通过溅射，分别在第一导电层掩埋区191a和第二导电层掩埋区191b上形成第一导电层182和第二导电层184(图27C)。这里，采用具有强方向性的溅射装置来进行所述溅射。通过采用不同的抗蚀剂掩膜，可以用彼此不同的材料来制成第一导电层182和第二导电层184。以这种方式，可以获得具有隧道势垒膜185a和185b的自旋晶体管180，所述隧道势垒膜185a和185b分别形成在第一导电层182和硅衬底181的沟道区之间，以及第二导电层184和硅衬底181的沟道区之间。
如上所述，通过根据第八实施例的制造方法，可以利用已知的半导体制造技术来容易地制造第一实施例的自旋晶体管。
第九实施例
根据第四至第六实施例的任何自旋晶体管的自旋注入结构作为提供例如MRAM的磁存储器的存储功能的结构是有利的。以下将介绍具有根据第六实施例的自旋晶体管的自旋注入结构的磁存储器，该磁存储器具有通过产生回流磁畴来切换存储保持状态和记录状态的功能。图28是根据第九实施例的磁存储器的示意性截面图。
在图28所示的磁存储器200中，就材料和功能而言，反铁磁性层285、磁固定层286、隧道势垒层287、磁记录层214、非磁性层261a、非磁性层261b、磁固定层262a、磁固定层262b、电极263a以及电极263b分别等效于图17A所示的反铁磁性层16、第一导电层12、隧道势垒膜11a(和11b)、第二导电层14、非磁性层161a、非磁性层161b、磁固定层162a、磁固定层162b、电极163a和电极163b。尤其是，非磁性层261a和磁固定层262a以此顺序层叠在磁记录层214的表面上作为第一多层膜，并且非磁性层261b和磁固定层262b以此顺序层叠在磁记录层214的表面上作为第二多层膜，如图17A所示的结构中那样。在图28所示的结构中，与图17A所示结构的沟道区相等效的部分是由与磁记录层214相同的材料制成的下磁记录层288。由于不需要在磁存储器200中形成沟道，因此下磁记录层288仅仅用作电子自旋注入的窗口。然而，这个注入窗口必须要仅仅直接位于在形成在磁记录层214的回流磁畴中与第六实施例中所述的最近磁畴等效的磁踌的下方。这是因为磁存储器的记录状态取决于生成的回流磁畴中的最近磁畴的磁化方向。还可以省去下磁记录层288。
上述叠置结构形成在基底电极层296上。更具体而言，在基底电极层296的表面上进一步形成导电层284。如图28所示，反铁磁性层285、磁固定层286、隧道势垒层287和下磁记录层288以此顺序层叠在导电层284上。在下磁记录层288上形成具有作为主要元件的磁记录层214的自旋注入结构。而且，在电极263a上形成电极延伸层264a，并且在电极延伸层264a上形成位线270。通过***位线270和基底电极层296之间的结构实现了磁存储器200的存储功能单元。
在基底电极层296之下，形成了读取存储功能单元的记录状态的选择性晶体管，并且选择性晶体管的源电极延伸层294电连接到基底电极层296。该选择性晶体管形成有半导体衬底290、形成在半导体衬底290上的源区292和漏区293，以及栅电极291。此外，在源区292上形成源电极延伸层294，并且在漏区293上形成漏电极延伸层295。在位线270和半导体衬底290之间的除上述叠置结构之外的区域用绝缘材料填充。
换句话说，磁存储器200具有上述存储功能单元来代替常规MRAM的单元中的TMR器件。因此，磁存储器200布置成阵列形式，以便构造存储单元阵列。
代替包括磁记录层214、下磁记录层288、隧道势垒层287和磁固定层286的结构，可以采用形成MRAM的TMR器件。在这种结构中，在TMR器件内产生回流磁畴。更具体而言，采用绝缘层(或介质层)来代替隧道势垒层287。这种绝缘层例如可以由Al2O3、SiO2、MgO、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3，或者AlNo制成。这些化合物在化学计量学上不需要具有精确的组分，并且可能具有缺陷即氧、氮或者氟过量和不足。这种绝缘膜(或介质层)的厚度应当优选如此薄，以使隧道电流可以流过该膜，并且更具体地，应当为10nm或更薄。
图29A和29B示出了将要形成在磁记录层214上的回流磁畴。以与第六实施例中所述的通过自旋注入进行磁性控制操作相同的方式，通过磁存储器200的磁记录层214上的自旋注入(图28中的点线所示)可以控制回流磁畴的磁化方向。通过在电极263a和263b之间施加电流来进行这种自旋注入。而且，与MRAM一样，通过在位线270和漏电极延伸层295之间流动的电流量(图28中的点划线所示)可以检测磁存储器200的记录状态。
图28中，基底电极层296和磁记录层214之间的层结构的宽度，即，导电层284、反铁磁性层285、磁固定层286、隧道势垒层287和下磁记录层288中每个层的宽度小于磁记录层214的宽度。然而，基底电极层296和磁记录层214之间的层结构的宽度可以与磁记录层214的宽度相同，如图30所示。在图30所示的磁存储器300中，导电层384、反铁磁性层385、磁固定层386和隧道势垒层387以此顺序形成在基底电极层396上。这些层中各层的宽度都与磁记录层214的宽度相同。
此外，在图30所示的结构中，可以在磁记录层214和隧道势垒层387之间布置一个自旋反射层。在图31所示的磁存储器400中，基底电极层496、导电层484、反铁磁性层485、磁固定层486和隧道势垒层487分别等效于图30所示的基底电极层396、导电层384、反铁磁性层385、磁固定层386和隧道势垒层387。在这种磁存储器400中，在磁记录层214和隧道势垒层487之间形成自旋反射层490。自旋反射层490是具有依次层叠的磁性层491和非磁性层492的多层膜。
作为自旋反射层490，可以采用下面材料组合中的一种。于是，在磁阻器件或磁存储器的磁记录层(自由层)214由含有Co的铁磁材料(金属、合金、化合物等)制成的情况下，优选使用含有从Cr、Ru、Ir、Os，和Re构成的组中选择的至少一种元素的金属、合金等来作为与磁记录层214接触的非磁性层492的材料。在磁记录层214由含有Fe的铁磁材料(金属、合金、化合物等)制成的情况下，优选使用含有从Cr、Ru、Os、Re、W、Mn、V、Ti，和Mo构成的组中选择的至少一种元素的金属、合金等来作为与磁记录层214接触的非磁性层492的材料。在磁记录层214由含有Ni的铁磁材料(金属、合金、化合物等)制成的情况下，优选使用含有从Cr、Ru、Os、Re、Rh、Ir、W、Nb、V、Ta，和Mo构成的组中选择的至少一种元素的金属、合金等来作为与磁记录层214接触的非磁性层492的材料。这里，如果磁记录层214的材料是例如Ni-Co、Ni-Fe、Co-Fe、Co-Fe-Ni的合金，则最好从优选的非磁性材料Co、Fe、和Ni中使用普通的非磁性材料。在上述每一种情况下，磁性层491可以由与磁记录层214相同的材料制成，但并不仅限于此。采用这种自旋反射层490，可以进一步减小自旋注入电流。而且，在自旋注入时可以增加流过由磁固定层262a、非磁性层261a、磁记录层214、非磁性层261b和磁固定层262b形成的电流通路的电流。此外，可以减小对隧道势垒层487的损伤。
图32示出了图28所示的磁存储器的另一种改型。在图32所示的磁存储器500中，导电层584、反铁磁性层585、磁固定层586、隧道势垒层588、磁记录层514、非磁性层561a、非磁性层561b、磁固定层562a、磁固定层562b、电极563a、电极563b和电极延伸层564a分别等效于图28所示的导电层284、反铁磁性层285、磁固定层286、隧道势垒层287、磁记录层214、非磁性层261a、非磁性层261b、磁固定层262a、磁固定层262b、电极263a、电极263b和电极延伸层264a。
图32所示的结构与图28所示结构的不同之处在于，在隧道势垒层588和磁固定层586之间形成绝缘层587，并且使形成存储功能单元的几个层倾斜，从而导电层584的底面和隧道势垒层588的部分底面处于同一平面。更具体而言，在导电层584的一部分形成楔形部分。反铁磁性层585、磁固定层586、绝缘层587、隧道势垒层588和磁记录层514层叠在导电层584上。因此，这些层中的每一层同样被楔形化。如图32所示，非磁性层561a和磁固定层562a形成在磁记录层514的平坦表面和楔形表面上。通过以这种方式在边缘部分形成隧道势垒，可以利用反铁磁性层585和磁固定层586的膜厚更有效地控制连接区域，并且可以限制连接区域的偏差。可以在磁记录层514和隧道势垒层588之间设置图31所示的自旋反射层，以便减小自旋注入写入时的电流。
与常规MRAM类似，图28和图30至32所示的磁存储器结构中的每一个都易于采用已知的半导体制造方法来制造。
在图28和图30至32中，与图17A所示的自旋晶体管类似，每一个自旋注入控制结构在磁性层之间保持“平行”关系。然而，还可以采用其中磁性层具有“反平行”关系的自旋注入控制结构，如图11A、图12、图13A、图14、图15A和图16所示。
如上所述，在根据第九实施例的磁存储器中，对应于MRAM的TMR器件的部件用第四至第六实施例中任何一个的自旋晶体管的自旋注入结构来代替。因此，可以提供通过自旋注入来控制磁方向的磁存储器。这种磁存储器同样实现了与第四至第六实施例相同的效果。
应当注意本发明不限于上述具体实施例，并且对于本领域的技术人员来说，其他效果和改型应该是显而易见的。因此，在不脱离权利要求及其等价描述范围的情况下可以对本发明的上述实施例做出各种变化和修改。
如上所述，根据本发明的自旋晶体管作为具有放大功能和存储功能的开关器件来说是有效的，并且特别适合于用作可编程逻辑电路的单元器件。同样，根据本发明的磁存储器适合于用作非易失性存储器。
本领域的技术人员将会容易地想到另外的优点和改型。因此，就其更宽的方面来说本发明并不限于这里所示和所述的具体细节和代表性实施例。因此，在不脱离由附属的权利要求及其等价描述所限定的总的发明概念的精神或范围的情况下可以做出各种修改。

Claims (20)

1、一种自旋晶体管，包括：
第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；
第二导电层，该第二导电层由在所述第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；
沟道区，该沟道区位于所述第一导电层和所述第二导电层之间，并且在所述第一导电层和所述第二导电层之间引入电子自旋；
栅电极，该栅电极位于所述沟道区之上；以及
隧道势垒膜，该隧道势垒膜位于所述沟道区和所述第一导电层及所述第二导电层二者中的至少一个之间。
2、根据权利要求1所述的自旋晶体管，其中向所述栅电极施加能够调节该沟道区能级的电压。
3、根据权利要求1所述的自旋晶体管，进一步包括与所述第一导电层接触的反铁磁性层。
4、根据权利要求1所述的自旋晶体管，进一步包括夹置所述第二导电层、并且基本上彼此垂直的第一字线和第二字线，
其中根据由流过所述第一字线和第二字线的电流产生的合成磁场的方向来控制所述第二导电层的磁化方向。
5、根据权利要求4所述的自旋晶体管，其中在绝缘衬底上的硅内形成所述第一字线。
6、根据权利要求4所述的自旋晶体管，进一步包括至少覆盖所述第一字线和第二字线中的至少一个的侧面的磁覆盖层。
7、根据权利要求1所述的自旋晶体管，进一步包括位于所述沟道区和所述栅电极之间的浮栅。
8、一种自旋晶体管，包括：
第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；
第二导电层，该第二导电层由在所述第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；
沟道区，该沟道区位于所述第一导电层和所述第二导电层之间，并且在所述第一导电层和所述第二导电层之间引入电子自旋；
栅电极，该栅电极位于所述沟道区之上；
第一多层膜，该第一多层膜位于所述第二导电层上；以及
第二多层膜，该第二多层膜位于所述第二导电层上，并且离所述第一多层膜有一定的距离，
其中所述第一多层膜包括位于所述第二导电层上的第一非磁性层，以及位于所述第一非磁性层上并且在第三方向上磁化的第一磁性层，
所述第二多层膜包括位于所述第二导电层上的第二非磁性层，以及位于所述第二非磁性层上并且在第四方向上磁化的第二磁性层，
用经由所述第二导电层在所述第一多层膜和所述第二多层膜之间流动的电流的方向来控制所述第二导电层的磁化方向。
9、根据权利要求8所述的自旋晶体管，其中
所述第三方向与所述第一方向或所述第二方向相同，并且
所述第三方向与所述第四方向彼此相反。
10、根据权利要求8所述的自旋晶体管，其中
所述第三方向与所述第一方向或所述第二方向相同，
所述第三方向与所述第四方向相同，并且
在所述第二导电层中产生回流磁畴，该回流磁畴根据经由所述第二导电层在所述第一多层膜和所述第二多层膜之间流动的电流的方向来导向。
11、根据权利要求8所述的自旋晶体管，其中所述第一多层膜具有位于所述第一磁性层上的第三非磁性层，以及位于所述第三非磁性层上的第三磁性层，并且所述第三磁性层在相对于所述第三方向反平行的第五方向上被磁化。
12、根据权利要求8所述的自旋晶体管，进一步包括位于所述沟道区和所述第一导电层及所述第二导电层二者中的至少一个之间的隧道势垒膜。
13、根据权利要求8所述的自旋晶体管，进一步包括位于所述沟道区和所述栅电极之间的浮栅。
14、一种可编程逻辑电路，包括：
第一自旋晶体管，该第一自旋晶体管包括
第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；
第二导电层，该第二导电层由在所述第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；
第一沟道区，该第一沟道区位于所述第一导电层和所述第二导电层之间，并且在所述第一导电层和所述第二导电层之间引入电子自旋；
第一栅电极，该第一栅电极位于所述第一沟道区之上；
第一浮栅，该第一浮栅位于所述第一沟道区和所述第一栅电极之间；以及
第一隧道势垒膜，该第一隧道势垒膜位于所述第一沟道区和所述第一导电层及所述第二导电层二者中的至少一个之间；以及
第二自旋晶体管，该第二自旋晶体管包括
第三导电层，该第三导电层由在第三方向上磁化的铁磁材料制成，电连接到所述第一导电层和所述第二导电层之一，并且用作源极和漏极之一；
第四导电层，该第四导电层由在所述第三方向和第四方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第四方向与所述第三方向反平行；
第二沟道区，该第二沟道区位于所述第三导电层和所述第四导电层之间，并且在所述第三导电层和所述第四导电层之间引入电子自旋；
第二栅电极，该第二栅电极位于所述第二沟道区之上；
第二浮栅，该第二浮栅位于所述第二沟道区和所述第二栅电极之间，并且电连接到所述第一浮栅；以及第二隧道势垒膜，该第二隧道势垒膜位于所述第二沟道区和所述第三导电层及所述第四导电层二者中的至少一个之间，
其中所述第一栅电极电连接到第一输入端子，
所述第二栅电极电连接到第二输入端子，
所述第三导电层电连接到输出端子，
所述可编程逻辑电路至少包括一个逻辑电路，根据所述第二导电层和所述第四导电层的磁化方向，所述逻辑电路用作“与”电路或者“或”电路。
15、一种可编程逻辑电路，包括：
第一自旋晶体管，该第一自旋晶体管包括
第一导电层，该第一导电层由在第一方向上磁化的铁磁材料制成，并且用作源极和漏极之一；
第二导电层，该第二导电层由在所述第一方向和第二方向中的一个方向上磁化的铁磁材料制成，并且用作源极和漏极中的另一个，所述第二方向与所述第一方向反平行；
第一沟道区，该第一沟道区位于所述第一导电层和所述第二导电层之间，并且在所述第一导电层和所述第二导电层之间引入电子自旋；
第一栅电极，该第一栅电极位于所述第一沟道区之上；
第一浮栅，该第一浮栅位于所述第一沟道区和所述第一栅电极之间；以及
第一隧道势垒膜，该第一隧道势垒膜位于所述第一沟道区和所述第一导电层及所述第二导电层二者中的至少一个之间；以及
第二自旋晶体管，该第二自旋晶体管包括
第三导电层，该第三导电层由在第三方向上磁化的铁磁材料制成，电连接到所述第一导电层和所述第二导电层之一，并且用作源极和漏极之一；
第四导电层，该第四导电层由在所述第三方向和第四方向中的一个方向上磁化的铁磁材料制成，电连接到所述第一导电层和所述第二导电层之一，并且用作源极和漏极中的另一个，所述第四方向与所述第三方向反平行；
第二沟道区，该第二沟道区位于所述第三导电层和所述第四导电层之间，并且在所述第三导电层和所述第四导电层之间引入电子自旋；
第二栅电极，该第二栅电极位于所述第二沟道区之上；
第二浮栅，该第二浮栅位于所述第二沟道区和所述第二栅电极之间，并且电连接到所述第一浮栅；以及
第二隧道势垒膜，该第二隧道势垒膜位于所述第二沟道区和所述第三导电层及所述第四导电层二者中的至少一个之间，
其中所述第一栅电极电连接到第一输入端子，
所述第二栅电极电连接到第二输入端子，
所述第四导电层电连接到输出端子，
所述可编程逻辑电路至少包括一个逻辑电路，根据所述第二导电层和所述第四导电层的磁化方向，所述逻辑电路用作“与”电路或者“或”电路。
16、一种磁存储器，包括：
磁固定层，该磁固定层由在第一方向上磁化的铁磁材料制成；
磁记录层，该磁记录层由在所述第一方向和第二方向中的一个方向上磁化的铁磁材料制成，所述第二方向与所述第一方向反平行；
第一多层膜，该第一多层膜位于所述磁记录层上；以及
第二多层膜，该第二多层膜位于所述磁记录层上，并且离所述第一多层膜有一定的距离，
其中所述第一多层膜包括位于所述磁记录层上的第一非磁性层，以及位于所述第一非磁性层上并且在第三方向上磁化的第一磁性层，
所述第二多层膜包括位于所述磁记录层上的第二非磁性层，以及位于所述第二非磁性层上并且在第四方向上磁化的第二磁性层，
用经由所述磁记录层在所述第一多层膜和所述第二多层膜之间流动的电流的方向来控制所述磁记录层的磁化方向。
17、根据权利要求16所述的磁存储器，其中
所述第三方向与所述第一方向或所述第二方向相同，并且
所述第三方向与所述第四方向彼此相反。
18、根据权利要求16所述的磁存储器，其中
所述第三方向与所述第一方向或所述第二方向相同，
所述第三方向与所述第四方向相同；并且
在所述第二磁记录层中产生回流磁畴，该回流磁畴根据经由所述第二磁记录层在所述第一多层膜和所述第二多层膜之间流动的电流的方向来导向。
19、根据权利要求16所述的磁存储器，进一步包括位于所述磁固定层和所述磁记录层之间的隧道势垒层。
20、根据权利要求16所述的磁存储器，进一步包括位于所述磁固定层和所述磁记录层之间的自旋反射层。
CNB2005100781948A 2004-06-16 2005-06-16 自旋晶体管 Expired - Fee Related CN100481518C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP178130/2004 2004-06-16
JP2004178130 2004-06-16

Publications (2)

Publication Number Publication Date
CN1713400A true CN1713400A (zh) 2005-12-28
CN100481518C CN100481518C (zh) 2009-04-22

Family

ID=35033373

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100781948A Expired - Fee Related CN100481518C (zh) 2004-06-16 2005-06-16 自旋晶体管

Country Status (4)

Country Link
US (4) US7411235B2 (zh)
EP (1) EP1610391A3 (zh)
KR (1) KR100686682B1 (zh)
CN (1) CN100481518C (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101794812A (zh) * 2009-01-13 2010-08-04 三星电子株式会社 自旋场效应逻辑装置
US7812383B2 (en) 2006-09-08 2010-10-12 Kabushiki Kaisha Toshiba Spin memory and spin FET
CN101140952B (zh) * 2006-09-08 2011-05-25 株式会社东芝 自旋金属氧化物半导体场效应晶体管
CN101483428B (zh) * 2008-01-11 2012-01-11 株式会社东芝 可重新配置的逻辑电路
CN101546600B (zh) * 2008-03-27 2012-11-28 株式会社东芝 半导体集成电路
CN101855727B (zh) * 2007-11-09 2013-02-13 三星电子株式会社 自旋晶体管及其操作方法
CN106531883A (zh) * 2016-12-30 2017-03-22 上海集成电路研发中心有限公司 Stt－mram存储单元
CN109461775A (zh) * 2018-09-14 2019-03-12 南京大学 一种基于外延生长半金属的自旋场效应晶体管及制备方法
CN110010637A (zh) * 2019-04-12 2019-07-12 中国科学院半导体研究所 一种自旋轨道矩磁阻式随机存储器及制备方法

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7274080B1 (en) * 2003-08-22 2007-09-25 International Business Machines Corporation MgO-based tunnel spin injectors
US7411235B2 (en) * 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
JP4528660B2 (ja) 2005-03-31 2010-08-18 株式会社東芝 スピン注入ｆｅｔ
US7372674B2 (en) * 2005-07-22 2008-05-13 Hitachi Global Storage Technologies Netherlands B.V. Magnetic tunnel transistor with high magnetocurrent and stronger pinning
US8068317B2 (en) * 2005-07-22 2011-11-29 Hitachi Global Storage Technologies Netherlands B.V. Magnetic tunnel transistor with high magnetocurrent
KR100619300B1 (ko) * 2005-09-14 2006-09-06 한국과학기술연구원 스핀-궤도 결합 유도 자장을 이용한 스핀 트랜지스터
JP4469774B2 (ja) * 2005-09-27 2010-05-26 株式会社東芝 磁気記録媒体および磁気記録装置
JP4693634B2 (ja) * 2006-01-17 2011-06-01 株式会社東芝 スピンｆｅｔ
JP4585476B2 (ja) * 2006-03-16 2010-11-24 株式会社東芝 パターンド媒体および磁気記録装置
KR100709395B1 (ko) * 2006-06-23 2007-04-20 한국과학기술연구원 강자성체를 이용한 스핀 트랜지스터
US7342244B2 (en) * 2006-07-19 2008-03-11 Tokyo Electron Limited Spintronic transistor
JP4384196B2 (ja) * 2007-03-26 2009-12-16 株式会社東芝 スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ
KR100855105B1 (ko) * 2007-06-14 2008-08-29 한국과학기술연구원 수직자화를 이용한 스핀 트랜지스터
JP4580966B2 (ja) * 2007-08-24 2010-11-17 株式会社東芝 ホイスラー合金を有する積層体、この積層体を用いたスピンｍｏｓ電界効果トランジスタ及びトンネル磁気抵抗効果素子
JP4996390B2 (ja) * 2007-08-28 2012-08-08 株式会社東芝 スピンｆｅｔ及び磁気抵抗効果素子
JP4496242B2 (ja) * 2007-08-29 2010-07-07 株式会社東芝 スピントランジスタ及び磁気メモリ
US8013406B2 (en) * 2008-01-02 2011-09-06 The Hong Kong University Of Science And Technology Method and apparatus for generating giant spin-dependent chemical potential difference in non-magnetic materials
JP5017135B2 (ja) 2008-02-07 2012-09-05 株式会社東芝 半導体装置
WO2009122598A1 (ja) * 2008-04-04 2009-10-08 富士電機ホールディングス株式会社 論理回路
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US20110049659A1 (en) * 2008-05-02 2011-03-03 Yoshishige Suzuki Magnetization control method, information storage method, information storage element, and magnetic function element
US7855911B2 (en) 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US7852663B2 (en) 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
JP5388525B2 (ja) * 2008-09-25 2014-01-15 株式会社東芝 プログラマブル論理回路
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US7940551B2 (en) * 2008-09-29 2011-05-10 Seagate Technology, Llc STRAM with electronically reflective insulative spacer
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US8039913B2 (en) 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US7852667B2 (en) * 2008-10-27 2010-12-14 Seagate Technology Llc ST-RAM employing a magnetic resonant tunneling diode as a spacer layer
US20100103565A1 (en) * 2008-10-27 2010-04-29 Seagate Technology Llc St-ram employing heusler alloys
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
EP2190022B1 (en) * 2008-11-20 2013-01-02 Hitachi Ltd. Spin-polarised charge carrier device
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7961503B2 (en) * 2009-01-19 2011-06-14 Seagate Technology Llc Magnetic floating gate memory
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
JP4738499B2 (ja) * 2009-02-10 2011-08-03 株式会社東芝 スピントランジスタの製造方法
JP4908540B2 (ja) 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
JP5326841B2 (ja) * 2009-06-10 2013-10-30 Ｔｄｋ株式会社 スピン伝導素子
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
KR101016437B1 (ko) 2009-08-21 2011-02-21 한국과학기술연구원 스핀 축적과 확산을 이용한 다기능 논리 소자
US8614873B1 (en) * 2010-04-16 2013-12-24 James T. Beran Varying electrical current and/or conductivity in electrical current channels
KR101084019B1 (ko) * 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로
JP2011243716A (ja) * 2010-05-18 2011-12-01 Toshiba Corp スピントランジスタ及び集積回路
US8400066B1 (en) 2010-08-01 2013-03-19 Lawrence T. Pileggi Magnetic logic circuits and systems incorporating same
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8427199B2 (en) * 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
WO2013089861A1 (en) * 2011-12-12 2013-06-20 Texas State University-San Marcos Varistor-transistor hybrid devices
US9270277B2 (en) * 2012-06-28 2016-02-23 Northwestern University Emitter-coupled spin-transistor logic
KR101417956B1 (ko) * 2012-12-05 2014-08-14 한국과학기술연구원 스핀토크를 이용한 측면형 스핀 소자
US8717715B1 (en) 2012-12-13 2014-05-06 HGST Netherlands B.V. Spin accumulation magnetic read sensor
KR101438773B1 (ko) * 2012-12-18 2014-09-15 한국과학기술연구원 자기장 제어 가변형 논리 소자 및 그 제어 방법
KR20140134068A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 스핀 트랜지스터 및 이 스핀 트랜지스터를 포함하는 반도체 장치, 메모리 장치, 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9728713B2 (en) 2013-11-20 2017-08-08 Tdk Corporation Magnetoresistive element, spin MOSFET, magnetic sensor, and magnetic head
JP6037051B2 (ja) 2013-11-20 2016-11-30 Tdk株式会社 磁気抵抗効果素子、Ｓｐｉｎ−ＭＯＳＦＥＴおよびスピン伝導素子
WO2016079085A1 (en) 2014-11-17 2016-05-26 Imec Vzw A vcma multiple gate magnetic memory element and a method of operating such a memory element
JP2016178254A (ja) 2015-03-20 2016-10-06 株式会社東芝 スピントランジスタメモリ
KR101843917B1 (ko) 2016-09-06 2018-03-30 한국과학기술연구원 스핀-궤도 결합의 차이를 이용한 상보성 논리 소자 및 그 제조 방법
RU170009U1 (ru) * 2016-10-13 2017-04-11 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский национальный исследовательский университет информационных технологий, механики и оптики" (Университет ИТМО) Спиновый транзистор
US9960207B1 (en) 2016-10-13 2018-05-01 Globalfoundries Inc. Spin-selective electron relay
JP2019179823A (ja) * 2018-03-30 2019-10-17 Tdk株式会社 磁気抵抗効果素子、磁気センサー及びスピントランジスタ
JP6625281B1 (ja) * 2018-09-12 2019-12-25 Tdk株式会社 リザボア素子及びニューロモルフィック素子

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654566A (en) * 1995-04-21 1997-08-05 Johnson; Mark B. Magnetic spin injected field effect transistor and method of operation
JP3556457B2 (ja) 1998-02-20 2004-08-18 株式会社東芝 スピン依存伝導素子とそれを用いた電子部品および磁気部品
US6108177A (en) * 1998-11-19 2000-08-22 International Business Machines Corporation Tunnel junction structure with FeX ferromagnetic layers
JP4076197B2 (ja) 1999-05-19 2008-04-16 株式会社東芝 磁性素子、記憶装置、磁気再生ヘッド、３端子素子、及び磁気ディスク装置
US6297987B1 (en) * 1999-09-30 2001-10-02 The United States Of America As Represented By The Secretary Of The Navy Magnetoresistive spin-injection diode
DE10009944A1 (de) * 2000-03-02 2001-09-13 Forschungszentrum Juelich Gmbh Anordnung zum Messen eines Magnetfeldes und Verfahren zum Herstellen einer Anordnung zum Messen eines Magnetfeldes
JP4309075B2 (ja) * 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
JP3576111B2 (ja) * 2001-03-12 2004-10-13 株式会社東芝 磁気抵抗効果素子
JP2003008105A (ja) 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd 磁気抵抗素子および磁気メモリ
JP3621367B2 (ja) 2001-09-17 2005-02-16 株式会社東芝 スピントランジスタ
JP2004014806A (ja) 2002-06-06 2004-01-15 Matsushita Electric Ind Co Ltd 磁気抵抗素子および磁気メモリ
JP4477305B2 (ja) * 2002-07-25 2010-06-09 独立行政法人科学技術振興機構 スピントランジスタ及びそれを用いた不揮発性メモリ
KR100511077B1 (ko) 2003-03-14 2005-08-30 한국과학기술연구원 하이브리드형 자성체/반도체 스핀소자 및 그 제조방법
CN1333528C (zh) * 2003-03-26 2007-08-22 独立行政法人科学技术振兴机构 使用了具有自旋相关转移特性的晶体管的可再构成的逻辑电路
WO2004088753A1 (ja) * 2003-03-31 2004-10-14 Japan Science And Technology Agency スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ
WO2004095577A2 (en) * 2003-04-22 2004-11-04 Koninklijke Philips Electronics N.V. Semiconductor device comprising a field-effect transistor and method of operating the same
US7274080B1 (en) 2003-08-22 2007-09-25 International Business Machines Corporation MgO-based tunnel spin injectors
US6963091B1 (en) * 2003-12-22 2005-11-08 National Semiconductor Corporation Spin-injection devices on silicon material for conventional BiCMOS technology
US7411235B2 (en) * 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
JP4455558B2 (ja) 2006-09-08 2010-04-21 株式会社東芝 スピンｍｏｓｆｅｔ

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812383B2 (en) 2006-09-08 2010-10-12 Kabushiki Kaisha Toshiba Spin memory and spin FET
CN101140952B (zh) * 2006-09-08 2011-05-25 株式会社东芝 自旋金属氧化物半导体场效应晶体管
CN101140944B (zh) * 2006-09-08 2011-07-27 株式会社东芝 自旋存储器和自旋场效应晶体管
US8217438B2 (en) 2006-09-08 2012-07-10 Kabushiki Kaisha Toshiba Spin memory and spin FET
CN101855727B (zh) * 2007-11-09 2013-02-13 三星电子株式会社 自旋晶体管及其操作方法
CN101483428B (zh) * 2008-01-11 2012-01-11 株式会社东芝 可重新配置的逻辑电路
CN101546600B (zh) * 2008-03-27 2012-11-28 株式会社东芝 半导体集成电路
CN101794812A (zh) * 2009-01-13 2010-08-04 三星电子株式会社 自旋场效应逻辑装置
US8791515B2 (en) 2009-01-13 2014-07-29 Samsung Electronics Co., Ltd. Spin field effect logic devices
CN101794812B (zh) * 2009-01-13 2014-08-20 三星电子株式会社 自旋场效应逻辑装置
CN106531883A (zh) * 2016-12-30 2017-03-22 上海集成电路研发中心有限公司 Stt－mram存储单元
CN109461775A (zh) * 2018-09-14 2019-03-12 南京大学 一种基于外延生长半金属的自旋场效应晶体管及制备方法
CN109461775B (zh) * 2018-09-14 2022-03-15 南京大学 一种基于外延生长半金属的自旋场效应晶体管及制备方法
CN110010637A (zh) * 2019-04-12 2019-07-12 中国科学院半导体研究所 一种自旋轨道矩磁阻式随机存储器及制备方法
CN110010637B (zh) * 2019-04-12 2021-05-07 中国科学院半导体研究所 一种自旋轨道矩磁阻式随机存储器及制备方法

Also Published As

Publication number Publication date
US20100090262A1 (en) 2010-04-15
KR20060048384A (ko) 2006-05-18
US20080283888A1 (en) 2008-11-20
EP1610391A3 (en) 2009-09-23
US8264024B2 (en) 2012-09-11
US20050282379A1 (en) 2005-12-22
US20110248325A1 (en) 2011-10-13
US7652315B2 (en) 2010-01-26
US7411235B2 (en) 2008-08-12
EP1610391A2 (en) 2005-12-28
CN100481518C (zh) 2009-04-22
US8004029B2 (en) 2011-08-23
KR100686682B1 (ko) 2007-02-26

Similar Documents

Publication Publication Date Title
CN1713400A (zh) 自旋晶体管、可编程逻辑电路和磁存储器
CN1199274C (zh) 半导体存储装置
CN1252824C (zh) 备有磁轭层的磁存储装置及其制造方法
CN1203560C (zh) 磁存储器元件、磁存储器及磁存储器的制造方法
CN101067967A (zh) 磁性存储装置
CN1215464C (zh) 磁记录装置及其制造方法
CN1295707C (zh) 具有磁屏蔽层的磁存储器件及其制造方法
CN1345091A (zh) 利用隧道磁阻效应的半导体存储器及其制造方法
CN1941175A (zh) 存储元件和存储器
CN1967892A (zh) 存储元件和存储器
CN1430292A (zh) 磁开关元件和磁存储器
CN1768427A (zh) 具有自旋相关转移特性的隧道晶体管及使用了它的非易失性存储器
CN1770316A (zh) 磁记录元件以及磁记录装置
CN1612262A (zh) 在未构图的连续磁层中存储数据的***和方法
CN1758372A (zh) 存储器
CN1604355A (zh) 磁电阻效应元件、磁头和磁再现设备
CN101060160A (zh) 存储元件和存储器
CN1828769A (zh) 多位磁性存储装置及其制造和操作方法
CN1747059A (zh) 磁膜结构及其制造方法、半导体器件及其运行方法
CN1497601A (zh) 磁存储器件、写入磁存储器件的方法和从磁存储器件读出的方法
CN1577614A (zh) 磁阻效应元件、磁存储单元和磁存储器装置及其制造方法
CN101068036A (zh) 磁性存储装置
CN1495929A (zh) 磁阻效应元件、磁存储器及其制造方法
CN101079315A (zh) 存储器
US7470964B2 (en) Magnetic memory and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090422

Termination date: 20130616