CN1334605A - 半导体装置 - Google Patents

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Abstract

在SOI基板1的元件分离区域中,STI10形成在硅层4内。在元件分离区域的端部,在硅层4的上表面内以埋入STI10一部分的上表面内的方式选择性地形成P+型杂质扩散区域11。在SOI基板1的元件形成区域中,在硅层4的上表面内形成接触杂质扩散区域11侧面的本体区域15。钨插塞14通过阻挡膜13接触杂质扩散区域11,并且通过阻挡膜13接触栅电极9上表面的一部分及侧面。本半导体装置在SOI－DTMOSFET中能避免或抑制伴随在硅层内形成栅极一体接触区的面积损失。

Description

半导体装置
本发明涉及半导体的结构，特别涉及形成在SOI(在绝缘体上的硅)基板上的DTMOSFET(动态阈金属氧化硅场效应晶体管)的结构。
用于笔记本电脑和便携终端等便携式装置的半导体装置是由装在便携式装置的电池驱动的。因此，在电池一次充电的情况下，采用低功耗的半导体装置的便携式装置就能够使用更长的时间。所以希望减小装配在便携装置中的半导体装置的功耗。
为了减小该半导体装置的功耗，应有效减小电源电压。这是因为例如，对于CMOS数字电路的功耗而言其功耗是与电源电压的平方成正比的。由于电源电压为阈值电压的3倍以下则漏极电流减小，所以电路的工作速度也会大幅度降低。因此，在电源电压减小时，必须同时减小阈值电压。然而，在MOSFET关断状态时(栅源极电压低于阈值电压的状态)流动的漏极电流，即关断电流会随着阈值电压的降低而增大。因此，当单纯地降低阈值电压时，关断状态的功耗将增大。另外，由于降低阈值电压，在动态电路或存储单元阵列中使用的MOSFET中会产生误动作。
因此，为了在不降低电路工作速度的情况下减小该半导体装置的功耗，可以在关断状态下将阈值电压设置得较高而在导通状态下将其设定得较低，作为实现其的结构，提出了DTMOSFET(参见USP5,559,368)。
图48为表示现有技术的DTMOSFET结构的示意图，其中56为源极区域，57为漏极区域，58为电源。SOI基板101形成由硅基板102，BOX(掩埋氧化物)层103及硅层104依次重叠而成的叠层结构。SOI基板101可以通过已知的方法，例如SIMOX(通过注入氧实现分离)法及BESOI(结合和回刻蚀SOI)来形成。
在硅层104内，形成n+型源极区域156和n+型漏极区域157，它们与夹在它们之间的p型本体区域(沟道区)115成对。在本体区域115上，借助栅极氧化膜105形成栅电极109。栅电极109形成由掺杂多晶硅层106，金属氮化物层107及金属层108依次重叠在栅极氧化膜105上而成的叠层结构。该DTMOSFET的特征在于，栅电极109与本体区域115形成电连接。在源极区域156施加接地电压，并且漏极区域157与电池等电源158相连。
图49为示意性地描述了现有技术的DTMOSFET结构的平面图。图50为剖面图，显示出沿图49的中线X100剖开的剖面结构。参照图50，在SOI基板101的元件分离区域中的硅层104中形成STI(浅沟槽电离)117。STI117的底面与BOX层103的上表面接触。
在由STI117限定的SOI基板101的元件形成区域中，在硅层104中形成有邻接STI117的p+型杂质扩散区域以及邻接该杂质扩散区域111的本体区域115。在本体区域115的表面上，形成栅极氧化膜105及栅电极109。在栅电极109上形成层间绝缘薄膜112。
在杂质扩散区域111上形成有铝等的金属插塞114。金属插塞114也与栅电极109接触。栅电极109和本体区域115通过金属插塞114以及杂质扩散区域111而彼此电连接在一起。
另外，如图51所示为DTMOSFET的结构，在该结构中金属插塞114达到BOX层1031的上表面并且体层115与金属插塞114直接接触，而不是把杂质扩散区域111设置在金属插塞114下方的硅层104中。
参照附图49，以图中的粗线为边界，STI117形成在源极区域156，漏极区域157，本体区域115及杂质扩散区域111的周围。即，图中的粗线表示了元件分离区域和元件形成区域的边界。
下面将对DTMOSFET的电气特性进行说明。在以下的说明中，把采用SOI基板的DTMOSFET称作[SOI-DTMOSFET]，并且把传统的采用了SOI基板但栅电极与本体区域不互相连接的MOSFET称作[SOI-MOSFET]，以便于区别。与SOI-MOSFET相比，SOI-DTMOSFET在本体电压低于0.6V时具有优良的特性。当本体电压小于0.6V时，就能够防止把源极区域156作为发射极，把本体区域115作为基极，把漏极区域157作为集电极的寄生双极型晶体管被驱动，并还可以防止发生伴随着寄生双极型晶体管工作的功耗。
另外，在采用了普通体基底而不是SOI基底的MOSFET(以下，称为体-MOSFET)中，通过使硅基板和栅电极相互连接也能够实现相同的效果。然而，在SOI-DTMOSFET中，如图48所示源极区域156和漏极区域157的各底面可以接触BOX层103的上表面，因此能够减小由n+型源极区域156以及漏极区域157与p型硅层104形成的pn结面积。因此，与体-MOSFET相比，在SOI-DTMOSFET中能够减小pn结电容及基极电流。
另外，如图52所示，由于当pn结电容减小时耗尽层电容也减小，因此与体-MOSFET相比，SOI-DTMOSFET表现出了更优越的亚阈特性，而与是NMOS还是PMOS无关。另外，在图52所示的曲线中，横轴表示栅压VG(V)而纵轴表示漏极电流ID(A)，图中的“S”表示亚阈系数。
图53的曲线图显示出在n型SOI-DTMOSFET和SOI-MOSFET中本体偏压(相对于源极的本体电压)Vbs和阈值电压Vth之间的关系。通常，相对于源极区域是反偏压的本体电压(即，Vbs＜0)被施加到SOI-MOSFET中的本体区域上。如图中特性T1所示，在本体偏压Vbs的绝对值越大，则阈值电压Vth也越大。当本体偏压Vbs为0时，获得SOI-MOSFET中的阈值电压Vth的最小值，在图53所示的实施例中大约为0.4V。
与此相反，在SOI-DTMOSFET中，由于栅电极和本体区域相互连接，因此，相对于源极区域是一个正向偏压的本体电压(即，Vbs＞0)被施加到SOI-DTMOSFET的本体区域上。在图53中，SOI-DTMOSFET的阈值电压Vth为在特性T1与特性T2(VGS＝VBS)交点处的电压值(大约为0.3V)。与SOI-DTMOSFET中阈值电压Vth的大约为0.4V的最小值相比，可以看出在SOI-DTMOSFET中阈值电压Vth降低。本发明所要解决的技术问题
然而，在以前的DTMOSFET中，如图50所示，用于把金属插塞114和本体区域115连接起来的杂质扩散区域111被形成在SOI基板101的元件形成区域中。或如图51所示，位于硅层104内部的部分金属插塞114被形成在SOI基板101的元件形成区域中。
因此，由于在硅层104中需要设置一个用来形成杂质扩散区域等栅极-本体接触区域的空间，所以元件形成区的面积将增大对应于栅极-本体接触区的宽度的部分(即，图50和51中的面积损失AP100)。结果，会产生芯片面积增大的问题。
因此，本发明的目的在于解决上述问题，在于提供这样的半导体装置，该装置在SOI-DTMOSFET中能够避免或抑制伴随在硅层内形成栅极-本体接触区的而产生面积损失。
本发明权利要求1中记载的半导体装置包括：叠层结构的SOI基底，其中依次层叠有半导体基底，绝缘层及半导体层；元件分离绝缘膜，形成在SOI基板的元件分离区域中的半导体层内；本体区域，选择地形成在由元件分离绝缘膜限定的SOI基板的元件形成区域中的半导体层内；栅电极，形成在本体区域上，并且具有***在它们之间的栅极绝缘膜；层间绝缘膜，覆盖着元件分离绝缘膜及栅电极；接触孔，可选择地形成在层间绝缘膜中，以便暴露出部分栅电极并且在平面图上与元件分离绝缘膜的一部分重叠；以及连接体，包括形成在接触孔内的导体，以便与栅电极及本体区域电连接；其特征在于：连接体底面的至少一部分在平面图中与元件分离绝缘膜重叠。
本发明权利要求2中记载的半导体装置，其特征在于，在权利要求1记述的半导体装置中，在接触孔的下方，连接体中底面的全部与元件分离绝缘膜重叠。
本发明权利要求3中记载的半导体装置，其特征在于，在权利要求1记述的半导体装置中，在所述接触孔的下方，连接体中底面的一部分与元件分离绝缘膜重叠。
本发明权利要求4中记载的半导体装置，其特征在于，在权利要求1记述的半导体装置中，接触孔形成在元件分离绝缘膜上表面的上方。
本发明权利要求5中记载的半导体装置，其特征在于，在权利要求1记述的半导体装置中，栅电极具有第1导电型的第1半导体层，连接体具有与第1导电型不同的第2导电型的第2半导体层，半导体装置还设有形成在第1半导体层与第2半导体层之间的绝缘膜。
本发明权利要求6中记载的半导体装置，其特征在于，在权利要求1-5中任一项记述的半导体装置中，还设有形成在连接体与本体区域之间的界面中的阻挡膜。
本发明权利要求7中记载的半导体装置，其特征在于，在权利要求1-6中任一项记述的半导体装置中，栅电极为一种具有透光性的栅电极。
本发明权利要求8中记载的半导体装置包括：叠层结构的SOI基底，其中依次层叠有半导体基底，绝缘层及半导体层，该基底具有通过元件分离区域相互分离的第1及第2元件形成区域；元件分离绝缘膜，形成在元件分离区域中的半导体层内；形成在第1元件形成区域内的第1半导体元件，该元件具有可选择地形成在半导体层内的第1本体区域以及在第1本体区域上的借助第1栅极绝缘膜形成的第1栅电极；形成在第2元件形成区域内的第2半导体元件，该元件具有可选择地形成在半导体层内的第2本体区域以及在第2本体区域上借助第2栅极绝缘膜形成的第2栅电极；覆盖元件分离绝缘膜以及第1和第2栅电极的层间绝缘膜；接触孔，可选择地形成在所述层间绝缘膜中以便暴露出部分第1栅电极以及部分第2栅电极；连接体，包括形成在接触孔内的导体，把第1以及第2栅电极与本体区域电连接。
本发明权利要求9中记载的半导体装置，其特征在于，在权利要求8中记述的半导体装置中，连接体的至少一部分底面在平面图中与元件分离绝缘膜重叠。
本发明权利要求10中记载的半导体装置包括：由半导体基底，绝缘层及半导体层的依次重叠而成的SOI基板；元件分离绝缘膜，在SOI基板的元件分离区域中形成在半导体层内；本体区域，在由元件分离绝缘膜限定的SOI基板的元件形成区域中选择地形成半导体层中；栅电极，借助栅电极绝缘膜形成在本体区域上；偏压发生装置，连接在本体区域与栅电极之间，把被施加在本体区域的体电压限制到0.6V以下。
本发明权利要求11中记述的半导体装置，其特征在于，在 10中记述的半导体装置中，包括：覆盖元件分离绝缘膜以及栅电极的层间绝缘膜；选择地形成在层间绝缘膜内的接触孔，以便暴露出部分栅电极而且在平面图上使得与元件分离绝缘膜的一部分重迭；包括形成在接触孔内的导体并且与本体区域连接的连接体，其中在接触孔的下方，连接体的至少一部分底面在平面图上与元件分离绝缘膜重迭。
图1为概略地表示了本发明实施例1中DTMOSFET结构的俯视图。
图2为表示图1所示DTMOSFET的断面结构的剖面图。
图3为以工艺流程顺序表示了图2中DTMOSFET制造方法的剖面图。
图4为以工艺流程顺序表示了图2中DTMOSFET制造方法的剖面图。
图5为以工艺流程顺序表示了图2中DTMOSFET制造方法的剖面图。
图6为以工艺流程顺序表示了图2中DTMOSFET制造方法的剖面图。
图7为表示关于本发明实施例1中DTMOSFET的第1变形例的剖面图。
图8为表示关于本发明实施例1中DTMOSFET的第2变形例的剖面图。
图9为表示关于本发明实施例1中DTMOSFET的第3变形例的剖面图。
图10为表示关于本发明实施例1中DTMOSFET的第4变形例的剖面图。
图11为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的剖面图。
图12为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的剖面图。
图13为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的剖面图。
图14为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的剖面图。
图15为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的第1变形例的剖面图。
图16为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的第2变形例的剖面图。
图17为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的第3变形例的剖面图。
图18为以工艺流程顺序表示了图10所示的DTMOSFET制造方法的第5变形例的剖面图。
图19为表示关于本发明实施例2中DTMOSFET结构的剖面图。
图20为表示关于本发明实施例2中DTMOSFET结构的第1变形例的剖面图。
图21为表示关于本发明实施例2中DTMOSFET结构的第2变形例的剖面图。
图22为表示关于本发明实施例2中DTMOSFET结构的第3变形例的剖面图。
图23为概略地表示了关于本发明实施例3中DTMOSFET结构的俯视图。
图24为表示图23所示DTMOSFET的断面结构的剖面图。
图25为以工艺流程顺序表示了图24中DTMOSFET制造方法的剖面图。
图26为以工艺流程顺序表示了图24中DTMOSFET制造方法的剖面图。
图27为以工艺流程顺序表示了图24中DTMOSFET制造方法的剖面图。
图28为表示关于本发明实施例3中DTMOSFET结构的第1变形例的剖面图。
图29为表示关于本发明实施例3中DTMOSFET结构的第2变形例的剖面图。
图30为表示关于本发明实施例3中DTMOSFET结构的第3变形例的剖面图。
图31为表示关于本发明实施例3中DTMOSFET结构的第4变形例的剖面图。
图32为表示关于本发明实施例3中DTMOSFET结构的第5变形例的剖面图。
图33为表示关于本发明实施例4中DTMOSFET结构的剖面图。
图34为以工艺流程顺序表示了图33所示的DTMOSFET制造方法的剖面图。
图35为以工艺流程顺序表示了图33所示的DTMOSFET制造方法的剖面图。
图36为以工艺流程顺序表示了图33所示的DTMOSFET制造方法的剖面图。
图37为以工艺流程顺序表示了图33所示的DTMOSFET制造方法的剖面图。
图38为表示关于本发明实施例4中DTMOSFET结构的剖面图。
图39为表示关于本发明实施例5中DTMOSFET结构的剖面图。
图40为表示关于本发明实施例6中的采用了DTMOSFET结构一例的电路图。
图41模式地显示出构成图40的电路中的半导体装置的结构。
图42为表示图41的半导体装置的断面结构的剖面图。
图43为表示图40的电路结构的变形例的电路图。
图44为表示关于本发明实施例7的半导体装置结构的剖面图。
图45为表示用来说明图44中所示的光敏元件的动作的模式图。
图46为显示出栅极-体电流IGB相对于栅极-体电压VGB的特性的曲线图。
图47为显示出光电电流IP和增益相对于入射光线强度D的特性的曲线图。
图48为显示出现有技术的DTMOSFET结构的模式图。
图49为大致地显示出现有技术的DTMOSFET结构的俯视图。
图50为显示出图49的DTMOSFET的断面结构的剖面图。
图51为显示出以前的另一种DTMOSFET结构的剖面图。
图52为显示出MOSFET的亚阈特性的曲线图。
图53为显示出体偏压Vbs与阈值电压Vth之间的关系的曲线图。
实施例1
图1为概略性地表示关于本发明实施例1的DTMOSFET结构的俯视图，图2为表示关于沿图1所示线X1位置的断面结构的剖面图。参照图2，SOI基板1是一种由硅基板2，BOX层3，硅层4依次层叠而成的叠层结构。在SOI基板1的元件分离区域中，STI10形成于硅层4内。STI10是从硅层4的上表面延伸至BOX层3的上表面形成的。但是，代替槽式分离型STI10，也可形成LOCOS分离型的元件分离绝缘膜。另外，在元件分离区域的端部部分中，P+型杂质扩散区域11以埋入STI10中局部上表面内的形状选择性地形成在硅层4的上表面内。
在由STI10确定的SOI基板1的元件形成区域中，与杂质扩散区域11下面的STI10侧面以及杂质扩散区域11的侧面接触的P型本体区域15形成在硅层4内。栅电极9通过一层***在它们之间的栅极氧化膜5而形成在本体区域15上。栅电极9具有一种层叠结构，其中n+型掺杂多晶硅层6，氮化钨层7，钨层8依次层叠在栅氧化膜5上。
由氧化硅构成的层间绝缘膜12覆盖栅电极9，杂质扩散区域11及STI10的各个暴露面并形成在整个面上。在杂质扩散区域11，可施加预定的偏置电压。也可不施加偏置电压。在杂质扩散区域11，及邻接杂质扩散区域11侧的栅电极9的端部上，接触孔CH1形成在层间绝缘膜12内部。在接触孔CH1内形成有导体。具体地说，通过阻挡膜13嵌入钨插塞14。阻挡膜13的材料可采用TiN，WNX，TaW，TaN，Ta，TaCN，TaWN，TiCN，WCN等。
钨插塞14通过夹在它们中间的阻挡膜13与杂质扩散区域11接触，并且通过夹在它们中间的阻挡膜13与栅电极9上表面的一部分及其侧面接触。因此，栅电极9和本体区域15通过夹在它们中间的阻挡膜13、钨插塞14及杂质扩散区域11相互以电气形式连接。换句话说，在实施例1的DTMOSFET中，阻挡膜13，钨插塞14及杂质扩散区域11具有用于使栅电极9和本体区域15形成电连接的连接体的功能。所以，在实施例1中，上述连接体的整个底面与STI10在俯视图上形成重叠。连接栅电极9和本体区域15的区域接点可为欧姆接点，也可为肖特基接点(二极管)。
参照附图1，STI10以图中粗线为边界，形成在源区域16S，漏极区域16D及本体区域15周围。即，图中粗线表示了元件分离区域和元件形成区域之间的分界线。杂质扩散区域11形成在元件分离区域内。
图3-6为以工艺流程表示的DTMOSFET的制造方法的剖面图。参照图3，首先，在SOI基板1的元件分离区域，通过公知的开槽分离技术在硅层4内形成STI17，18是侧壁。之后，在SOI基板1的元件形成区域，通过离子注入法将硼等杂质导入硅层4内，从而形成本体区域15。接着，通过热氧化法及CVD法等，在本体区域15上按顺序形成栅极氧化膜5及栅电极9。之后，在注入掩模中使用栅电极9，通过离子注入法将磷及砷等杂质较浅地导入硅层4的上表面内，从而形成浓度较低的n-型杂质区域(图中未示出)。
接着，使用CVD法以及各向异性干法腐蚀法，在栅电极9的侧面形成由氧化硅构成的侧壁18，然后，把栅电极9以及侧壁18作用注入掩膜，通过在硅层4的上表面内使用离子注入法较深地导入磷或砷等杂质，形成较高浓度的n+型杂质区域(未图示)。由此，形成由上述n-型杂质区域和上述n+型杂质区域构成的源极区域16S以及漏极区域16D(图3中没有表示)。
参照图4，之后，通过CVD法等，在图3所示的结构中，全面形成了由氧化硅构成的层间绝缘膜12。接着，通过照版法在层间绝缘膜12上形成具有规定开口图案的光致抗蚀剂19。
参照图5，之后，采用光致抗蚀剂19作为蚀刻掩模，通过沿SOI基板1的深度方向蚀刻速率高，而且对氧化硅具有选择性的各向异性干法腐蚀法，刻蚀层间绝缘膜12以及侧壁18。由此，暴露出栅电极9端部的上表面和侧面以及硅层4上表面的一部分。之后，采用光致抗蚀剂19作为蚀刻掩模，通过沿SOI基板1的深度方向蚀刻速度速率高，而且对硅具有选择性各向异性干法腐蚀法把暴露的硅层4的上表面刻蚀预定的深度。通过以上工艺过程，凹部20可以被选择性地形成在层间绝缘膜12和硅层4内，从而暴露出栅电极9的一部分并且该凹槽20可以在平面上与STI10的一部分重叠。然后，把光致抗蚀剂19去掉。
参照图6，之后，通过在SiCl4，SiHCL3，SiH2CL2，SiH4等的原料气体中混合B2H6，BH3等气体的外延生长法采用本体区域15的硅作为晶种以使得硅沿着水平方向长大，以便在凹部20的底面上形成杂质扩散区域11。在本实施例1中，使杂质扩散区域11的上表面与STI10的上表面一致。以基板作为晶种沿横向使外延层增大的方法称为ELO(外延侧向过度增大)。之后，按顺序全面形成阻挡膜13及钨插塞14之后，通过CMP(化学机械抛光)法实现回刻蚀，从而获得图2所示的结构。在绝缘膜的上表面内挖出插塞用的槽，通过以导体填充该槽后，以CPM法使上述绝缘膜及上述导体的上表面平坦化的一系列工艺过程被称为金属镶嵌工艺。
代替钨插塞14，也可以采用镁，铂，铝，钴，钛，钼，锆，钽，铜，银，金等金属插塞。
若采用所述实施例1的半导体装置，则如图1，2所示，在用于相互连接栅电极9和本体区域15的连接体(阻挡膜13，钨插塞14及杂质扩散区域11)中，形成在SOI基板内的杂质扩散区域11完全形成在SOI基板1的元件分离区域内。因此，由于能够除去在使杂质扩散区域11形成在元件形成区域内的情况下产生的面积损失(图50的AP100)，因此可缩小芯片面积。
图7对应图2，为表示涉及实施例1的DTMOSFET的第1变形例的剖面图。代替钨插塞14，形成有P+型掺杂多晶硅插塞21。其它的结构与图2所示的结构相同。
图8对应图2，为表示涉及实施例1的DTMOSFET的第2变形例的剖面图。代替从硅层4上表面延伸至BOX层3的上表面的STI10，形成STI22，其底面没有达到BOX层3的上表面。其它的结构与图2所示的结构相同。
图9对应图2，为表示涉及实施例1的DTMOSFET的第3变形例的剖面图。在形成代替钨插塞14的掺杂多晶硅插塞21的同时，形成代替STI10的STI22。其它的结构与图2所示的结构相同。
图10对应图2，为表示涉及本实施例1的DTMOSFET的第4变形例的剖面图。栅电极24是一种由n+型掺杂硅层6，氮化钨层7，钨层8，阻挡层23依次层叠在栅氧化膜5上而形成的叠层结构。侧壁25形成在栅电极24的侧面。侧壁25的材料可采用氧化硅，TEOS，氮氧化硅，氮化硅(或其复合膜)。
氮化硅膜26形成在栅电极24上。在栅电极24的上方，由氧化硅构成的层间绝缘膜12形成在氮化硅膜26上。氮化硅膜26形成在未形成杂质扩散区域11部分的STL10的上表面上方。在该部分的STI10的上方，由氧化硅构成的层间绝缘膜12形成在氮化硅膜26上。其它的结构与图2所示的结构相同。
图11-14为以工艺顺序表示图10中所示的DTMOSFET的制造方法的剖面图。参照图11，首先，使STI17形成在元件分离区域中的硅层4内后，使本体区域15形成在元件分离区域中的硅层4内。接着，在本体区域15上，按顺序形成栅氧化膜5和栅极24。
接着，通过在注入掩模中使用栅电极24的离子注入法，在硅层4的上表面内较浅地形成n-型杂质区域(图中未示出)。之后，通过CVD法及各向异性干法腐蚀法，在栅电极24的侧面形成侧壁25。接着，通过在注入掩模中使用栅电极24和侧壁25的离子注入法，在硅层4的上表面内较深地形成n+型杂质区域(图中未示出)。由此，形成由上述n-型杂质区域和上述n+型杂质区域构成的源极区域16S及漏极区域16D(图11中未出现)。随后，通过CVD法，全面形成氮化硅膜26。
参照图12，之后，在图11所示的结构上，全面形成由氧化硅构成的层间绝缘膜12。接着，在层间绝缘膜12上形成具有规定开孔图案的光致抗蚀剂19。
参照图13，之后，采用光致抗蚀剂19作为蚀刻掩模，通过沿SOI基板1的深度方向蚀刻速率提高，而且对氧化硅具有选择性的各向异性干法腐蚀法，刻蚀层间绝缘膜12。这样使氮化硅膜26暴露出来。
参照附图14，之后，通过蚀刻去除暴露出的氮化硅膜26。这就使得栅电极24一部分上表面以及侧壁25，一部分STI17的上表面暴露出来。之后，通过沿SOI基板1的深度方向蚀刻速率提高，而且对硅具有选择性的各向异性干法腐蚀法，把暴露的硅层4的上表面刻蚀预定的深度。通过以上步骤，凹部27就可以可选择地形成在层间绝缘膜12和硅层4内。随后，把光致抗蚀剂19去掉。
随后，通过外延生长法在凹部27的底面上形成上表面高度与STI10一致的杂质扩散区域11。接着，在按顺序全面地形成阻挡膜13和钨插塞14后，通过回刻蚀获得图10所示的结构。
如图15所示，代替形成杂质扩散区域11，可形成具有上表面高于STI10上表面的杂质扩散区域28。如图16所示，代替形成杂质扩散区域11，可形成杂质扩散区域29和硅化物层30的叠层结构。在图16中，通过外延生长法形成杂质扩散区域29后，通过全面形成钴，铂，钛，钨，镍等金属膜并进行RTA(快速热退火)，从而以自动调整方式在杂质扩散区域29上形成硅化物层30。通过采用杂质扩散区域29和硅化物层30的叠层结构，能够减小与钨插塞14的接触电阻。
如图17所示，通过氮化硅形成侧壁25，在图14所示的步骤中，通过用于除去氮化硅膜26的回刻蚀的过蚀刻法，可除去侧壁25的上部以形成侧壁31。因此，通过阻挡膜13可增大钨插塞14和栅电极24相互接触的面积，从而减小钨插塞14与栅电极24之间的接触电阻。
图18对应于图2，为表示关于本实施例1的DTMOSFET的第5变形例的剖面图，层间绝缘膜37形成在图2所示的结构的整个面上。在层间绝缘膜37内，可选择地形成阻挡膜38和钨插塞39。钨插塞39通过阻挡膜38与钨插塞14接触。在层间绝缘膜37中形成有金属配线40，金属配线40接触钨插塞39。金属绝缘膜41形成在金属配线40上。
在DTMOSFET中，对栅电极9和本体区域15施加共同电压。因此，如图18所示，通过共同的钨插塞14，39，能够使栅电极9和本体区域15连接在共同的金属配线40上。由此，与分别设置栅电极9用的插塞及配线，以及本体区域15用的插塞和配线的情况相比，实现了半导体装置的小型化。实施例2
图19对应于图2，为表示关于本实施例2的DTMOSFET结构的剖面图。在关于上述实施例1的DTMOSFET中，在STI10的上表面可选择地形成杂质扩散区11，通过阻挡膜13使杂质扩散区域11和钨插塞14相互接触，从而构成由阻挡膜13，钨插塞14和杂质扩散区域11形成的连接体。
相反，在本实施例2的DTMOSFET中，不形成杂质扩散区域11，而是从层间绝缘膜12的上表面延伸至STI10的上表面内形成接触孔CH2，通过阻挡膜13，以钨插塞14填充在接触孔CH2内。以此通过阻挡膜13和钨插塞14使栅电极9和本体区域15相互电气连接在一起。即，在本实施例2的DTMOSFET中，阻挡膜13和钨插塞14起到了用于相互电气连接栅电极9和本体区域15的连接体的功能。
例如参照图2，在上述本实施例1的DTMOSFET中，杂质扩散区域11与本体区域15直接接触。由此，通过DTMOSFET制造工艺中的各种热处理，在杂质扩散区域11中所含的硼等杂质朝本体区域15内扩散，结果，出现了狭窄通道效果显著的情况。相反，在本实施例2的DTMOSFET中，由于阻挡膜13介于在硅层4内形成的部分钨插塞14和本体区域15之间，由此，能够抑制钨插塞14中金属原子朝本体区域15内的热扩散，从而抑制了狭窄通道效果的产生。
图20对应图19，为表示本实施例2的DTMOSFET的第1变形例的剖面图。代替钨插塞14，可形成P+型掺杂多晶硅插塞21。其它的结构与图2所示的结构相同。在这种情况下，通过介于掺杂多晶硅插塞21与本体区域15之间的阻挡膜13，能够抑制在掺杂多晶硅插塞21内所含的掺杂物朝本体区域15内的热扩散。
图21对应图19，为表示本实施例2的DTMOSFET的第2变形例的剖面图。代替从硅层4的上表面延伸至BOX层3上表面的STI10，可形成STI22，其具有未到达BOX层3上表面的底面。其它结构同图19所示的结构相同。另外，采用STI22的结构也可适用于图20所示的DTMOSFET。
图22对应图19，为表示本实施例2的DTMOSFET的第3变形例的剖面图。栅电极24形成掺杂多晶硅层6，氮化钨层7，钨层8，阻挡层23按顺序层叠在栅氧化膜5上的叠层结构。在栅电极24的侧面形成有侧壁25。
氮化硅膜26形成在栅电极24上。在栅电极24的上方，由氧化硅构成的层间绝缘膜12形成在氮化硅膜26上。氮化硅膜26形成在未形成钨插塞14部分的STI10的上表面上。在这部分的STI10的上方，由氧化硅构成的层间绝缘膜12形成在氮化硅膜26上。其它的结构与图19所示的结构相同。
实施例3
图23为概略性描述了本发明第3实施例的DTMOSFET结构的俯视图，图24为剖面图，描述了关于沿图23中所示的线X2的位置的剖面结构。参照图24，杂质扩散区域11在SOI基板1内，横跨形成在元件形成区域和元件分离区域的边界部分的两个区域中。这样，在本实施例3的DTMOSFET中，杂质扩散区域11的一部分形成在元件分离区域内。即，由阻挡膜13，钨插塞14及杂质扩散区域11构成的连接体的底面的一部分平面交叠在STI10上。在形成于元件形成区域的部分杂质扩散区域11的底面和BOX层3的上表面之间，本体区域15从栅电极9的下方延伸形成。本实施例3的DTMOSFET的其它结构与图2所示的上述实施例1的DTMOSFET的结构相同。
参见图23，STI32以图中粗线为边界，形成在源极区域16S，漏极区域16D，本体区域15及一部分杂质扩散区域11的周围。即，图中的粗线表示了元件形成区域和元件分离区域的边界。
图25-27为剖面图，以工艺顺序表示了图24所示的DTMOSFET的制造方法。参照图25，首先，在使STI33形成在元件分离区域中的硅层4内后，使本体区域15形成在元件形成区域中的硅层4内。接着，在元件形成区域和元件分离区域的边界之间留出规定的间隙，在本体区域15上按顺序形成栅氧化膜5及栅电极9。
接着，通过将以栅电极9用作注入掩模的离子注入法，可在硅层4的上表面内较浅地形成n-型杂质区域(图中未示出)。接着，通过CVD方法及各向异性干法腐蚀法可在栅电极9的侧面形成由氧化硅构成的侧壁18。接着，通过在注入掩模中使用栅电极9和侧壁18的离子注入法，可在硅层4的上表面内较深地形成n+型杂质区域(图中未示出)。以此形成由上述n-型杂质区域和n+型杂质区域构成的源极区域16S，漏极区域16D(图25中未示出)。
参见图26，接着，在图25所示的结构中，全面地形成由氧化硅构成的层间绝缘膜12。随后，在层间绝缘膜12上形成具有规定开口图形的光致抗蚀剂19。
参见图27，随后，将光致抗蚀剂19用作蚀刻掩模，通过沿SOI基板1的深度方向具有高刻蚀率的各向异性干法腐蚀法，刻蚀层间绝缘膜12，侧壁18，STI32上表面的一部分及硅层4上表面的一部分。以此在层间绝缘膜12及硅层4内可选择地形成凹槽34。之后，除去光致抗蚀剂19。
接着，通过外延生长法在凹槽34的底面形成上表面高度与STI32一致的杂质扩散区域11，随后，按顺序全面地形成阻挡膜13和钨插塞14后，通过回刻蚀获得图24所示的结构。
在本实施例的DTMOSFET中，与图2所示的上述实施例1的DTMOSFET相比，由于扩大了杂质扩散区域11与本体区域15的接触面积，因此能够减小杂质扩散区域11与本体区域15间的接触电阻。结果，能够增强栅电极9与本体区域15之间的电气耦合。
此外，由于杂质扩散区域11的一部分形成在元件分离区域内，因此，与在图50，51中所示的以往的DTMOSFET的面积损失AP100相比，能够抑制杂质扩散区域11形成在元件形成区域时产生的面积损失AP1。结果，与以往的DTMOSFET相比，能够缩小芯片的面积。
图28对应图24，为表示本实施例3中DTMOSFET的第1变形例的剖面图。与上述实施例2中DTMOSFET相同，代替形成杂质扩散区域11，可形成从层间绝缘膜12的上表面延伸至STI10上表面的接触孔，并由阻挡膜13和钨插塞14填充。其它的结构与图24所示的结构相同。
图29对应图24，为表示本实施例3的DTMOSFET的第2变形例的剖面图。代替由硅层4的上表面延伸至BOX层3下表面的STI32，可形成STI35，其具有未到达BOX层3上表面的底面。其它的结构与图24所示的结构相同。
图30对应图24，为表示本实施例3的DTMOSFET的第3变形例的剖面图。在图28所示的DTMOSFET中，可采用图29所示的STI35。其它的结构与图24所示的结构相同。
图31对应图24，为表示本实施例3的DTMOSFET的第4变形例的剖面图。栅电极24形成掺杂多晶硅层6，氮化钨层7，钨层8和阻挡层23依次在栅氧化膜5上的交叠的叠层结构。侧壁25形成在栅电极24的侧面。
氮化硅膜26形成在栅电极24上。在栅电极24的上方，由氧化硅构成的层间绝缘膜12形成在氮化硅膜26上。并且，在未形成钨插塞14部分的STI32的上表面上，形成有氮化硅膜26。在该部分的STI32的上方，层间绝缘面12形成在氮化硅膜26上。其它的结构与图24所示结构相同。
图32对应图24，为表示本实施例3中DTMOSFET的第5变形例的剖面图。代替具有形成杂质扩散区域11的上表面的STI32，可形成STI33，STI33具有未形成杂质扩散区域11的上表面，另外，代替形成在硅层4的上表面内的杂质扩散区域11，可形成从硅层4的上表面延伸至BOX层3上表面的P+型杂质扩散区域36。钨插塞14横跨形成在元件形成区域和元件分离区域，钨插塞14的底面在元件形成区域接触通过阻挡膜13杂质扩散区域36，在元件分离区域通过阻挡膜13接触STI33的上表面。与接触STI33侧相对侧的杂质扩散区域36的侧面全面地接触本体区域5的侧面。
实施例4
图33对应图2，为表示本发明第4实施例的DTMOSFET结构的剖面图。P+型杂质扩散区域41横跨形成在SDI基板41上的元件形成区域和元件分离区域的边界部分的两个区域中。即，杂质扩散区域41的一部分形成在元件分离区域内。杂质扩散区域41的底面分别在元件形成区域接触本体区域15，在元件分离区域接触STI22的上表面。并且，杂质扩散区域41的上表面通过阻挡膜13接触钨插塞14。即，在本实施例4的DTMOSFET中，由阻挡膜13，钨插塞14及杂质扩散区域41构成的连接体的底面的一部分平面交叠在STI33上。
栅电极24是由掺杂多晶硅层6，氮化钨层7，钨层8和阻挡层23依次在栅氧化膜5上形成的叠层结构。在栅电极24的侧面形成侧壁25。氮化硅膜26形成在栅电极24上。在栅电极24的上方，由氧化硅形成的层间绝缘膜12形成在氮化硅膜26上。并且，氮化硅膜26形成在未形成杂质扩散区域41部分的STI33的上表面上。在这部分的STI33的上方，层间绝缘膜12形成在氮化硅膜26上。本实施例的DTMOSFET的其它结构与图2所示的上述实施例1的TMOSFET的结构相同。
图34-37为剖面图，以工艺顺序表示了图33所示的DTMOSFET的制造方法。参照图34，首先，在使STI33形成在元件分离区域中的硅层4内后，使本体区域15形成在元件形成区域中的硅层4内。接着，在元件形成区域和元件分离区域的边界之间留出规定的间隙，在本体区域15上按顺序形成栅氧化膜5及栅电极24。
接着，通过将以栅电极24用作注入掩模的离子注入法，在硅层4的上表面内较浅地形成n-型杂质区域(图中未示出)。接着，通过CVD方法及各向异性干法腐蚀法在栅电极24的侧面形成由氧化硅构成的侧壁25。接着，通过在注入掩模中使用栅电极24和侧壁25的离子注入法，在硅层4的上表面内较深地形成n+型杂质区域(图中未示出)。以此形成由上述n-型杂质区域和n+型杂质区域构成的源极区域16S，漏极区域16D(图25中未示出)。接着，通过CVD法全面地形成氮化硅膜26。
参见图35，接着，在图34所示的结构中，全面地形成由氧化硅构成的层间绝缘膜12。随后，在层间绝缘膜12上形成具有规定开口图形的光致抗蚀剂19。
参见图36，随后，将光致抗蚀剂19用作蚀刻掩模，通过沿SOI基板1的深度方向腐蚀率高，而且对氧化硅具有选择性的各向异性干法腐蚀法刻蚀层间绝缘膜12。以此暴露出氮化硅膜26。
随后，通过刻蚀除去暴露的氮化硅膜26。以此暴露出栅电极24上表面的一部分，侧壁25，本体区域15上表面的一部分，STI33上表面的一部分。随后，除去光致抗蚀剂19。
参照附图37，随后，以本体区域15的硅作为晶种，通过外延生长硅，在本体区域15和STI33上以规定的膜厚度形成杂质扩散区域41。也可通过CVD法形成杂质扩散区域41。随后，在按顺序全面地形成阻挡膜13和钨插塞14后，通过回刻蚀获得图33所示的结构。在获得图36所示的结构后，也可以省略形成杂质扩散区域41的步骤，形成阻挡膜13和钨插塞14。
在所述第4实施例的DTMOSFET中，由于杂质扩散区域41的一部分形成在元件分离区域内，因此，与在图50，51中所示的以往DTMOSFET的面积损失AP100相比，能够抑制在元件形成区域内形成杂质扩散区域41时产生的面积损失AP1。结果，与以往的DTMOSFET相比，能够缩小集成电路块的面积。
此外，在具有栅电极24的n+型掺杂硅层6和形成在SOI基板1上的P+型杂质扩散区域41之间形成由绝缘膜构成的侧壁25。因此，能够避免在掺杂多晶硅层6与杂质扩散区域41之间形成pn结。
图38对应图33，为表示本实施例4的DTMOSFET的变形例的剖面图。代替从硅层4上表面至BOX层3上表面的SOI33，形成STI42，其具有未达到BOX层3上表面的底面。其它的结构与图33所示的结构相同。
实施例5
图39为表示本发明第5实施例的DTMOSFET结构的剖面图。SOI基板1具有夹有元件分离区域的第1和第2元件形成区域。在第1元件形成区域中，在硅层4内形成P型本体区域15a。在本体区域15a上，通过栅极氧化膜5a形成栅电极9a。栅电极9a形成n+型掺杂硅层6a，氮化钨层7a及钨层8a依次层叠在栅氧化膜5a上的叠层结构。另外，除邻接元件分离区域侧的端部外，在栅电极9a的上表面上形成由氧化硅构成的层间绝缘膜12。
在第2元件形成区域中，在硅层4内形成P型本体区域15b。在本体区域15b上，通过栅极氧化膜5b形成栅电极9b。栅电极9b与栅电极9a相同，形成n+型掺杂多晶硅层6b，氮化钨层7b及钨层8b依次层叠在栅氧化膜5b上的叠层结构。另外，除邻接元件分离区域侧的端部外，在栅电极9b的上表面上形成由氧化硅构成的层间绝缘膜12。
在元件分离区域，在硅层4的上表面内，形成p+型杂质扩散区域11。另外，在杂质扩散区域11和BOX层3之间形成STI10。杂质扩散区域11同时接触本体区域15a，15b。在由层间绝缘膜12，栅电极9a，9b及杂质扩散区域11限定的凹槽内，通过阻挡膜13形成钨插塞14。结果，栅电极9a，9b及本体区域15a，15b通过钨插塞14分别电连接在一起。
本体区域15a，15b及掺杂多晶硅层6a，6b的导电型的关系如上所述，为(1)在第1和第2元件形成区域内，每一个都形成表面沟道的NMOSFET的情况，或在(2)第1及第2元件形成区域内，每一个都形成埋设沟道型PMOSFET的情况，或(3)在第1以及第2元件形成区域的某一方中形成表面沟道的NMOSFET，在另一方中形成埋设沟道型PMOSFET的情况。
例如在(3)的情况下，通过形成在第1元件形成区域内的MOSFET，形成在第2元件形成区域内的MOSFET，能够构成CMOS转换电路。在这种情况下，由于将共用的信号输入XNMOSFET及PMOSFET的各个栅极，因此，如图39所示，可采用通过钨插塞14和阻挡膜13使栅电极9a，9b相互连接的结构。CMOS转换电路使用在驱动器或者将多个CMOS转换器交叉耦合的SRAM等中。
这样，在实施例5的DTMOSFET中，采用夹持元件分离区域相互邻接的多个DTMOSFET共用在该元件分离区域内形成的杂质扩散区域11，钨插塞14和阻挡膜13的结构。因此，与将杂质扩散区域11或钨插塞14等分别设置在各DTMOSFET相比，能够缩小芯片的面积。
在以上的说明中，虽然以上述实施例1的DTMOSFET为基础，以适用第5实施例的发明为例作出了描述，但是，也能够以上述实施例2～4的发明为基础，适用第5实施例的发明。
实施例6
图40为表示使用了DTMOSFET的电路一例的电路图。晶体管QN1为具有栅极G1，漏极D1，源极S1和本体B1的DTMOSFET。晶体管QN2为具有栅极G2，漏极D2和源极S2的增强型或耗尽型MOSFET。晶体管QN1的栅极G1和本体B1通过晶体管QN2彼此相连。
图41为示意性表示构成图40所示电路的半导体结构的平面图，其中，43、45、46、48、49、51、53为接触插头；44、47、50、52为配线。晶体管QN2的漏极D2通过接触插头45连接在晶体管QN1的本体B1(图中41未示出)上。晶体管QN1的栅极G1通过接触插头46连接配线47。配线47通过接触插头48连接晶体管QN2的源极S2。
通过配线50和接触插头49将电源电位VDD输入到晶体管QN1的漏极D1。通过配线52和接触插头51将接地电位输入到晶体管QN1的源极S1上。通过配线(图中未示出)和接触插头53将栅极电压V1输入到晶体管QN2的栅极G2上。
图42为剖面图，表示了关于沿图41所示线X3的位置的剖面结构。栅电极G1是一种由掺杂多晶硅层6，氮化钨层7，钨层8依次层叠形成的叠层结构。接触插头45由阻挡膜13和钨插塞14构成。在STI10的上表面内选择地形成杂质扩散区域11。杂质扩散区域11的侧面接触本体区域15(相当于图40中所示的本体B1)，上表面与接触插头45接触。为了防止栅电极G1和接触插头45电接触，形成由绝缘膜构成的侧壁53。侧壁53形成在由层间绝缘膜12，栅电极G1和杂质扩散区域11限定的凹槽的侧面。
在图42中，虽然以上述实施例1的DTMOSFET为基础，对适用第6实施例的发明的例子作出了描述，但是，也能够以上述实施例2～4的发明为基础，适用第6实施例的发明。
参照图40，在栅电极G1和体B1直接连接的情况下，为了防止驱动寄生双极型晶体管，必须把对晶体管QN1栅极G1的输入电压VIN抑制到小于0.6。相反，在第6实施例中，通过晶体管QN2使晶体管QN1的栅极G1和体B1相互连接。因此，通过将所述晶体管QN2作为产生偏压用的晶体管，能够进行调整使得向体B1施加的体电压被限制在0.6V以下。这样，可将输入电压VIN的电压值限定为大于0.6V的值，由于增大了晶体管QN1的驱动电流，因此，本发明可适用于时钟驱动器，缓冲器等。
如图42所示，通过在STI10的上表面内形成杂质扩散区域11，能够避免在元件形成区域内形成杂质扩散区域11而产生的面积损失。
另外，为了避免由晶体管QN2的栅极电压V1引起的附加功耗，最好把晶体管QN2的特征曲线设定成在栅极电压V1为0V时晶体管QN2开始工作。
在图40中，虽然表示了作为产生偏压用的晶体管，在晶体管QN1的栅极G1和体B1之间仅连接单体晶体管QN2的情况，但是如图43所示，也可在栅极G1和体B1之间连接用多个晶体管构成的偏压发生电路54。
实施例7
图44为表示本发明第7实施例的半导体结构的剖面图。第7实施例的半导体装置由于使用了光敏元件而对图2所示的实施例1的DTMOSFET作了改进。具体地说，代替由掺杂多晶硅层6，氮化钨层7及钨层8构成的栅电极9，形成由透光材料构成的栅电极55。栅电极55处于电浮置状态。本实施例7的DTMOSFET的其它结构与图2所示的上述实施例1的DTMOSFET结构相同。
在图44中，虽然以上述实施例1的DTMOSFET为基础，示出适用第7实施例的发明的例子，但是，也能够以上述实施例2～4的发明为基础，适用第7实施例的发明。
图45为用于说明图44所示光敏元件动作的示意图。在DTMOSFET的源极区域56施加有接地电位，且漏极区域57连接电池等电源58。如果照射在光敏元件上的光透过栅电极55到达本体区域15，则通过光能产生激励，在本体区域15中产生电子-空穴对。电子通过耗尽层纵向的电场漂移至硅层56的表面，进而受漏极区域57的正电位吸引，漂移到漏极区域57内。
另一方面，由于空穴聚集在本体区域15中，本体区域15的电位上升，与此相伴，由于电连接本体区域15的栅电极55的电位上升，因此驱动DTMOSFET。结果，在源极和漏极之间流过电流，并且，使在本体区域15聚集的空穴漂移进入源极区域56。
图46为表示栅极体电流IGB相对于栅极体电压VGB的特性的曲线图。图46表示了使0V电压施加在源极区域56，漏极区域57及硅基板1的情况下的特性。可知，照射光的强度越强，流过栅极体电流IGB越多。并且，由于在源极区域56和漏极区域57施加有0V电压，因此，晶体管并不会放大栅极体电流IGB。
图47为表示相对于照射光强度的光电流IP及增益的特性曲线图。此处，表示了在源极和漏极之间施加1V电压时的特性。可知，照射光的强度越强，光电流IP越大。所述增益是通过在源极-漏极的电压为1V时漏极电流值除以源极-漏极的电压为0V时电流IGB值的1/2求得的。1/2的原因在于在源极-漏极之间，或在体-漏极之间产生反向偏压的情况下，在两者之间流过电流。
因此，在实施例7的半导体装置中，在使用DTMOSFET的光敏元件中，在栅电极55和本体区域15之间的连接结构中，采用了上述实施例1所示的连接结构。具体来说，通过钨插塞14及杂质扩散区域11连接栅电极55和本体区域15，从而在SOI基板1的元件分离区域内形成杂质扩散区域11。从而，由于能够完全避免在元件分离区域内形成杂质扩散区域11时产生的面积损失(图50中AP100)，因此能够实现光敏元件的小型化。
在上述实施例1-7中，虽然以多金属结构的栅电极为例进行了说明，但是其它结构(例如，金属栅极结构)的栅电极也可适用于本发明中。
本发明的技术效果
若采用本发明权利要求1的装置，则由于连接体的至少一部分形成在元件分离区域内，因此能够避免或抑制当连接体形成在元件形成区域内时产生的面积损失。
并且，若采用本发明权利要求2的装置，则由于连接体的全部形成在元件分离区域内，因此，能够完全避免当连接体形成在元件形成区域内时产生的面积损失。
若采用本发明权利要求3的装置，则由于连接体的一部分形成在元件分离区域内，因此能够抑制当连接体形成在元件形成区域内时产生的面积损失。并且，由于增大了连接体与本体区域的接触面积，因此降低了两者之间的接触电阻。
若采用本发明权利要求4的装置，则由于不必为了在半导体层上表面内形成接触孔而刻蚀半导体层，因此能够避免由该蚀刻对半导体层所造成的损伤。
若采用本发明权利要求5的装置，则由于使绝缘膜介于彼此导电类型不同的第1半导体层和第2半导体层之间，因此能够避免在两个半导体层之间形成pn结。
若采用本发明权利要求6的装置，则能够抑制构成连接体的原子由制造工序中的各种热处理在本体区域内进行热扩散。
若采用本发明权利要求7的装置，则能够以半导体装置作为光敏元件使用。
若采用本发明权利要求8的装置，则由于第1半导体元件和第2半导体元件共有一个连接体，因此与分别形成连接体的情况相比，能够实现半导体装置的小型化。
若采用本发明权利要求9的装置，则由于连接体的至少一部分形成在元件分离区域内，因此能够避免或抑制当连接体形成在元件形成区域内时产生的面积损失。
若采用本发明权利要求10的装置，则在对栅电极施加大于0.6V电压的高电压情况下，由于通过偏压产生装置将体电压限制在0.6V以下，因此能够避免驱动寄生双极型晶体管。
若采用本发明权利要求11的装置，则由于连接体的至少一部分形成在元件分离区域，因此能够避免或抑制在使连接体形成在元件形成区域内的情况下产生的面积损失。

Claims (15)

1.一种半导体装置，其包括：
叠层结构的SOI基板，其中依次层叠有半导体基板，绝缘层及半导体层，
元件分离绝缘膜，形成在所述SOI基板的元件分离区域中的所述半导体层内，
本体区域，选择地形成在在由所述元件分离绝缘膜限定的所述SOI基板的元件形成区域中的所述半导体层内，
栅电极，其通过栅极绝缘膜形成在所述本体区域上，
覆盖所述元件分离绝缘膜及所述栅电极的层间绝缘膜，
可选择地形成在所述层间绝缘膜中的接触孔，以便暴露出所述层间绝缘膜的一部分且在平面图上与所述元件分离绝缘膜的一部分重叠，以及
连接体，包括形成在所述接触孔内的导体，以便电连接所述栅电极及所述本体区域，
其中，所述连接体底面的至少一部分在平面图中与所述元件分离绝缘膜重叠。
2.根据权利要求1所述的半导体装置，其特征在于：所述元件分离绝缘膜为完全分离型的元件分离绝缘膜，从所述半导体层的上表面延伸至所述绝缘层的上表面。
3.根据权利要求1所述的半导体装置，其特征在于：所述元件分离绝缘膜为部分分离型的元件分离绝缘膜，其底面没有到达所述绝缘层上表面。
4.根据权利要求1所述的半导体装置，其特征在于：在所述接触孔的下方，所述连接体中所述底面的全部与所述元件分离绝缘膜重叠。
5.根据权利要求1所述的半导体装置，其特征在于：在所述接触孔的下方，所述连接体中所述底面的一部分与所述元件分离绝缘膜重叠。
6.根据权利要求5所述的半导体装置，其特征在于：所述接触孔形成在所述半导体层上表面的上方。
7.根据权利要求6所述的半导体装置，其特征在于：所述栅电极具有第1导电型的第1半导体层，
所述连接体具有与所述第1导电型不同的第2导电型的第2半导体层，
所述半导体装置还设有形成在所述第1半导体层与所述第2半导体层之间的绝缘膜。
8.根据权利要求1所述的半导体装置，其特征在于：其还设有形成于所述连接体与所述本体区域界面的阻挡膜。
9.根据权利要求1所述的半导体装置，其特征在于：所述栅电极为具有透光性的栅电极。
10.一种半导体装置，其设有：
叠层结构的SOI基板，其中依次层叠有半导体基板，绝缘层及半导体层，且具有通过元件分离区域相互分离的第1及第2元件形成区域，
元件分离绝缘膜，形成在所述元件分离区域中的所述半导体层内，
第1半导体元件，其形成在所述第1元件形成区域内，且具有可选择地形成在所述半导体层内的第1本体区域，通过第1栅极绝缘膜形成在所述第1本体区域上的第1栅电极，
第2半导体元件，其形成在所述第2元件形成区域内，且具有可选择地形成在所述半导体层内的第2本体区域，通过第2栅极绝缘膜形成在所述第2本体区域上的第2栅电极，
覆盖所述元件分离绝缘膜及所述第1和第2栅电极的层间绝缘膜，
可选择地形成在所述层间绝缘膜内的接触孔，以便暴露出所述第1栅电极的一部分和所述第2栅电极的一部分，
连接体，其含有形成在所述接触孔内的导体，以便使所述第1和第2栅电极与所述第1和第2本体区域电连接在一起。
11.根据权利要求10所述的半导体装置，其特征在于：所述连接体底面的至少一部分在平面图中与所述元件分离绝缘膜重叠。
12.根据权利要求11所述的半导体装置，其特征在于：所述连接体底面的全部与所述元件分离绝缘膜重叠。
13.一种半导体装置，其包括：
叠层结构的SOI基板，其中在依次层叠有半导体基板，绝缘层及半导体层，
元件分离绝缘膜，其在所述SOI基板的元件分离区域中形成于所述半导体层内，
本体区域，其在由所述元件分离绝缘膜限定的所述SOI基板的元件形成区域中，可选择地形成在所述半导体层内，
栅电极，其通过栅极绝缘膜形成在所述本体区域上，
偏压发生装置，其连接在所述本体区域与所述栅电极之间，且将施加在所述本体区域的体电压限制在0.6V以下。
14.根据权利要求13所述的半导体装置，其特征在于：其还设有，
覆盖所述元件分离绝缘膜及所述栅电极的层间绝缘膜，
可选择地形成在所述层间绝缘膜内的接触孔，以便暴露出所述层间绝缘膜的一部分且在平面图上与所述元件分离绝缘膜的一部分重叠，
连接体，其含有形成在所述接触孔内的导体，且电连接所述本体区域，
在所述接触孔的下方，所述连接体底面的至少一部分在平面图中与所述元件分离绝缘膜重叠。
15.根据权利要求14所述的半导体装置，其特征在于：还设有由绝缘膜构成的侧壁，其用于防止所述栅电极与所述导体电接触。
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TW (1) TW495982B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402865B2 (en) 2004-08-27 2008-07-22 Renesas Technology Corp. Semiconductor device including a contact connected to the body and method of manufacturing the same
CN102054868A (zh) * 2009-10-26 2011-05-11 三菱电机株式会社 半导体装置及其制造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274264A (ja) 2000-03-24 2001-10-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6545333B1 (en) * 2001-04-25 2003-04-08 International Business Machines Corporation Light controlled silicon on insulator device
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6867462B2 (en) 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
JP2004119884A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
US6791190B1 (en) * 2003-05-09 2004-09-14 Macronix International Co., Ltd. Self-aligned contact/borderless contact opening and method for forming same
KR100501706B1 (ko) * 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
DE102004031606B4 (de) * 2004-06-30 2009-03-12 Infineon Technologies Ag Integrierte Schaltungsanordnung mit pin-Diode und Herstellungsverfahren
US7563713B2 (en) * 2005-02-23 2009-07-21 Teledyne Scientific & Imaging, Llc Semiconductor devices having plated contacts, and methods of manufacturing the same
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP4764160B2 (ja) * 2005-12-21 2011-08-31 株式会社東芝 半導体装置
US7790527B2 (en) * 2006-02-03 2010-09-07 International Business Machines Corporation High-voltage silicon-on-insulator transistors and methods of manufacturing the same
US7446001B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
US7442619B2 (en) * 2006-05-18 2008-10-28 International Business Machines Corporation Method of forming substantially L-shaped silicide contact for a semiconductor device
US8587062B2 (en) * 2007-03-26 2013-11-19 International Business Machines Corporation Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts
EP3346611B1 (en) 2008-02-28 2021-09-22 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8410554B2 (en) 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964467B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Method, structure and design structure for customizing history effects of soi circuits
US8420460B2 (en) * 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964897B2 (en) 2008-07-22 2011-06-21 Honeywell International Inc. Direct contact to area efficient body tie process flow
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
JP2011096904A (ja) * 2009-10-30 2011-05-12 Renesas Electronics Corp 半導体装置およびその製造方法
US8940634B2 (en) * 2011-06-29 2015-01-27 International Business Machines Corporation Overlapping contacts for semiconductor device
JP5944266B2 (ja) 2012-08-10 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
FR3038775A1 (fr) 2015-07-09 2017-01-13 St Microelectronics Sa Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi
US10096708B2 (en) 2016-03-30 2018-10-09 Stmicroelectronics Sa Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate
FR3053834B1 (fr) 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2547663B2 (ja) * 1990-10-03 1996-10-23 三菱電機株式会社 半導体装置
US5559368A (en) 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5525531A (en) * 1995-06-05 1996-06-11 International Business Machines Corporation SOI DRAM with field-shield isolation
US5753955A (en) * 1996-12-19 1998-05-19 Honeywell Inc. MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates
US5805496A (en) 1996-12-27 1998-09-08 International Business Machines Corporation Four device SRAM cell with single bitline
US6005794A (en) 1997-06-27 1999-12-21 Texas Instruments Incorporated Static memory with low power write port
KR100480578B1 (ko) * 1997-12-27 2005-05-16 삼성전자주식회사 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법
JPH11284146A (ja) * 1998-03-30 1999-10-15 Nippon Steel Corp 半導体記憶装置及びその製造方法
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
KR20000010131A (ko) * 1998-07-30 2000-02-15 김영환 에스오아이 소자
KR20000027651A (ko) * 1998-10-28 2000-05-15 김영환 에스오아이(soi)구조를 갖는 반도체 소자 제조방법
JP2001077368A (ja) * 1999-09-03 2001-03-23 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402865B2 (en) 2004-08-27 2008-07-22 Renesas Technology Corp. Semiconductor device including a contact connected to the body and method of manufacturing the same
CN102054868A (zh) * 2009-10-26 2011-05-11 三菱电机株式会社 半导体装置及其制造方法
CN102054868B (zh) * 2009-10-26 2013-08-21 三菱电机株式会社 半导体装置及其制造方法
US8723254B2 (en) 2009-10-26 2014-05-13 Mitsubishi Electric Corporation Semiconductor device and manufacturing method thereof

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Publication number Publication date
US6429487B1 (en) 2002-08-06
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DE10106423A1 (de) 2002-02-07
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JP2002033484A (ja) 2002-01-31
KR100361949B1 (ko) 2002-11-22

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