CN1327508C - 半导体装置的制造方法 - Google Patents
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Abstract
一种半导体装置具有多层配线结构，该多层配线结构具有：第1层间绝缘膜；形成在上述第1层间绝缘膜上、具有比上述第1层间绝缘膜大的硬度以及弹性率的第2层间绝缘膜，其通过如下工序制造：在上述第2层间绝缘膜上通过反射防止膜形成抗蚀膜的工序；对上述抗蚀膜进行曝光以及显影而形成抗蚀图形的工序；将上述抗蚀图形作为掩膜，图形成型上述反射防止膜以及上述多层配线结构的工序，此时，作为上述反射防止膜，使用无应力或者积蓄压缩应力的膜。
Description
技术领域
本发明一般涉及半导体装置，特别是涉及具有多层配线结构的半导体装置的制造方法。
根据现有技术，由于半导体装置的精密化，需要实现沿着标量规则的动作速度的高速化。另一方面，在最近的高密度半导体集成电路装置中，为了在各个半导体装置之间进行配线而通常使用多层配线结构，在该多层配线结构中，半导体装置非常精密化的情况下，多层配线结构中的配线图形很接近，配线图形之间的寄生电容会导致产生配线延迟的问题。
因此，根据现有技术，为了解决上述多层配线结构中的配线延迟的问题，进行了这样的研究，即在多层配线结构中构成层间绝缘膜的绝缘膜上，使用以炭化氢类或者氟代烃类的有机绝缘膜为代表的低介电常数膜(所谓low-K膜)来代替现有使用的SiO2类的绝缘膜，且配线图形上使用低阻抗的铜(Cu)来代替现有使用的A1。该有机绝缘膜的介电常数一般是2.3～2.5，该值比现有的SiO2层间绝缘膜要低40％～50％。
低介电常数膜一般密度小，由此导致与配线图形的密封性、耐湿性等方面残留有问题。由此，现在的情况下，大多在形成超精密化配线图形、而配线延迟的问题十分严重的多层配线结构下层部上使用低介电常数膜和Cu配线图形，在配线图形间隔比较宽松的多层配线结构的上层部上使用密封性能优异的现有的SiO2层间绝缘膜，即所谓的混合型结构。
背景技术
图1表示现有典型的具有多层配线结构的半导体装置10的结构。
参照图1，半导体装置10形成在Si基板11中用元件分离结构11B划分成的元件区域11A上，包括：通过在上述Si基板11上形成的栅绝缘膜12而形成的栅电极13；形成在上述栅电极13的两侧的一对扩散区域11a、11b。
用侧壁绝缘膜13a、13b覆盖上述栅电极13的侧壁面，而且在上述Si基板11上，形成典型的由高密度等离子体氧化膜构成的绝缘膜110，从而覆盖上述栅电极13以及侧壁绝缘膜13a、13b。
在上述绝缘膜110上形成典型的由ダウケミカル公司在市面上发售的、其注册商标为SiLK的低介电常数有机层间绝缘膜14，在上述层间绝缘膜14中形成Cu配线图形14A、14B。上述Cu配线图形14A、14B分别通过在上述绝缘膜110中延伸的接触插件14P、14Q而与扩散区域11a，11b电连接。
在上述层间绝缘膜14上形成同样的低介电常数有机层间绝缘膜15，在上述层间绝缘膜15中形成Cu配线图形15A、15B。上述Cu配线图形15A、15B分别通过接触插件15P、15Q与上述配线图形14A、14B电连接。
用形成在上述层间绝缘膜15上的其它的低介电常数有机层间绝缘膜16覆盖上述低介电常数层间绝缘膜15，而且在上述层间绝缘膜16上还形成有另外的低介电常数有机层间绝缘膜17。
在图示的例子中上述层间绝缘膜16中埋设有Cu配线图形16A-16C，且上述层间绝缘膜17中埋设有Cu配线图形17A-17B，上述配线图形16A、16C与配线图形15A、15B分别通过穿透插件16P、16Q连接，且上述配线图形17A、17B与上述配线图形16A、16C通过穿透插件17P、17Q连接。
而且，在图示的例子中在上述层间绝缘膜17上依次叠层SiOC层间绝缘膜18、19、20，在上述层间绝缘膜18中埋设有用Cu构成的配线图形18A，在上述层间绝缘膜19中埋设有用Cu构成的配线图形19A，在上述层间绝缘膜20中埋设有用Cu构成的配线图形20A。
上述配线图形19A、20A通过省略了图示的穿透插件相互电连接，且上述配线图形18A通过穿透插件18P与上述配线图形17A连接。
在图示的例子中，由于Cu配线图形14A、14B、15A、15B、16A-16C、17A、17B等是通过使用了CMP工序的镶嵌(ダマシン)法或者双重镶嵌法形成的，层间绝缘膜14～17的特征在于具有平坦的主面。且由于高密度等离子体绝缘膜110也是用CMP工序对表面进行了处理，所以具有平坦的主面。
然而，这样的多层配线结构中形成上述层间绝缘膜14～17以及对应的配线图形15A、14B、16A～16C、17A、17B之后，形成SiOC膜18，而且需要对它们进行图形成型，这样的SiOC膜18的图形成型工序，通常是在SiOC膜18上形成SiN膜等的反射防止膜，对涂敷在其上的抗蚀膜进行曝光、显影而形成抗蚀图形，将该抗蚀图形作为掩膜。
图2～图4表示这样的SiOC膜的图形成型工序的例子。其中图2～4的工序，对应于图1的结构。下面的说明中，为了简略，将多层配线结构的截面图中，层间绝缘膜14以及在它下面的部分出于简化的目的将其省略。
参照图2，各个层间绝缘膜15～17包括：在其上部和下部由SiN或者SiC等构成的障壁膜15S以及15T、16S以及16T、17S以及17T，且分别用TaN和TiN等的障壁金属膜15a、15b、16a-16c、17a、17b覆盖Cu配线图形15A、15B、16A-16C、17A、17B。且上述SiOC膜18由下部层181和上部层182构成，该两个层用由SiN膜和SiC膜构成的蚀刻停止膜18M分割而成，在上述下部层181的下部上形成由SiN和SiC构成的蚀刻停止膜18S。
且参照图2，在上述上部SiOC膜182上，形成厚度大约为50nm的SiN反射防止膜18R。
图2的结构，是在图3的工序中进一步被导入到旋转涂敷装置中，在上述反射防止膜18R上通过旋转涂敷法形成抗蚀膜R。
而且图3的工序中将上述抗蚀膜R曝光、显影，在图4的工序中，将上述曝光以及显像工序的结果形成的抗蚀图形Rp作为掩膜，图形成型上述反射防止膜18R、以及它的下面的SiOC膜182和蚀刻停止膜18M、以及SiOC膜181，在上述SiOC膜182中形成与上述配线图形18A对应的配线槽18a，且在上述SiOC膜181中形成通孔18p。
且在图5的工序中，在图4的结构上通过TaN等的障壁金属膜18B堆积Cu等的导体层，并通过CMP法对它们进行研磨、去除，从而将上述配线槽18a用配线图形18A填充，并进一步得到用穿透插件18P填充了上述通孔18p的多层配线结构。在层间绝缘膜19以及20也反复进行同样的工序。
另一方面本发明的发明人发现，在混合型多层配线结构的形成工序中，其中、该混合型多层配线结构具有如图2-5所示的、由SiLK等的低介电常数层间绝缘膜14-17构成的下层部中弹性常数小、而由SiOC膜18构成的上层部中弹性常数大的特征的力学结构，在该工序中，尤其图4的工序中，在图形成型上述SiN反射防止膜18R时，如图6或者图7所示那样，在图形前端部或者弯曲部等容易产生应力集中的部位，SiN反射防止膜18R中容易产生破裂。其中图6表示在L字型图形的前端部产生的破裂的例子，图7表示在耐湿性环状图形的弯曲部产生破裂的例子。图6、7中，破裂是在上述反射防止膜18R上产生的，但是也要考虑到该破裂的情况同样可能延伸到在它的下面的SiOC膜18中，并且进一步侵入到其下的低介电常数膜15-17中的可能性。
可见，图6的结果，在11试验图形中、8图形中产生，而图7的结果在11试验图形中、1图形中产生。
特表平14-526916号公报；
特表平14-520849号公报。
发明的公开
而本发明以提供一种解决上述问题的、崭新且有用的半导体装置的制造方法为概括的主题。
本发明的其它的主题在于提供一种半导体装置的制造方法，该半导体装置具有多层配线结构，该多层配线结构是将弹性率小的第1层间绝缘膜和弹性率更大的第2层间绝缘膜叠层的结构，该制造方法中，在通过使用了反射防止膜的光刻工艺而图形成型上述第2层间绝缘膜时，可以抑制上述第2层间绝缘膜中的破裂的产生。
本发明的上述主题是，
提供一种半导体装置的制造方法，该半导体装置具有多层配线结构，该多层配线结构具有：第1层间绝缘膜；形成在上述第1层间绝缘膜上、具有比上述第1层间绝缘膜的硬度以及弹性率大的第2层间绝缘膜，其中，包括：
在上述第2层间绝缘膜上隔着反射防止膜形成抗蚀膜的工序；
对上述抗蚀膜进行曝光以及显影而形成抗蚀图形的工序；
将上述抗蚀图形作为掩膜，图形成型上述反射防止膜以及上述多层配线结构的工序，
上述反射防止膜由OPa的无应力、或者积蓄不超过100MPa的拉伸应力或压缩应力的膜构成。
根据本发明，通过用不含拉伸应力的膜来形成反射防止膜，从而在具有多层配线结构的半导体装置中，该多层配线结构是在硬度和弹性率小的第1层间绝缘膜上叠层硬度和弹性率大的第2层间绝缘膜叠层的构成，在这样的半导体装置中，可以避免对上述反射防止膜的拉伸应力集中、以及由此造成的多层配线结构中产生破裂的问题。
本发明尤其在含有曲率半径小的精密图形的超精密化半导体装置中，可以非常有效的抑制多层配线结构的破裂的产生。
本发明的其它的主题和特征，根据如下参照附图而进行的本发明的详细的说明可以更加明确。
附图的简单说明
图1是表示具有现有的多层配线结构的半导体装置的结构的图；
图2-5是表示图1的半导体装置的多层配线结构的形成工序的图；
图6-7是说明图1的半导体装置中产生的问题的图；
图8-13是说明本发明的原理的图；
图14-17是表示本发明的一个实施例的多层配线结构的形成工序的图；
图18是表示本发明使用的等离子CVD(化学气相沉积)装置的结构的图；
图19、20是表示使用图18的等离子CVD装置而形成的SiN反射防止膜中的膜应力的例子的图；
图21、22是表示本发明的一个实施例的在多层配线结构中形成的图形的例子的图。
实施发明的最佳方式
(原理)
根据图6、7，由于破裂发生在容易产生应力集中的部分上，本发明的发明人，在对构成本发明的基础的研究中，对类似图1的多层配线结构进行了应力分析。
图8-10表示该应力分析中使用的模型结构20。
参照图8，在应力分析中，使用这样的模型结构，即在Si基板21上通过厚度1000nm的SiO2膜22形成厚度2200nm的由芳香族炭化氢聚合体(ダウケミカル公司，注册商标SiLK)构成的有机绝缘膜23，在上述有机绝缘膜23上形成厚度800nm的SiOC膜24，而且在上述SiOC膜24上形成30nm厚的SiO2膜25，在上述SiO2膜25上形成厚度50nm的SiN膜26。其中，作为SiN膜26，可以使用现有技术中作为反射防止膜而使用的、折射率为2.25、衰减常数k为1.75的膜。且，该模型结构中在上述SiN反射防止膜26中积蓄的拉伸应力的值为0.5GPa。
图9是表示在上述模型结构上形成的模型图形27的图，且图10是表示将图9的模型图形的一部分，用圆圈围绕的角部放大的图。
参照图9，模型图形对应于在硅晶片上与各个芯片对应而有规律的循环而形成的耐湿环状图形，每一片的长度为10微米、宽度为1微米。如图8所示，上述模型图形贯通上述SiN膜26以及它下面的SiO2膜25，到达SiOC膜24。
且参照图10，上述模型图形在上述角部外侧具有0.3微米的曲率半径，在内侧具有0.05微米的曲率半径。
图11表示针对这样的模型结构进行的应力分析的结果。其中在该应力分析中，假设上述有机绝缘膜23具有0.27GPa的硬度和3.6GPa的弹性率，SiOC膜24具有3.6GPa的硬度和23.6GPa的弹性率。
参照图11可知，在图10所示的角部产生显著的拉伸应力的集中。
图12表示在图11的应力分析中得到的向深度方向的拉伸应力的分布。
参照图12可知，图8的模型结构20中SiO2膜25和SiN反射防止膜26中，产生非常显著的拉伸应力的集中。
可知一般作为反射防止膜而使用的SiN膜，在满足对折射率n和衰减常数k等的光学特性方面的要求的条件下形成，积蓄了超过0.1GPa达到0.5GPa的强大的拉伸应力。因此，在叠层了与有机绝缘膜24相比具有大的硬度和弹性率的SiOC膜25的图8的模型结构20中，要考虑到由于SiN反射防止膜26的存在会引起上述拉伸应力的集中。并要考虑到由于这样的应力集中而导致在上述SiN反射防止膜26以及它的下面的SiO2膜25上产生的破裂，会进一步向在它的下面的SiOC膜24传播。
相对于此，图13中示出了图8的模型结构20中除去上述SiN反射防止膜26的情况下的应力分析的结果。
如预测的那样，在图13的结果中，SiO2膜25的应力集中显著的降低了。
因此，本发明中，通过用无应力膜或者压缩应力膜形成上述SiN反射防止膜26，从而避免了在上述SiN反射防止膜26中的拉伸应力的集中，并避免了图6、7中说明的破裂产生的问题。
(第1实施例)
图14-17表示本发明的一个实施例的半导体装置40的制造工序。其中在图中，与先前说明的部分对应的部分给与相同的附图标记，并省略其说明。
参照图14，本实施例中代替积蓄强的拉伸应力的上述SiN反射防止膜18R，而使用无应力或者积蓄了压缩应力的SiN反射防止膜28R。
下面，对上述SiN反射防止膜28R的形成工序进行说明。
本实施例中，将形成上述抗蚀膜R之前的图2的多层结构导入图18所示的等离子CVD装置50中，供给硅烷等的Si原料气体和NH3等的含氮气体，在上述SiOC层间绝缘膜18上，以在膜中不积蓄拉伸应力的条件下，形成上述SiN反射防止膜28R。
参照图18，上述等离子CVD装置50具备有用排气口51A排气的处理容器51，在上述处理容器51中设置有保持被处理基板52的基板保持台52A。
在上述处理容器51的上部，设置喷洒头53，使其与上述基板保持台52A上的被处理基板52相对向，在上述喷洒头53中，分别通过线53A、53B、53C，供给硅烷(SiH4)等的Si原料气体和氨气(NH3)等的氮原料气体，还一并供给氮气体。供给的气体从在上述喷洒头53的下表面上形成的大量开口部，放出到在上述喷洒头53和上述被处理基板52之间的处理空间52C。
上述喷洒头53上还通过在图示中省略了的阻抗整合器，结合频率为13.56MHz的高频电源54，通过驱动上述高频电源54，在上述处理空间中形成等离子体52B。
在图示的等离子CVD装置50中，进一步在上述基板保持台52A上，结合以大约450kHz的频率动作的另外的RF电源55。
在图18的等离子CVD装置50中，通过从上述另外的RF电源55向上述被处理基板52供给频率大约为450kHz的高频功率，在上述被处理基板52的表面附近的空间产生电场，该电场的强度通过上述高频功率来控制，从而能够控制在上述被处理基板52的表面上形成的SiN反射防止膜28中积蓄的应力的值。
图19是表示这样的值，即在上述等离子CVD装置50中对上述SiN反射防止膜28，如下面的表1所示，在2.6Torr的压力下，400℃的基板温度中，以硅烷气体为970SCCM，氮气体为6SLM，NH3气体为1SLM的流量进行供给，从上述RF电源55以300W的能量供给频率为13.56MHz的高频功率，在上述处理空间52B中形成SiN膜28R时，使从上述RF电源55向基板保持台52A、即向被处理基板52供给的450kHz的高频功率的能量发生各种变化的情况下的、所形成的SiN膜28R中积蓄的应力的值。其中在图19中，正的应力值表示拉伸应力，负的应力值表示压缩应力。
表1
| SiH4＝970sccm |
| NH3＝1SLM |
| N2＝6SLM |
| 处理气压.＝2.6Torr |
| HFRF＝300W |
| Temp.＝400C |
参照图19可知，形成的SiN反射防止膜28R中积蓄的应力随着从电源55向上述基板52供给的RF功率的能量产生很大的变化，在上述RF功率为0的情况下，形成具有大约400MPa的非常大的拉伸应力的膜，相对于此，随着上述RF功率的增大，膜应力迅速的减少。比如在上述RF功率为200W的情况下，可以将膜应力实际上降到0。上述RF功率，超过200W继续增大的话，膜中积蓄压缩应力。
图20是表示这样的值，即在上述等离子CVD装置50中对上述SiN反射防止膜28，如下面的表2所示，在2.6Torr的压力下，400℃的基板温度中，以硅烷气体为970SCCM，氮气体为1SLM，NH3气体为1SLM的流量进行供给，从上述RF电源55以300W的能量供给频率为13.56MHz的高频功率，在上述处理空间52B中形成SiN膜28R时，使从上述RF电源55向基板保持台52A、即向被处理基板52供给的450kHz的高频功率的能量与图19的情况相同发生各种变化的情况下的、所形成的SiN膜28R中积蓄的应力的值。图20中，正的应力值表示拉伸应力，负的应力值表示压缩应力。
表2
| SiH4＝970sccm |
| NH3＝1SLM |
| N2＝1SLM |
| 处理气压.＝2.6Torr |
| HFRF＝300W |
| Temp.＝400C |
参照图20可知，形成的SiN反射防止膜28R中积蓄的应力随着从电源55向上述基板52供给的RF功率的能量产生很大的变化，在上述RF功率为100W的较小值的情况下，形成具有大约200MPa的较大的拉伸应力的膜，相对于此，随着上述RF功率的增大，膜应力迅速的减少。比如在上述RF功率为200W的情况下，可以将膜应力实际上降到0。上述RF功率，超过200W继续增大的话，膜中积蓄压缩应力。
可以确认的是，图18的等离子CVD装置50中施加在被处理基板52上的RF功率设定为零的情况下中，仅能得到上述那样的具有非常大的拉伸应力的膜来作为上述SiN反射防止膜28R，且该情况下，即使处理气体的流量和处理气压、基板温度、等离子体功率、基板52和喷洒头53之间的间隔等，各种各样的参数发生变化，也不能有效的降低膜中的拉伸应力。
这样得到的无应力或者具有压缩应力的SiN膜，具有这样的作为反射防止膜的功能的光学特性，其折射率n为2.25，衰减系数k为1.75。上述反射防止膜一般形成为大约50nm的膜厚。
因此在图15的工序中在上述反射防止膜28R上形成抗蚀膜R，且将它们曝光、显影的情况下，由于上述反射防止膜28R的效果，有效隔断了来自基板侧的反射光，可以在图16的工序中高精度的形成通孔18V或者配线槽18G。此时，由于上述反射防止膜28R为无应力膜或者压缩应力膜，即使图形成型上述通孔18V或者配线槽18G也不会产生由膜28R中的应力集中而导致的破裂的发生，且因此破裂也不会延及到其下的SiOC膜181或者182。
图21表示由本实施例形成的L字型图形的例子，图22表示由本实施例形成的耐湿环状图形的例子。图21的图形具有和先前说明的图6的图形相同的尺寸和形状，图22的图形具有和先前说明的图7的图形相同的尺寸和形状。
根据图21、22可知，这样的图形中的任何一个都不会产生破裂。同样的结果也可以用14的实验图形来得到。
而且图17的工序中在障壁金属层18b的形成之后用Cu层填充上述通孔18V或配线槽18G，而且多余的Cu层用CMP法去除，从而得到通过Cu插件或者配线图形填充上述通孔18V或者配线槽18G的结构。
这样，根据本实施例，通过使上述SiN反射防止膜28R为无应力膜或者压缩应力膜，在弹性率小的低介电常数层间绝缘膜上叠层弹性率相对较大的层间绝缘膜的所谓混合型的多层配线结构中，可以有效抑制由于图形成型时的应力集中导致的破裂的产生。这里无应力膜不仅是在膜中积蓄的应力严格的为0Pa的膜，还包括具有±100Mpa程度的膜，即具有100Mpa以下的压缩应力或者拉伸应力的膜。
而且，这样的无应力或者压缩应力膜构成的反射防止膜不仅在SiOC膜18的图形成型时有效，在其上面的SiOC膜19或者20的图形成型时也能够有效抑制破裂的产生。
(第2实施例)
在先前的实施例中，虽然使用了无应力或者具有压缩应力的、折射率n和衰减系述k也具有作为反射防止膜的适当的值的SiN膜来作为上述反射防止膜28R，但是本发明不限于SiN反射防止膜，比如还可以适用于SiON反射防止膜。
SiON膜也用通常的等离子CVD法来形成的情况下，具有200Mpa左右的拉伸应力，但本实施例中，使用He作为等离子体气体，形成的膜为无应力膜或者压缩应力膜。
下面的表3表示这样的SiON反射防止膜的形成条件。
表3
| SiH4＝55sccm |
| N2O＝105sccm |
| He＝2000sccm |
| 间隔＝370mils |
| RF＝110W |
| 处理气压＝5.5Torr |
| Temp＝350C |
其中表3中的“间隔”表示在图18的等离子CVD装置中，被处理基板52和喷洒头53之间的距离。本实施例中，不能对基板进行RF偏压。
这样得到的SiON反射防止膜具有170Mpa的压缩应力，且在243nm的曝光波长中具有2.02的折射率n和0.69的衰减系述k，在图14-17的工序中，能够有效的作为不产生破裂的反射防止膜28R。
而且，在上述的本发明实施例的说明中，虽然下层的层间绝缘膜14-17是SiLK，但是本发明不限于这种特定的材料，作为上述层间绝缘膜14-17，除了SiLK和FLARE(アラドシグナル公司注册商标)等的其它的芳香族炭化氢聚合体之外，还可以使用无机硅氧烷膜和有机硅氧烷膜、多孔质膜等介电常数典型的在3.0以下的膜。
且虽然上述的本发明实施例中上层的层间绝缘膜18-20为SiOC膜，但是本发明不限于这种特定的材料，还可以使用SiO2膜和添加了F的SiO2膜来作为上述层间绝缘膜18-20。
而且本发明不限于上述实施例，而是可以在权利要求的范围所记述的宗旨内进行各种变形和变更。
工业上的可利用性
根据本发明，通过由不含拉伸应力的膜形成反射防止膜，从而在具有多层配线结构的半导体装置中，该多层配线结构是在硬度和弹性率小的第1层间绝缘膜上叠层硬度和弹性率大的第2层间绝缘膜叠层的构成，在这样的半导体装置中，可以避免对上述反射防止膜的拉伸应力集中、以及由此造成的多层配线结构中产生破裂的问题。
本发明尤其在含有曲率半径小的精密图形的超精密化半导体装置中，可以非常有效的抑制多层配线结构的破裂的产生。
Claims (8)
1、一种半导体装置的制造方法，该半导体装置具有多层配线结构，该多层配线结构具有：第1层间绝缘膜；形成在上述第1层间绝缘膜上、具有比上述第1层间绝缘膜的硬度以及弹性率大的第2层间绝缘膜，其特征在于，包括：
在上述第2层间绝缘膜上隔着反射防止膜形成抗蚀膜的工序；
对上述抗蚀膜进行曝光以及显影而形成抗蚀图形的工序；
将上述抗蚀图形作为掩膜，图形成型上述反射防止膜以及上述多层配线结构的工序，
上述反射防止膜由0Pa的无应力、或者积蓄不超过100MPa的拉伸应力或压缩应力的膜构成。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，上述反射防止膜由SiN膜构成。
3、如权利要求1所述的半导体装置的制造方法，其特征在于，上述反射防止膜是通过等离子化学气相沉积法，在基板上施加高频偏压而形成，设定上述高频偏压的功率，使得上述反射防止膜为0Pa的无应力、或者积蓄不超过100MPa的拉伸应力或压缩应力的膜。
4、如权利要求2所述的半导体装置的制造方法，其特征在于，上述反射防止膜是使用硅烷气体和氨气体作为原料，在氮等离子体中形成。
5、如权利要求1所述的半导体装置的制造方法，其特征在于，上述反射防止膜由SiON膜构成。
6、如权利要求5所述的半导体装置的制造方法，其特征在于，上述反射防止膜是通过等离子化学气相沉积法，在氦等离子体中形成。
7、如权利要求1所述的半导体装置的制造方法，其特征在于，上述第1层间绝缘膜具有3.0或3.0以下的介电常数，上述第2层间绝缘膜由SiOC膜或者SiO2膜构成。
8、如权利要求1所述的半导体装置的制造方法，其特征在于，上述反射防止膜是通过等离子化学气相沉积法，在基板上施加由第1高频偏压源以及第2高频偏压源构成的2个频率的高频偏压而形成，设定上述2个频率的高频偏压的功率，使得上述反射防止膜为0Pa的无应力、或者积蓄不超过100MPa的拉伸应力或压缩应力的膜。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124568A (ja) * | 2000-10-18 | 2002-04-26 | Tokyo Electron Ltd | デュアルダマシン構造のエッチング方法 |
| JP2003100718A (ja) * | 2001-09-26 | 2003-04-04 | Tokyo Electron Ltd | エッチング方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3350433B2 (ja) * | 1998-02-16 | 2002-11-25 | シャープ株式会社 | プラズマ処理装置 |
| JP4364438B2 (ja) | 1998-07-10 | 2009-11-18 | アプライド マテリアルズ インコーポレイテッド | 高膜品質で水素含有量の低い窒化ケイ素を堆積するプラズマプロセス |
| US6974766B1 (en) | 1998-10-01 | 2005-12-13 | Applied Materials, Inc. | In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application |
| US6228760B1 (en) | 1999-03-08 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish |
| TW495911B (en) | 1999-12-27 | 2002-07-21 | Taiwan Semiconductor Mfg | Method of using inorganic antireflection coating layer to manufacture contact window and reduce device damage |
| US7011868B2 (en) * | 2000-03-20 | 2006-03-14 | Axcelis Technologies, Inc. | Fluorine-free plasma curing process for porous low-k materials |
| JP2002164428A (ja) | 2000-11-29 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
| US7098149B2 (en) * | 2003-03-04 | 2006-08-29 | Air Products And Chemicals, Inc. | Mechanical enhancement of dense and porous organosilicate materials by UV exposure |
| JP2005038971A (ja) * | 2003-07-17 | 2005-02-10 | Ebara Corp | 半導体装置及びその製造方法 |
| US7030468B2 (en) * | 2004-01-16 | 2006-04-18 | International Business Machines Corporation | Low k and ultra low k SiCOH dielectric films and methods to form the same |
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Patent Citations (2)
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|---|---|---|---|---|
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| JP2003100718A (ja) * | 2001-09-26 | 2003-04-04 | Tokyo Electron Ltd | エッチング方法 |
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