CN1269185C - 半导体晶片及其制造方法 - Google Patents

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Abstract

本发明的课题是,在晶片周边部进行倒角加工,其后至少在主面侧进行了镜面加工的半导体晶片(W),在晶片周边部,具有对主面(10)的倾角(θ)为5°以上、25°以下,而且晶片半径方向的长度(L)为100μm以上的倾斜面(21),进而,上述倾斜面(21)在晶片外缘具有非镜面部分(21b)。

Description

半导体晶片及其制造方法
技术领域
本发明涉及在表面上生长外延层的半导体晶片及其制造方法,特别是涉及在生长外延层时有效地防止在晶片周边部发生微裂痕等缺陷的技术。
背景技术
以往,在半导体晶片的周边部为了防止在半导体元件的制造过程中产生破碎及裂痕,一般进行一种称之为“倒角”的加工。在该倒角加工中,有将半导体晶片的周边部加工成圆弧状以便用平滑的曲线联结形成外延膜的表面(以下称为“主面”)与背面的方法和将半导体晶片的周边部加工成圆锥状以便主面和背面与晶片周边部端面不以直角方式相交的方法。特别是,在将周边部加工成圆弧状时,由于用完全的圆弧平滑地联结半导体晶片的主面与背面,对于防止在晶片周边部产生破碎及裂痕是非常有利的。
这样,进行了倒角加工的半导体晶片或只对主面,或对主面和背面这两面进行镜面加工后,在主面上生长各种组成的外延膜。
然而,如果用上述方法进行倒角加工,进而应用对主面一侧进行了镜面加工的半导体晶片作为衬底,在该主面上生长外延膜,则在主面和在主面一侧的倒角加工部形成正常的外延膜,但在晶片外缘一侧的倒角加工部往往发生不形成单晶的异常生长。此外,由于起因于该异常生长的畸变及在所生长的外延膜中固有的畸变,往往从异常生长部朝向外延膜发生被称之为微裂痕的楔形缺陷。
然后,以上述晶体内部的畸变和楔形切口(微裂痕)为开端,在外延生长后,衬底也往往发生了破损。再有,所生长的外延膜越厚,这样的现象就越倾向于显著地发生。
发明内容
为了解决上述问题,本发明的目的在于:在晶片主面上进行外延生长时,提供可有效地防止在晶片周边部形成微裂痕、并且防止以该微裂痕为开端使晶片破损的半导体晶片及其制造方法。
以下,简单地说明直至完成本发明的关键方面。
首先,本发明人等研究了在现有的倒角加工方法中以将周边部加工成圆弧状以便用平滑的曲线联结主面与背面的半导体晶片为衬底进行外延生长时附有外延膜的半导体晶片破损的机制。
具体地说,以进行了半径为250μm的倒角加工的厚度为500μm的半导体晶片为衬底进行外延生长,进行了研究所形成的外延膜的实验。其结果示于图4和图5。
图4是由上述实验得到的附有外延膜的半导体晶片的概略图。如图4所示,在主面10和倒角加工部20之中靠近主面的部分形成正常地获得单晶的外延层30,在倒角加工部20之中外缘一侧的部分形成了异常生长部50。
关于该倒角加工部20,图5放大地表示了晶片周边部分(外延膜30与异常生长部50的边界)。如图5所示,从异常生长部50与外延膜30的边界朝向外延膜30内部,发生了微裂痕C。
从这些结果可知,将晶片周边倒角加工成圆弧状时,在倒角加工部(尤其是在其外缘)发生异常生长,在异常生长部与外延膜的边界,发生微裂痕C。
进而,本发明人等以上述实验结果为基础追溯异常生长发生的原因,得到了由于在倒角加工部的外缘的面方向与主面的面方向有大的倾角从而容易发生异常生长的想法。另一方面,关于微裂痕,起因于异常生长的畸变及起因于外延膜与衬底的晶格不匹配的畸变是其原因,认为在容易受到这些畸变的应力的外延膜中容易发生微裂痕。也就是说,在外延膜30与异常生长部50的边界处,由于单晶部分与非单晶部分彼此相邻,据认为起因于这些部分的畸变唤起微裂痕的发生并向晶片中央延伸。
然后,得知采用其倒角加工部的面方向与主面的面方向不呈大的倾角的半导体晶片,可防止异常生长的发生,进而可抑制微裂痕的发生,本发明人等研究出在晶片主面的周边部以超过某一定的长度形成具有与主面的面方向较近的面方向的倾斜面。由此,在主面与倒角加工部之间不形成陡峻的边界,可使表面的结晶学的方向(面方向)缓慢地变化。
接着,为了有效地防止在主面的周边部形成上述倾斜面,同时防止发生晶片的破碎及裂痕,本发明人等对于将晶片外缘部分加工成圆弧状的半导体晶片进行了实验。具体地说,如图1所示,以在主面10的周边部形成倾斜面21、同时在其最外缘部分还形成了圆弧状加工部22的半导体晶片为衬底,进行了外延生长的实验。从该结果得知在圆弧状加工部22发生了异常生长。该结果也容易从以前的实验预测到。
因此,研究了减少在该异常生长部与外延膜之间的畸变的方法,并且研究了以不使倾斜面21的一部分(外缘)形成镜面的方式进行镜面研磨的方法。
图2是以用上述方法进行了镜面研磨的半导体晶片为衬底在外延生长时的附有外延膜的半导体晶片的概略图。即,以用上述方法进行了镜面研磨的半导体晶片为衬底在外延生长时,在主面10和形成了镜面的倾斜面21a上形成外延膜30,在未形成镜面的倾斜面21b上形成不完全是单晶的生长膜40,在圆弧状加工部22上形成异常生长部50。
这时,从主面10至圆弧状加工部30之间,由于存在其面方向接近于主面并且未形成镜面的倾斜面21b,所以阻止异常生长超出该部分而达到主面的附近。另外,在未形成镜面的倾斜面21b上所形成的薄膜上也不发生微裂痕。
即,即使在圆弧状加工部22上形成异常生长部50,也由于在上述非镜面部分21b上所形成的生长膜40起阻挡层的作用,可防止起因于上述异常生长的畸变达到外延膜30。另外,由于利用未完全形成单晶的生长膜40可减小起因于异常生长50的畸变,所以可避免起因于畸变的微裂痕发生。
接着,本发明人等研究了倒角加工部20的倾斜面21与主面的夹角θ和晶片半径方向的倾斜面的长度L。具体地说,在图1所示的半导体晶片中,使与主面的倾角θ在0~45°的范围内变更,以不同的倾斜角进行倒角加工,使倾斜面21的长度L为50~1000μm,在对各晶片进行同样的镜面加工时,进行了测量未形成镜面的倾斜面的长度L2的实验。另外,进行了以各晶片为衬底进行外延生长时的生长膜的研究。
实验结果示于图3。利用该实验,如倾斜面的倾角在25°以上,则可判明在倾斜面21上发生异常生长,而与晶片半径方向的倾斜面的长度L无关。
另外,如设定倾斜面21的晶片半径方向的长度L在100μm以下(图3中的标记◆和标记■),则可判明在圆弧状加工部22上发生的与异常生长部50邻接的生长膜(外延膜)上发生了微裂痕。由此,如设定倾斜面21的晶片半径方向的长度L在100μm以下,则由于在倾斜面21上不形成非镜面部分,即使形成也变得非常短,在倾斜面21的几乎整个面上形成单晶化了的正常外延膜,所以可推测为发生与异常生长的畸变,发生微裂痕。由此,可进行镜面加工,使得将非镜面部分保留50μm以上。
从以上的实验结果查明,可利用倒角加工形成具有5°以上、25°以下的倾角的倾斜面21,从而在倾斜面21上不发生异常生长,同时通过进行镜面加工,使得在倾斜面21上将非镜面部分21b保留50μm以上,可有效地抑制起因于异常生长的畸变的微裂痕的发生。
本发明是根据上述发现而完成的,提供了对周边部进行倒角加工,其后至少在主面侧进行了镜面加工的半导体晶片,在晶片周边部,具有倾角为5°以上、25°以下的倾斜面。
由此,由于在晶片周边部所形成的倒角加工部(倾斜面)可防止异常生长发生,所以也不会因外延膜与异常生长的畸变而发生微裂痕。
另外,通过将上述倾斜面的沿晶片半径方向的长度设定在100μm以上,可有效地避免在半导体元件的制造工序中发生破碎及裂痕。
此外,上述倾斜面在晶片外缘侧具有非镜面部分。即,在上述非镜面部分通过形成不是完全的单晶(单晶与非单晶混合在一起)的生长膜,也可减小与异常生长部分(非单晶)的畸变,可避免起因于该畸变的微裂痕发生。再有,希望上述非镜面部分在50μm以上。
另外,在半导体晶片的制造工序中,在晶片周边部,包括:形成对主面的倾角为5°以上、25°以下,而且晶片半径方向的长度为100μm以上的倾斜面的倒角加工工序;以及对上述主面侧的倾斜面的晶片外缘侧进行研磨,使之保留非镜面部分的镜面加工工序,从而可制造适合作为外延生长用的衬底的半导体晶片。
另外,以上述半导体晶片为衬底,在主面上形成外延生长膜,从而可得到高品质的带外延膜的半导体晶片。
附图说明
图1是本发明的半导体晶片的概略图。
图2是以本发明的半导体晶片为衬底进行外延生长时的主面侧的概略图。
图3是示出利用倒角加工得到的倾斜面的倾角与晶片半径方向的长度L、非镜面部分的长度L2的关系曲线。
图4是以采用现有技术进行了倒角加工的半导体晶片为衬底进行外延生长时的带外延膜的半导体晶片的概略图。
图5是对图4的倒角加工部20详细地表示了晶片主面的周边部(外延膜30与异常生长部50的边界)的放大图。
具体实施方式
以下,根据附图说明本发明的优选实施形态。
最初,用液体密封切克拉尔斯基法(Liquid EncapsulatedCzochralski法,即LEC法)在(100)方向生长n型InP单晶。将该单晶加工成直径为2英寸的圆柱状,进行切割使表面成为(100)面,切出半导体晶片W。
接着,利用倒角加工将上述半导体晶片W的周边部研磨成图1所示的倒角形状。这时,在主面侧,形成与作为主面的(100)面倾斜11°的倾斜面21。进而,在倾斜面21的外侧形成了圆弧状加工部22。
接着,对该半导体晶片W的表面进行镜面研磨。设定倒角工序中的倾斜面21的长度L,使得在该镜面研磨结束的时刻倾斜面21的长度L为300μm。再有,这时的非镜面部分的长度L2为50μm。如果倒角后的表面的研磨余量恒定,该设定值可用几何学的方法求得。
接着,如上所述,以进行了倒角加工和镜面加工的半导体晶片W为衬底,用MOCVD法生长由InP(1μm)/InGaAs(4μm)/InP(1μm)组成的外延膜。再有,该结构在PIN那样的光器件中得到了广泛的应用。
然后,观察了在外延生长后外延膜的表面,但看不到异常生长及微裂痕这样的缺陷。
接着,为了比较起见,与本实施形态同样地在从InP单晶锭切出的晶片上,进行用平滑的圆弧将主面与背面连接起来的现有的倒角加工,进而以进行了镜面研磨的半导体晶片为衬底进行外延生长,观察了外延膜的表面。其结果是,在晶片周边部(倒角加工部)散在地看到异常生长。进而,从异常生长部朝向晶片的中心发生了微裂痕缺陷。
在本实施形态中,在晶片周边部,形成对主面的倾角为11°的倾斜面,进而,由于设定上述倾斜面的沿晶片半径方向的长度为300μm,可防止在晶片主面侧的倒角加工部(倾斜面)发生异常生长,同时可防止因外延膜与异常生长的畸变而发生微裂痕。
以上,根据实施形态具体地说明了本发明人所进行的发明,但本发明不限定于上述实施形态,在不脱离其要旨的范围内可加以变更。
例如,在倾斜面的倾角为5°以上、25°以下的范围内可加以变更,如设定镜面加工后倾斜面的半径方向的长度为100μm以上,可得到同样的效果。
再有,希望在倾斜面之中进行了镜面加工后作为非镜面的剩余部分为50μm以上,如满足该条件,则镜面加工中的加工条件并无特别限制。
按照本发明,提供了对周边部进行倒角加工,其后至少在主面侧进行了镜面加工的半导体晶片,在晶片周边部,对主面的倾角为5°以上、25°以下,而且使之具有晶片半径方向的长度为100μm以上的倾斜面,进而,由于上述倾斜面在晶片外缘具有非镜面部分,所以收到可防止在晶片周边的倒角加工部(倾斜面)发生异常生长,同时可防止因外延膜与异常生长的畸变而发生微裂痕这样的效果。
工业上的可利用性
在以上的说明中,说明了采用InP单晶的半导体晶片为衬底,在其主面上外延生长InP/InGaAs/InP层的情况,但本发明不限定于此,也能以III-V族化合物半导体单晶或其它的半导体单晶为衬底,在该衬底的主面上外延生长与衬底有相近的晶格常数的化合物半导体层的情况下加以利用。

Claims (4)

1.一种半导体晶片,它是在周边部进行倒角加工,并至少在主面侧进行了镜面加工的半导体晶片,其特征在于:
具有在周边部对主面的倾角为5°以上25°以下,外缘具有非镜面部分的倾斜面,非镜面部分在晶片半径方向上具有50μm以上的长度。
2.如权利要求1所述的半导体晶片,其特征在于:
上述倾斜面在晶片半径方向的长度为100μm以上。
3.一种半导体晶片,其特征在于:
以权利要求1或2所述的半导体晶片为衬底,在该衬底上形成外延生长膜。
4.一种半导体晶片的制造方法,其特征在于,包括:
在晶片周边部,形成对主面的倾角为5°以上25°以下,而且晶片半径方向的长度为100μm以上的倾斜面的倒角加工工序;以及
进行研磨,使得在上述主面侧的倾斜面的晶片外缘保留在晶片半径方向上具有50μm以上的长度的非镜面部分的镜面加工工序。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580311B1 (ja) * 2003-03-28 2004-10-20 住友電気工業株式会社 表裏識別した矩形窒化物半導体基板
US20050161808A1 (en) * 2004-01-22 2005-07-28 Anderson Douglas G. Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile
US8710665B2 (en) * 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
US20120028555A1 (en) * 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Grinding Tool For Trapezoid Grinding Of A Wafer
JP2013008769A (ja) * 2011-06-23 2013-01-10 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
TWI473283B (zh) * 2011-09-21 2015-02-11 Nat Univ Tsing Hua 晶片
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
JP2015018960A (ja) * 2013-07-11 2015-01-29 三菱電機株式会社 半導体装置の製造方法
JP6045542B2 (ja) * 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
US10199216B2 (en) * 2015-12-24 2019-02-05 Infineon Technologies Austria Ag Semiconductor wafer and method
JP6750592B2 (ja) * 2017-08-15 2020-09-02 信越半導体株式会社 シリコンウエーハのエッジ形状の評価方法および評価装置、シリコンウエーハ、ならびにその選別方法および製造方法
JP7067465B2 (ja) * 2018-12-27 2022-05-16 株式会社Sumco 半導体ウェーハの評価方法及び半導体ウェーハの製造方法
CN116097404A (zh) * 2021-09-07 2023-05-09 Jx金属株式会社 磷化铟基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504544B1 (zh) * 1970-12-21 1975-02-20
JPH0624179B2 (ja) 1989-04-17 1994-03-30 信越半導体株式会社 半導体シリコンウェーハおよびその製造方法
JP2719855B2 (ja) * 1991-05-24 1998-02-25 信越半導体株式会社 ウエーハ外周の鏡面面取り装置
JP3027882B2 (ja) * 1992-07-31 2000-04-04 信越半導体株式会社 ウエーハ面取部研磨装置
JP2825048B2 (ja) * 1992-08-10 1998-11-18 信越半導体株式会社 半導体シリコン基板
JP2827885B2 (ja) * 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
JPH09251934A (ja) 1996-03-18 1997-09-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハ
JP3328193B2 (ja) * 1998-07-08 2002-09-24 信越半導体株式会社 半導体ウエーハの製造方法
JP3516203B2 (ja) * 1999-11-08 2004-04-05 株式会社日鉱マテリアルズ 化合物半導体ウェハ
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法

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