CN1265393C - 有铁电存储效应存储单元的集成半导体存储器 - Google Patents

Abstract

半导体存储器具有铁电存储效应的存储单元，被组合在列导线和行导线的单元区内。存储单元分别连接在列导线BL1中之一和一个充电导线PL1之间。列导线连接在读放大器上，获得输出信号，充电导线与驱动电路相连，获得规定电位。列导线和充电导线在未激活运行方式，共同在读放大器或驱动电路中与公共供电电位的一个接头相连。因此在导线(BL1，PL1)之间较快的电位均衡是可能的。借此，存储单元内容的非有意改变可保持较小。

Description

有铁电存储效应存储单元的集成半导体存储器

技术领域

本发明涉及一种有铁电存储效应存储单元的集成半导体存储器，此存储器具有一个存储单元阵列，此阵列具有用于选择存储单元的行导线和具有用于读或写存储单元的数据信号的列导线，在此阵列中，存储单元分别连接在列导线之一和一条充电导线之间，其中列导线与读放大器相连接，而充电导线与驱动电路相连接，通过此电路给充电导线加上一规定的电位，并且列导线和充电导线各具有激活的和未激活的运行方式。

背景技术

具有称为FeRAM存储单元的集成半导体存储器，其存储单元具有铁电存储效应，常常具有例如与DRAM存储器相似的构造。在这种存储器中，存储单元通常以矩阵形式的存储单元阵列被组合成列导线和行导线的单元区。在此，列导线一般连接在读放大器上，在此放大器上可以获取应读出的和被放大的数据信号。

在具有铁电存储效应的存储单元中，众所周知，数据信号以材料的可区分的极化状态的形式存储在存储单元中。在半导体存储器工作时，存储单元一般具有电容特性。具有这种类型存储单元的半导体存储器已知例如称为FeRAM。其中存储单元通常是连接在列导线之一和一条也称为“极板”的充电导线之间。此充电导线往往与驱动电路连接，通过此电路给充电导线加上一规定电位。

在半导体存储器工作时，存储器的列导线和充电导线各具有激活的和未激活的运行方式。在激活的运行方式中，例如存储单元的内容被读出，相应的列导线与读放大器相连接和充电导线处于一规定电位。在未激活运行方式中，相应的列线和充电导线一般与公共供电电位的一个接头相连接。

为了避免例如由干扰电压无意地改变存储单元的内容，这是必要的。这类干扰电压例如在一个信号由一个激活的行导线耦合到未激活的充电导线时形成。在激活的行导线时，存储单元和有关的列导线之间选择晶体管处在导电状态。尤其是在这种运行状态下未激活的列导线和未激活的充电导线具有相同的电位是重要的，以便所连接的存储单元的两个电极处在一个相同的电位。

处在未激活运行方式的列导线和充电导线常常被连接在公共电压网上。这种电压网相对讲一般具有大的导线电容和导线电阻，这是由于较大尺寸和导线较长所致。举例说，假如沿一条激活的行导线在未激活的列导线上形成干扰电压，例如通过信号的耦合，那么就有可能在此列导线和所连接的存储单元的充电导线之间出现不希望的电位差。这种情况特别是当在提供公共供电电位的电压网上的列导线和充电导线的连接端是空间上分开时出现，这就是说，例如连接在半导体存储器的不同电路部分上。通过电压网的比较大的导线电容和导线电阻，使得这些导线之间必要的电位均衡时间上被延迟。因而沿激活的行导线安置的存储单元的电极上可能出现短时间的电位差，它们可能非有意地改变存储单元的内容。

发明内容

本发明的任务是，提供一种开始所述类型的集成半导体存储器，其中可以将由于干扰电压引起的存储单元存储内容的非有意地改变保持较小。

此任务是通过具有铁电存储效应的一种集成半导体存储器解决的，这种集成半导体存储器，

—具有铁电存储效应的存储单元，

—具有一个存储单元阵列，此阵列具有行导线用于选择存储单元和具有列导线用于存储单元的数据信号的读或写，

—其中，存储单元分别连接在列导线中之一和一个充电导线之间，

—其中，列导线连接在读放大器上，在该放大器上可获得输出信号，

—其中，充电导线与驱动电路相连接，通过该驱动电路，充电导线可加上规定电位，

—其中，列导线和充电导线分别具有激活的或未激活的运行方式，

—其中，列导线和充电导线在未激活的运行方式中共同在读放大器中或在驱动电路中与公共供电电位的一个接头相连接，

该集成半导体存储器还包括一处理单元，该处理单元具有一个输入端用于接收列选择信号和行选择信号，并具有一个输出端，用于当各所述列选择信号和所述行选择信号处于激活状态时，输出具有未激活状态的控制信号，并用于当所述列选择信号和所述行选择信号中的至少一个处于未激活状态时，输出具有激活状态的所述控制信号，当所述控制信号处于激活状态时，所述的列导线和所述的充电导线被短路并连接到所述的公共供电电位上。

有利的扩展和改进是后文描述的对象。

借助于列导线和充电导线共同在读放大器中或在驱动电路中与公共供电电位接头相连接，相应的列导线与充电导线彼此相当近地与公共供电电位相连接。因此相对地说大的导线电容和导线电阻—这些是由电压网络的相对地说大的尺寸和导线长度引起的—这是可以避免的。从而在干扰电压藕合到有关的列导线和/或充电导线上的情况下，在导线之间可能出现较快的电位均衡。连接在未激活的列导线和激活的行导线上线的存储单元的电极上的电位差将保持较小。从而可以避免由于干扰电压引起的存储单元存储内容的非有意的改变。

本发明尤其可以应用在使用称为脉冲板极方案(PPL-方案)运行的半导体存储器上。例如在读周期中，为了读存储单元数据信号，有关的列导线具有激活的运行方式。列导线与读放大器相连接，在读放大器上可以获取数据信号。通过驱动电器使有关的充电导线处在一规定的电位上。此电位例如等于半导体存储器的正供电电位。在未激活的运行方式中，有关的列导线与读放大器分开，并和充电导线一起与公共供电电位接头端相连接。此供电电位例如是集成半导体存储器的基准电位。

在本发明的一个实施结构中，列导线和充电导线是经第一开关装置相互连接的，列导线或充电导线是经第二开关装置与供电电位的接头相连接的。此处第一开关装置的控制接头和第二开关装置的控制接头是与共用控制信号的接头相连接的。用此种实施结构，当耦合干扰电压时实现快速电位均衡是可能的，因为有关的列导线和充电导线是经第一开关装置短路的。两个导线是经第一开关装置和第二开关装置的一个共同的控制一起与供电电位的接头相连接的。

在本发明的扩展结构中，集成半导体存储器具有一个处理单元，此单元在输入端与列选择信号的接头和与行选择信号的接头相连接。在输出端处理单元与第一开关装置的控制接头和与第二开关装置的控制接头相连接。列选择信号例如通过列解码器产生，用于选择列导线中之一。行选择信号例如通过行解码器产生。通过来自列解码器和行解码器的信息的结合，可以避免在存储单元阵列的其它区域中的列导线浮动电位状态。

存储单元阵列通常同时划分为多个区，这些区各包括多个行导线。在访问存储器期间，一般此时只激活存储单元阵列的所选区内沿所选列导线的存储单元。通过用行选择信号控制处理单元，有可能将所选择的列导线在存储单元阵列的其余未激活区域中与供电电位接头连接。从而在这些存储区域中可以避免所选择列导线的浮动电位状态。

附图说明

下面借助在附图中示出的图形进一步阐述本发明。这些附图是：

图1半导体存储器存储单元阵列示意图，

图2本发明半导体存储器实施结构，

图3具有分离的电位接头的存储单元阵列示意图。

具体实施方式

图1中示出了半导体存储器的存储单元阵列，该阵列具有有铁电存储效应的存储单元MC，它们组合成列导线BL1和BL2及行导线WL1和WL2的单位区。其中存储单元MC连接在列导线BL1和充电导线PL1以及在列导线BL2和充电导线PL2之间。充电导线PL1和PL2通常被称为所谓的“板极”。

在图3中示出了存储单元阵列的示意图，其中列导线BL1和极板PL1连接在供电电位GND分开的电位接头上。列导线BL1和极板PL1处在未激活运行方式。列导线BL1与读放大器连接并与基准电位GND的一个接头相连接。极板PL1连接在驱动电路3上，此电路用于接通极板PL1不同运行方式用的电位。在未激活运行方式极板PL1同样与基准电位GND的一个接头连接。在图3中设定，列导线BL1和极板PL1的基准电位GND的接头相互间有较大的距离。此距离d例如为d＝0.5mm。

在图3的下部示出了信号曲线，此曲线展示的是在列导线BL1上的干扰电压V_BL1，例如它是通过耦合在列导线BL1上产生的。此干扰电压V_BL1被变换到极板PL1上(V_PL1)。其中基准电压网有比较大的导线电容和比较大的导线电阻。因此列导线BL1以延迟时间Δt与极板PL1短路。在连接在所选出的行导线WL1上的存储单元MC的电极上，例如在时刻T出现干扰电压高度为V_BL1的电位差。其结果可能是存储单元MC的存储内容的非有意的改变。

图2示出本发明半导体存储器的一种实施结构。列导线BL1连接在一个读放大器2上，在其上可以获得输出信号S21。极板PL1与驱动电路3相连接，此电路用于接通正供电电位V1或用于接通基准电位GND。

列导线BL1和极板PL1经开关装置5相互连接。在此实施例中极板PL1经第二开关装置6与供电电位GND的接头22相连接。此处开关装置5和6是由晶体管构成的。其中同样有可能的是列导线不与极板PL1连接而是经开关装置6与基准电位GND的接头22相连接。开关装置5的控制接头51和开关装置6的控制接头61与公共控制信号的接头71相连接。

此外，半导体存储器具有一个处理单元7，它在输入端与列选择信号的接头8和行选择信号的接头9相连接。

处理单元7在输出端与控制接头51和控制接头61相连接。此处的处理单元7是由NAND门构成的。

下面进一步说明图2示出的半导体存储器的工作原理。

所示半导体存储器按照所谓的脉冲极板方案(PPL方案)工作。在访问存储器期间，在接头8上的列选择信号是在激活状态(high-aktiv，高激活)。此外，在接头9上的行选择信号具有激活状态，使得经开关装置5和6导电连接是断开的。行导线WL1是被选择的。经晶体管10列导线BL1与读放大器2相连接，用于读出和放大存储单元MC应读出的数据信号。同时通过驱动电路3在极板PL1上加上电压V1。

在不是访问存储器的时候，在接头8上的列选择信号具有未激活状态。这个状态例如对应于基准电位，使得晶体管10处在非导通状态。经处理单元7列导线BL1和极板PL1与基准电位GND的接头22相连接。其中处理单元7保证，只有在列选择信号的激活状态和行选择信号的激活状态时，列导线BL1和极板PL1之间的短路连接才是断开的。在所有其它情况下，列导线BL1和极板PL1都是短路的，并且是与基准电位GND连接的。

在接头9上的行选择信号例如是用于选择存储单元区的选择信号，这种单元的区包括多个行导线。其中当访问存储器时，一般只有一个存储单元的区是激活的。如果由于在接头8上的激活的选择信号列线BL1是处在激活的运行方式，那么通过在接头9上与行选择信号的结合就可以避免，在其它未激活的存储单元区中的激活的列导线BL1的浮动电位状态。

在图2的电路装置中，列导线BL1和极板PL1共同在读放大器2中与供电电位GND的接头22相连接。然而也有可能，列导线BL1和极板PL1共同在驱动电路3中与供电电位GND的接头22相连接。在两种情况下，导线间的短路连接的数量级例如减小到d＝1μm至10μm。

Claims (5)

1、集成半导体存储器，

—具有铁电存储效应的存储单元(MC)，

—具有一个存储单元阵列，此阵列具有行导线(WL1，WL2)用于选择存储单元(MC)和具有列导线(BL1，BL2)用于存储单元的数据信号的读或写，

—其中，存储单元(MC)分别连接在列导线(BL1)中之一和一个充电导线(PL1)之间，

—其中，列导线(BL1)连接在读放大器(2)上，在该放大器上可获得输出信号(S21)，

—其中，充电导线(PL1)与驱动电路(3)相连接，通过该驱动电路，充电导线(PL1)可加上规定电位(V1，GND)，

—其中，列导线(BL1)和充电导线(PL1)分别具有激活的或未激活的运行方式，

—其中，列导线(BL1)和充电导线(PL1)在未激活的运行方式中共同在读放大器(2)中或在驱动电路(3)中与公共供电电位(GND)的一个接头(22)相连接，

该集成半导体存储器还包括一处理单元(7)，该处理单元(7)具有一个输入端用于接收列选择信号和行选择信号，并具有一个输出端，用于当各所述列选择信号和所述行选择信号处于激活状态时，输出具有未激活状态的控制信号，并用于当所述列选择信号和所述行选择信号中的至少一个处于未激活状态时，输出具有激活状态的所述控制信号，当所述控制信号处于激活状态时，所述的列导线(BL1)和所述的充电导线(PL1)被短路并连接到所述的公共供电电位(GND)上。

2、根据权利要求1的集成半导体存储器，

其特征在于，

供电电位(GND)是集成半导体存储器的基准电位。

3、根据权利要求1和2之一的集成半导体存储器，

其特征在于，

—列导线(BL1)和充电导线(PL1)经第一开关装置(5)相互连接，

—列导线(BL1)或充电导线(PL1)经第二开关装置(6)与供电电位(GND)的一个接头(22)相连接，和

—第一开关装置(5)的控制接头(51)和第二开关装置(6)的控制接头(61)与公共控制信号的一个接头(71)相连接。

4、根据权利要求3的集成半导体存储器，

其特征在于，

集成半导体存储器具有一个处理单元(7)，

—该处理单元在输入端与列选择信号用的接头(8)和与行选择信号用的接头(9)相连接，和

—该处理单元在输出端与第一开关装置的控制接头(51)和与第二开关装置的控制接头(61)相连接。

5、根据权利要求4的集成半导体存储器，

其特征在于，

处理单元(7)包含一个逻辑NAND门。

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