CN1264128A - 能选择执行存储体的自刷新操作的动态随机存取存储器 - Google Patents

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Abstract

一种能够选择性地仅针对多个存储体的一部分执行自刷新操作的动态随机存取存储器(DRAM),包括多个用于选择存储体存储单元字行的行译码器、用于产生在自刷新模式期间连续变化的内部地址的地址发生器、刷新存储体指定电路和存储体选择译码器。所述自刷新操作仅仅针对所选择的存储体或其中已经存储了数据的存储体执行,从而使功率损耗最小。

Description

能选择执行存储体的自刷新 操作的动态随机存取存储器
本发明涉及一种半导体存储器件，特别是涉及一种用于执行与重新充电所存储数据的刷新操作相关的动态随机存取存储器。
半导体存储器件大致上被分为动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。在SRAM中，一个单位单元是由4个构成锁存机构的晶体管构成的。除非电源被中断，否则所存储的数据是不会丢失的。因此，不需要刷新操作。但是，在DRAM中，一个单位单元是由一个晶体管和一个电容器构成的，数据被存储在所述电容器中。在半导体基片上形成的电容器不可能与周边电路完全绝缘，从而由于电流泄漏而导致存储在存储器单元中的数据被破坏。因此，需要对存储在所述存储器单元中的数据周期性地重新充电。在借助于外部施加的命令信号顺序改变内部地址的同时，执行半导体存储器件的自刷新。
根据高集成、大容量半导体存储器件的最新趋势，多个存储体被安装在一个存储器芯片内。每个存储体都能够输出预定量的数据。安装在最近已经被开发出来的、包括无绳电话、数据库、结合有个人数据援助(PDA)的奔腾型计算机等***上的DRAM，当它们仅仅使用用于存储备用模式期间***所需数据的专用存储体时，在数据通信期间使用大量的存储体。为了构成所述PDA***，必须使功率损耗最小。
图1的框图示出了一个与传统DRAM自刷新操作相关的电路。在说明中，为了便于解释，示出了具有4个存储体101_i(i是从0到4的一个整数)的一个DRAM。在图1中，简略示出了与自刷新操作有关的部分而与所述自刷新操作无关的部分未被示出。
各存储体101_i具有以列和行安排的多个存储体。行译码器103_i规定相应存储体中的行地址。列译码器105_1和105_2规定相应存储体中的列地址。刷新引入检测器107检测自刷新操作的引入以产生一个刷新指令信号PRFH。随着内部地址连续变化，内部地址发生器和计数器109自发地产生用于一自刷新操作的计数地址FRA1到FRAn。开关111在正常模式期间接收外部地址A1到An，而在刷新模式期间接收所述计数地址FRA1到FRAn，以便将这些地址作为内部地址RA1到RAn传输给行译码器103_i。
所述自刷新操作是以下述方式执行的。响应外部输入的一个命令信号，所述半导体存储器件进入到自刷新模式。然后，按照预定的间隔连续增加或减少所述行地址。通过改变所述行地址连续选择一个存储单元的字行。在对应于所选择的字行的电容器中累积的电荷被一个读出放大器放大，然后被再次存储到所述电容器中。经过这样的刷新操作，所存储的数据被保持而不会丢失。在读出放大存储在所述电容器中的数据时，所述自刷新操作将耗费大量的电流。
在图1所示的传统的DRAM中，所述自刷新操作是针对所有的存储体进行的。换言之，即使是数据仅仅被存储在一个特定的存储体中，也要对所有的存储体执行所述自刷新操作。
另外，虽然通常存在用于每个存储体的内部电压发生器113i(i是从0到4的整数)包括反向偏压发生器或内部电源电压发生器，但是，它们都工作在刷新操作期间。
如上所述，传统的DRMA针对所有的存储体进行自刷新操作，从而导致不必要的电流损耗。另外，如果进入自刷新操作模式，用于每个存储体的所有电压发生器都工作，从而进一步增加了电流的损耗。
为了解决上述问题，本发明的一个目的是提供一种具有多个存储体的动态随机存取存储器(DRAM)，所述DRAM能够选择性地只针对部分存储体执行自刷新操作。
本发明的另一个目的是提供一种DRAM，它能够通过控制与选择自刷新操作相关的内部电压发生部分的操作从而减少功率损耗。
因此，为了实现本发明的第一个目的，提供了一种包括能够被单独访问的多个存储体和用于在自刷新操作期间能够针对所述多个存储体当中的一个或多个存储体选择性地执行自刷新操作的刷新控制器的动态随机存取存储器(DRAM)。
根据本发明的另一个方面，提供了一种包括能够被单独访问的多个存储储体、与各存储体对应设置并用于向所述存储体提供内部电压的多个电压发生器以及用于在自刷新操作期间能够针对所述多个存储体当中的一个或多个存储体选择性地执行自刷新操作的刷新控制器的动态随机存取存储器(DRAM)，其中，根据是否需要针对所述存储体执行自刷新操作使能所述电压发生器。
为了实现所述第二目的，提供了一种包括具有多个以列和行排列的存储单元的多个存储体的动态随机存取存储器(DRAM)，其中，在自刷新模式期间，所述DRAM能够选择性地刷新存储在每个存储体中的数据，所述DRAM包括用于选择所述存储体的存储单元的字行的行地址；用于在自刷新模式期间产生连续变化的内部地址的地址发生器；用于产生用于指定将被刷新的存储体的刷新存储体指定信号的刷新存储体指定电路；和用于指定将被所述刷新存储体指定信号刷新的一个或多个存储体并根据所述内部电压信息将刷新地址提供给与被指定的存储体对应的行地址的存储体选择译码器。
根据本发明的DRAM，所述刷新操作仅仅针对所选择的其中存储有数据的一个或多个存储体执行，而不是象传统的DRAM那样刷新所有的存储体，因此电流的损耗最小。另外，由于只有那些与被执行刷新操作的存储体对应的内部电压发生器被驱动，从而进一步减少了电流损耗。
结合附图对本发明最佳实施例的详细描述，本发明的上述目的和优点将会变得更加明显。其中：
图1的框图示出了与传统DRAM的刷新操作相关的电路；
图2的框图示出了根据本发明最佳实施例能够对每个存储体选择性地执行自刷新操作的DRAM；
图3详细地示出了图2所示的刷新进入检测器；
图4示出了图3所示的各种信号的时序；
图5的电路示出了图2所示的开关；
图6的电路示出了图2所示的刷新控制器，其中，所述刷新控制信号是由外部地址产生的；
图7的电路示出了图2所述刷新控制器的一个例子，其中，所述刷新控制信号是由一个控制熔丝控制的；
图8示出了图2所示刷新控制器的另一种电路；
图9的电路详细地示出了图2所示的译码器；
图10的电路示出了图2所示存储体选择译码器，其中，所述存储体是由刷新存储体指定信号选择的；
图11的电路详细地示出了图10所示的前置译码器；
图12详细地示出了图10所示前置译码器的另一个电路；
图13示出了图2所述存储体选择译码器的另一个电路，其中，被刷新存储体的数量可以被变化的进行控制；和
图14的电路示出了图2所示的内部电压发生器。
为了更好地理解本发明、其运行优点和目的，下面将结合附图对本发明的最佳实施例进行描述。在各附图中相同的标号表示相同的元件。
图2的框图示出了根据本发明一个最佳实施例与能够针对每个存储体选择性地执行自刷新操作的DRAM的刷新操作相关的电路。
参看图2，根据本发明一个最佳实施例的能够针对每个存储体选择性地执行自刷新操作的DRAM包括多个存储体。在本说明中，为了便于理解，借助于举例的方式描述了具有4个存储体201_i(其中，i是从1到4的一个整数)的一个DRAM。
各个存储体201_i都具有以列和行排列的多个存储单元。于所述各存储体对应设置的行译码器203_i指定相应存储体中的行地址。例如，行地址203_1选择存储体201_1中的一个行地址。
列译码器205_1和205_2指定相应存储体中的列地址。例如，列译码器205_1选择存储体201_1和201_2中的列地址。
响应进入到所述自刷新模式，刷新进入检测器207产生刷新指令信号PRFH。换言之，如果进入到所述自刷新模式，所述刷新指令信号PRFH被激活为逻辑“高”电平。下面结合图3详细描述刷新进入检测器207的结构和操作。
内部地址发生器和计数器209在自刷新操作期间产生长达每个预定周期的脉冲并响应所述脉冲产生连续增加的计数地址FRA1到FRAn。所述计数地址FRA1到FRAn的组合连续改变被指定的行地址。开关211在一般模式下接收外部地址A1到An和在所述刷新模式下响应在刷新进入检测器207中产生的刷新指令信号PRFH接收计数地址FRA1到FRAn以产生内部地址RA1到RAn。下面结合图5详细描述开关211的操作。
回过头来看图2，除了包括在所述传统DRAM中的电路之外，本发明的DRAM还包括一个存储体选择译码器213、一个译码器215和一个刷新控制器217。所述译码器215和刷新控制器217可以由本发明的刷新存储体指定电路构成。另外，存储体选择译码器213、译码器215和刷新控制器217可以由本发明的刷新控制电路构成。
译码器215产生第一到第四刷新存储体指定信号PRFE_i(i是从1到4的一个整数)。利用第一到第四刷新存储体指定信号PREF_1到PREF_4确定将被刷新的存储体。
刷新控制器217产生刷新控制信号RCON1和RCON2并将它们提供给译码器215。可以有比两个刷新控制信号RCON1和RCON2更多的刷新控制信号。所述刷新控制信号RCON1和RCON2用于控制选择将被刷新的存储体。下面结合图6、7和8详细描述所述刷新控制器217。
译码器215在自刷新模式下译码所述刷新控制信号RCON1和RCON2以产生第一到第四刷新存储体指定信号PREF_1到PREF_4。下面将结合图9详细描述译码器215。
存储体选择译码器213在自刷新模式下接收第一到第四刷新存储体指定信号PREF_1到PREF_4和内部地址RA1到RAn。存储体选择译码器213将刷新地址DRAai(其中，i是从1到4的一个整数)提供给由第一到第四刷新存储体指定信号PREF_1到PREF_4及其组合选择的存储体的行译码器。
例如，在由第一到第四刷新存储体指定信号PREF_1到PREF_4选择存储体201_1(图2)并随后将其刷新的情况下，内部地址RA1到RAn的数据被作为刷新地址DRAa1到DRAa4提供给行译码器203_1，该行译码器203_1选择存储体201_1的存储单元的一个行地址。下面将结合图10到13描述所述存储体选择译码器213。
内部电压发生器219(i＝1-4)向与各存储体201_i相关的电路提供DC电压，并可以包括从一个反馈偏压电压发生器中选择的一个或多个电路，一个内部电源电压发生器和其它的内部电压发生电路。在本发明的DRAM中，内部电压发生器113_i被用于每个存储体并只有在对相应的存储体执行自刷新操作时才被驱动。这里，为便于解释起见，仅仅针对所述自刷新模式示意性的描述了对每个存储体所述内部电压发生器219_i被使能的情况。但是，对于本技术领域内的普通计数人员来讲很明显，除了所述自刷新模式以外，本发明可以被应用于所有的操作模式中。
下面结合图14详细描述内部电压发生器219_i(i＝1-4)的一个典型的例子。
图3的电路图详细地示出了图2所示的刷新进入检测器207和图4示出了图3所示各种信号的时序。下面参看图3和图4描述所述刷新进入检测器207的结构和操作。
刷新检测器207包括一个进入检测部分301、一个锁存部分303和一个结束检测部分305。进入检测部分301借助于内部时钟信号PCLK、第一内部时钟使能信号PCKE1、片选信号/CS、列地址选通信号/RAS和写选通信号/WE检测刷新模式的进入。换言之，如果所述半导体存储器件进入刷新模式，进入检测部分301的输出信号N302变成逻辑“高”状态。
锁存部分303锁存所述进入检测部分301的输出信号N302以产生刷新指令信号PRFH。如果所述自刷新操作结束，所述结束检测部分305响应第二内部时钟使能信号PCKE2将所述进入检测部分301的输出信号N302下拉到逻辑“低”状态。
内部时钟使能信号发生器307响应所述时钟使能信号CKE产生第一和第二内部时钟使能信号PCKE1和PCKE2。内部时钟发生器309响应时钟信号CLK产生所述内部时钟信号PCLK。
参看图4，所述时钟信号CLK是半导体存储器件的主时钟，所述内部时钟信号PLCK是以和时钟信号CLK的上升沿同步关系被激活的一个脉冲。时钟使能信号CKE是指令下一个时钟有效性的一个信号。当执行所述自刷新操作时，本发明中的时钟使能信号CKE变“低”。所述第一内部时钟使能信号PCKE1是响应所述时钟使能信号CKE的下降沿而产生的一个逻辑“高”脉冲。所述第二内部时钟使能信号PCKE2是响应所述时钟使能信号CKE的上升沿而产生的一个逻辑“低”脉冲。
因此，如果片选信号/CS、列地址选通信号/RAS和行地址选通信号/RAS都变成逻辑“低”电平和时钟使能信号CKE变成逻辑“高”电平，则刷新指令信号PRFH被锁存为逻辑“高”电平，这意味着进入了一个自刷新模式。另外，如果时钟使能信号CKE变成逻辑“高”电平，所述刷新指令PRFH信号被锁存为逻辑“低”电平，这意味着结束自刷新模式。
图5的电路示出了图2所示的开关211。参看图2，开关211接收外部地址A1到An或计数地址FRA1到FRAn以产生内部地址RA1到RAn。换言之，在所述刷新指令信号PRFH处于逻辑“高”电平的自刷新模式期间，传输门501被导通。因此，内部地址RA1到RAn被锁存为与计数地址FRA1到FRAn相同的数据。另外，在所述刷新指令信号PRFH处于逻辑“低”电平的一般模式期间，传输门503被导通。因此，内部地址RA1到RAn被锁存为与外部地址A1到An相同的数据。
图6示出了图2所示由外部地址产生所述刷新控制信号的刷新控制器217。为便于解释起见，例如，由外部地址A10和A11产生刷新控制信号RCON1和RCON2。但是，所述地址不必须是A10或A11。在本发明中它将被描写为由所述外部地址A10和A11产生所述刷新控制信号RCON1和RCON2。但是，一个刷新控制信号是由一个外部地址产生的。
参看图6，刷新控制器217包括传输门601、NMOS晶体管603和锁存器605。传输门601在模式登录设置信号PMRS处于逻辑“高”电平的周期中接收规定的外部地址A10和A11。这里，在例如/RAS、/CAS、/CS和/WE的DRAM控制信号的组合被激活的周期中，所述模式登录设置信号PMRS被激活为逻辑“高”电平。
所述NMOS晶体管603由予充电信号PRE选通，所述予充电信号PRE在内部加电周期或电源电压期间被激活达一个预定时间。另外，锁存器605锁存由被传输门601传输的外部地址A10和A11产生的信号N602或所述予充电信号PRE。
因此，在予充电周期内，所述刷新控制信号RCON1和RCON2被锁存为逻辑“低”电平。在所述予充电信号被锁存为逻辑“低”电平之后，在所述模式登录设置信号PMRS处于逻辑“高”电平的周期内输入的外部地址A10和A11被传输门601传输。
在这一级，由外部地址A10和A11产生所述刷新控制信号RCON1和RCON2。换言之，在外部地址A10和A11处于逻辑“高”电平的情况下，刷新控制信号RCON1和RCON2被锁存为逻辑“高”电平。另外，在外部地址A10和A11处于逻辑“低”电平的情况下，刷新控制信号RCON1和RCON2被锁存为逻辑“低”电平。
在图6所示的刷新控制器217中，在所述外部地址A10和A11指定用于存储数据的存储体的情况下，本发明只针对其中存储了数据的存储体执行本发明DRAM中的刷新操作。
图7示出了图2所示其中所述刷新控制信号RCON1和RCON2由控制熔丝控制的刷新控制器217的另一个例子。这里，为便于解释起见，由控制熔丝FUSE1和FUSE2产生所述刷新控制信号RCON1和RCON2。
图7所示的刷新控制器217包括控制熔丝FUSE1和FUSE2、NMOS晶体管701、锁存器703和缓冲器705。NMOS晶体管701具有相对较大的电阻元件。因此，如果控制熔丝FUSE1和FUSE2被熔断，NMOS晶体管701的漏极端N702变“低”。这里，刷新控制信号RCON1和RCON2被锁定为逻辑“高”电平。
在图7所示的刷新控制器中，在还被提供有利用用于指定与存储数据相关的存储体的地址信息执行熔断所述控制熔丝FUSE1和FUSE2的装置的情况下，仅仅针对其中存储了数据的存储体执行本发明DRAM中的刷新操作。
图8示出了图2所示刷新控制器217的另一个电路，在该电路中，与图6所示类似，所述刷新控制信号是由外部地址产生的。参看图8，刷新控制器217包括一个传输门801和一个锁存器803。传输门801在第一内部时钟使能信号PCKE1和内部时钟信号PCLK处于逻辑“高”电平期间接收外部地址A10和A11。锁存器803锁存由传输门801传输的外部地址A10和A11以产生刷新控制信号RCON1和RCON2。换言之，在所述外部地址A10和A11处于逻辑“高”电平的情况下，刷新控制信号RCON1和RCON2被锁定为逻辑“高”电平。另外，在所述外部地址信号A10和A11处于逻辑“低”电平的情况下，刷新控制信号RCON1和RCON2被锁定为逻辑“低”电平。
图9详细地示出了图2所示译码器215的电路。参看图9，译码器215包括在其中刷新指令信号PRFH处于逻辑“高”电平的刷新模式期间被使能的4个NAND门909、911、913和915以及用于译码刷新控制信号RCON1和RCON2的另外4个NAND门901、903、905和907。
在所述刷新模式下，如果刷新控制信号RCON1和RCON2都处于逻辑“低”电平，则NAND门901的输出信号N902变“低”。NAND门909的输出信号、即所述第一刷新存储体指定信号PREF_1变“高”。
在所述刷新模式下，如果刷新控制信号RCON1处于逻辑“高”电平而RCON2处于逻辑“低”电平，则NAND门903的输出信号N904变“低”。NAND门911的输出信号、即所述第二刷新存储体指定信号PREF_2变“高”。
在所述刷新模式下，如果刷新控制信号RCON1处于逻辑“低”电平而RCON2处于逻辑“高”电平，则NAND门905的输出信号N906变“低”。NAND门913的输出信号、即所述第三刷新存储体指定信号PREF_3变“高”。
在所述刷新模式下，如果刷新控制信号RCON1和RCON2都处于逻辑“低”电平，则NAND门907的输出信号N908变“低”。NAND门915的输出信号、即第四刷新存储体指定信号PREF_4变“高”。
图10示出了图2所示其中所述存储体是由所述刷新存储体指定信号选择的存储体选择译码器213的电路。参看图10，所述存储体选择译码器213包括4个缓存器1001、1003、1005和1007以及4个前置译码器1011、1013、1015和1017。
缓存器1001、1003、1005和1007缓存所述第一到第四刷新存储体指定信号PRE_1到PREF_4以产生第一到第四译码信号PREF_j(j＝a、b、c和d)。因此，第一到第四译码信号PREF_a到PREF_d与第一到第四刷新存储体指定信号PREF_1到PREF_4具有相同的信息。参看图2，第一到第四译码信号PREF_a到PREF_d被分别提供给内部电压发生器219_1到219_4，并对它们进行控制。
参看图10，响应第一到第四译码信号PREF_a到PREF_d，所述前置译码器1011、1013、1015和1017被使能。另外，被使能的前置译码器1011、1013、1015和1017接收内部地址RA1到RAn以产生刷新地址DRAji(其中，j＝a、b、c和d和i＝1到n)。下面参照图11和12详细描述前置译码1011、1013、1015和1017。
下面描述在所述第一刷新存储体指定信号PREF_1被激活的情况下图10所示存储体选择译码器213的操作。如果所述第一刷新存储体指定信号PREF_1被激活，则第一译码信号PREF_a被激活。当第一译码信号PREF_a被激活时，第一前置译码器1011被使能。因此，第一刷新地址DRAai(i＝1到n)与所述内部地址RA1到RAn具有相同的信息。第一刷新地址DRAai(i＝1到n)被传输给用于译码第一存储体201_1(图2)各行的第一行译码器203_1，并随后传输给第一存储体201_1的刷新存储单元。
在存储体选择译码器213中，当第一刷新存储体指定信号PREF_1被激活时，第二到第四刷新存储体指定信号PREF_2到PREF_4被去激活和第二到第四前置译码器1013、1015和1017被禁止。由此，第二到第四刷新地址DRAji(j＝b、c和d，i＝1到n)被保持在予充电状态的逻辑“低”电平。由此，不对第二到第四存储体201_2到201_4的存储单元执行刷新操作。在能够使用图10所示选择译码器213针对每个存储体选择性地执行刷新操作的DRAM的情况下，只能选择一个存储体并向它提供刷新地址。
参看图9和10，在如下刷新控制信号RCON1和RCON2的基础上选择所述存储体：
                表1
    RCON1     RCON2     存储体选择
    0     0     第一存储体
    0     1     第二存储体
    1     0     第三存储体
    1     1     第四存储体
图11示出了图10所示前置译码器的详细电路。由于第一到第四前置译码器具有相同的结构，所以，这里只示意性地描述第一前置译码器1011。
参看图11，所述第一前置译码器1011是由NAND门1101和反向器1103构成的。通过激活第一译码信号PREF_a使能所述NAND门1101。由此，所述第一刷新地址DRAai(i＝1到n)具有与内部地址RAi(i＝1到n)相同的信息。
图12详细地示出了图10所示前置译码器的另一个电路。参见图12，图12所示第一前置译码器1011包括NAND门1201、传输门1203、NMOS晶体管1205和锁存器1207。NAND门1201接收第一译码信号PREF_a和第一予充电控制信号PDRE。另外，NAND门1201的输出信号N1202控制传输门1203。所述第一予充电信号PERE在予充电周期处于逻辑“低”状态，并在予充电周期之后变成“高”电平。
传输门1203响应NAND门1201的输出信号N1202接收内部地址RAi(i＝1到n)。NMOS晶体管1205向所述第一刷新地址DRAai(i＝1到n)予充电，从而使所述第一前置译码器1011的输出信号响应在所述予充电周期被激活的第二予充电控制信号PDRA变成逻辑“低”电平。锁存器1207锁存由传输门1203传输的信号或来自NMOS晶体管1205的予充电信号。
因此，如果所述予充电周期结束和第一译码信号PRDF_a被激活，所述刷新地址DRAai(i＝1到n)被锁定以使其具有与内部地址RAi(i＝1到n)相同的信息。
图13示出了图2所示存储体选择译码器的另一个电路。其中，将被刷新存储体的数量可以被控制地加以变化。参看图13，所述存储体选择译码器213包括4个逻辑元件1301、1303、1305和1307以及4个前置译码器1311、1313、1315和1317。
第一逻辑元件1301接收作为输入信号的第一到第四刷新存储体指定信号PREF_i(i＝1到4)并执行OR操作以产生第一译码信号PREF_a′。第二逻辑元件1303接收作为输入信号的第二到第四刷新存储体指定信号PREF_i(i＝2到4)并执行OR操作以产生第二译码信号PREF_b′。第三逻辑元件1305接收作为输入信号的第三到第四刷新存储体指定信号REF_i(i＝3和4)并执行OR操作以产生第三译码信号PREF_c′。第四逻辑元件1307接收作为输入信号的第四刷新存储体指定信号PREF_4以产生第四译码信号PREF_d′。
如下所述，根据所述第一到第四刷新存储体指定信号PREF_i(i＝1到4)的激活控制所述译码信号。
如果第一刷新存储体指定信号PREF_1被激活，那么，第一译码信号PREF_a′被激活和第二到第四译码信号PREF_b′到PREF_d′被禁止。由此，当第一刷新地址DRAai(i＝1到n)具有与内部地址RA1到RAn相同的信息时，第二到第四刷新地址DRAbi、DRAci和DRAdi(i＝1到n)被保持在予充电状态的逻辑“低”电平。因此，第一存储体201_1(图2)执行所述刷新操作和第二到第四存储体201_i(i＝2到4)不执行所述刷新操作。
如果第二刷新存储体指定信号PREF_2被激活，那么，第一译码信号PREF_a′和第二译码信号PREF_b′被激活和第三和第四译码信号PREF_c′和PREF_d′，被禁止。因此，在第一和第二刷新地址DRAai和DRAbi(i＝1到n)具有与内部地址RA1和RAn相同信息的同时，第三和第四刷新地址DRAci和DRAdi被保持在予充电状态的逻辑“低”电平。因此，第一和第二存储体201_1和201_2执行刷新操作和第三和第四存储体201_3和201_4不执行刷新操作。
如果第三刷新存储体指定信号PREF_3被激活，那么，第一到第三译码信号PREF_a′、PREF_b′、PREF_c′被激活和第四译码信号PREF_d′被禁止。由此，在第一到第三刷新地址DRAai、DRAbi和DRAci(i＝1到n)具有与内部地址RA1到RAn相同信息的同时，第四刷新地址DRAdi(i＝1到n)被保持在予充电状态的逻辑“低”电平。因此，第一到第三存储体201_1、201_2和201_3执行刷新操作和第四存储体201_4不执行刷新操作。
如果第四刷新存储体指定信号PREF_4被激活，则第一到第四译码信号PREF_a′、PREF_b′、PREF_c′和PREF_d′都被激活。由此，第一到第四刷新地址DRAai′、DRAbi′、DRAci′和DRAdi′(i＝1到n)具有与内部地址RA1到RAn相同的信息。这样，第一和第二存储体201_1、201_2、201_3和201_4执行刷新操作。
图13所示的第一到第四前置译码器1311、1313、1315和1317可以由与图10所示1011、1013、1015和1017结构相同的结构组成，这里将省略对它们的描述。
图13所示的存储体选择译码器213可以具有不同数量的前置译码器。另外，在根据本发明的可选择执行一刷新操作的DRAM中，只有具有在其中存贮有数据的存贮单元的存贮体才被有选择地刷新。另外，可以使用图13所示的存储体选择译码器改变所述刷新存储体的数量。
图14的电路详细地示出了图1所示的内部电压发生器，其中，作为内部电压发生器的一个例子示出了一个内部电源电压发生器。但是，对于本专业技术领域内的普通技术人员来讲很明显，本发明也可以被应用于反向偏压发生器。另外，虽然只示出了第一内部电压发生器219_1，但是，本发明也可以被应用到第二到第四内部电压发生器219_i(i＝2到4)上。
首先，在针对第一存储体201_1执行刷新操作的情况下，第一译码信号PREF_a变“高”。这样PMOS晶体管1401和1405截止，NMOS晶体管1407导通。因此，图14所示的内部电源电压发生器被使能产生一个内部电源电压PIVG，这与现有技术相同。由于对本专业技术领域内的普通技术人员来讲产生所述内部电源电压PIVG的工作原理是已知的，所以，这里省略对它们的详细解释。
在没有针对第一存储体201_1执行刷新操作的情况下，第一译码信号PREF_a变“低”。这样PMOS晶体管1401和1405导通，NMOS晶体管1407和PMOS晶体管1403截止。由此，图14所示的内部电源电压发生器被禁止从而停止工作。
如上所述，图14所示的内部电源电压发生器工作从而使得只有与被执行刷新操作的存储体对应的内部电压发生器工作。由此，只有与被执行刷新操作的存储体对应的内部电压发生器不执行停止操作。借此，极大地减少了功率损耗。
虽然仅仅针对本发明的最佳实施例进行了描述，但是，可以在不脱离本发明所附权利要求书及它们等效内容所规定的本发明的精神和范围的情况下做出各种修改。例如，虽然仅描述了由4个存储体构成的DRAM，但是所述存储体的数量可以增加或减少。另外，在本发明的说明书中以举例的方式描述了利用地址信号来产生所述刷新控制信号。但是，所述刷新控制信号也可以利用在刷新模式中没有使用的信号来产生。
因此，在不脱离所附权利要求书和经们的等效内容所规定的本发明的精神和范围的前提下可以做出各种修改。

Claims (13)

1.一种动态随机存取存储器(DRAM)，包括：
多个能够被单独访问的存储体；和
一个刷新控制器，用于在一个自刷新操作期间针对所述多个存储体当中的一个或多个存储体选择性地执行刷新操作。
2.根据权利要求1所述的DRAM，其特征是将被刷新的一个或多个存储体是由多个控制信号的相互结合来选择的。
3.一种动态随机存取存储器(DRAM)，包括：
多个能够被单独访问的存储体；
多个对应于各存储体设置的电压发生器，用于向所述存储体提供内部电压；和
一个刷新控制器，用于在一个自刷样操作期间针对所述多个存储体当中的一个或多个存储体选择性地执行刷新操作，
其中，根据是否针对所述存储体执行刷新操作来使能所述电压发生器。
4.根据权利要求3所述的DRAM，其特征是利用多个控制信号的组合来指定被使能的电压发生器。
5.根据权利要求3所述的DRAM，其特征是被使能的电压发生器包括至少一个反向偏压发生器和一个内部电源电压发生器。
6.一种动态随机存取存储器(DRAM)，包括具有多个以列和行排列的存储单元的多个存储体，其中，所述DRAM在自刷新模式下能够选择性地对存储在每个存储体中的数据进行刷新，所述DRAM包括：
多个行译码器，用于选择所述存储体的存储单元的字行；
一个地址发生器，用于在自刷新模式期间产生连续变化的内部地址；
一个刷新存储体指定电路，用于产生用于指定将被刷新的一个存储体的刷新存储体指定信号；和
一个存储体选择译码器，用于根据所述内部地址的信息指定将被所述刷新存储体指定信号刷新的一个或多个存储体，并将刷新地址提供给与被指定存储体对应的行译码器。
7.根据权利要求6所述的DRAM，其特征是所述刷新存储体指定电路包括：
一个刷新控制器，用于产生控制将被刷新存储体的选择的刷新控制信号；和
一个译码器，用于译码所述刷新控制信号以产生所述刷新存储体指定信号。
8.根据权利要求7所述的DRAM，其特征是所述刷新控制器响应一个预定的外部地址信号产生所述刷新控制信号。
9.根据权利要求7所述的DRAM，其特征是所述刷新控制器包括：
一个刷新进入检测器，用于产生指出什么时间所述DRAM进入一个自刷新模式的自刷新进入信号；和
一个被所述自刷新进入信号激活的刷新控制信号发生器，用于响应所述外部地址信号产生所述刷新控制信号。
10.根据权利要求7所述的DRAM，其特征是所述刷新控制器包括多个控制熔丝并响应所述控制熔丝的熔断产生所述刷新控制信号。
11.根据权利要求6所述的DRAM，其特征是所述存储体选择译码器将所述刷新地址提供给由所述刷新存储体指定信号选择的存储体。
12.根据权利要求6所述的DRAM，其特征是所述存储体选择译码器还包括至少一个被所述刷新存储体指定信号使能的前置译码器，用于将与所述内部地址对应的刷新地址提供给与被选择存储体对应的行译码器。
13.一种动态随机存取存储器(DRAM)，包括：
多个能够被单独存取的存储体；
与各存储体对应设置的多个电压发生器，用于向所述存储体提供内部电压；和
一个刷新控制器，用于在自刷新操作期间选择性地针对所述多个存储体当中的一个或多个存储体执行刷新操作，
其中，被使能电压发生器的数量是由被刷新存储体的数量确定的。
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