CN1258150C - 半导体器件 - Google Patents

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CN1258150C CNB031198511A CN03119851A CN1258150C CN 1258150 C CN1258150 C CN 1258150C CN B031198511 A CNB031198511 A CN B031198511A CN 03119851 A CN03119851 A CN 03119851A CN 1258150 C CN1258150 C CN 1258150C
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Abstract

一种半导体器件，可以宽的总线宽度传送数据，而不需考虑与其连接的外部数据总线的宽度。在数据输出侧的半导体器件中，将m位的内部数据分成n个块。数据选择电路一次选择m/n个数据，数据输出部分向宽度为L(＝m/n)位的外部数据总线输出这些个数据。此时，输出控制电路控制数据选择电路对数据的选择，同步信号输出部分输出指示所选数据的同步信号。在数据输入侧的半导体器件中，数据输入部分接收通过外部数据总线传送的数据，数据获取电路将该数据向与同步信号输入部分所接收的同步信号相对应的内部数据总线输出。通过获取与所有的同步信号对应的数据，该数据获取电路会获得m位的数据。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，更具体的说涉及一种可以传送总线宽度比外部数据总线宽的数据的半导体器件。
背景技术
利用以同步动态随机存取存储器(DRAM)为代表的命令输入类型器件，通常可以同时发送数据和命令，并可以在***时钟的前沿得到。按照这种方式在时钟的前沿只一次性得到数据的方法被称之为单数据速率(SDR)类型。现在，描述用于将同步器件中的数据进行传送的电路的一个例子，其中该同步设备中数据是与***时钟同步获得的。
图15是表示用于传送数据的传统电路示例的电路图。图16是表示根据单数据速率方法传送的数据的波形示例图。
在图15的示例中，包括在输出侧设备100中的内部数据总线102的数量与包括在输入侧设备101内的内部数据总线103的数量相同。与输出侧设备100连接的外部数据总线104的数量和与输入侧设备101相连的外部数据总线104的数量相同。命令总线也与输出侧设备100和输入侧设备101一对一的相连。输出锁存电路105和输出缓冲电路106位于输出侧设备100的内部数据总线102的输出侧。输入缓冲电路107和输入锁存电路108位于输入侧设备101的内部数据总线103的输入侧。向输出侧设备100中的输出锁存电路105和输入侧设备101中的输入锁存电路108提供***时钟。
输出侧设备100将数据和命令与***时钟同步地进行传送。也就是，输出锁存电路105在***时钟的前沿将来自内部数据总线102的数据和来自命令总线的命令进行锁存，并将该数据和命令通过输出缓冲电路106分别发送到外部数据总线104和命令总线。输入侧设备101中的输入缓冲电路107接收分别通过外部数据总线104和命令总线传送的数据和命令。然后输入锁存电路108在***时钟的前沿锁存和保持该数据及命令，并将他们输出到内部数据总线103。
输出侧设备100根据***时钟的前沿开始输出。但是如图16所示，在发送至外部数据总线104的数据中产生对应于***时钟的半个周期的延迟D，以满足输入侧设备101获得该数据所需要的适当建立时间。结果，输入侧设备101可以在数据和命令可获得的周期内利用***时钟前沿的时序来锁存数据和命令。
通常，通过内部数据总线102和103以及外部数据总线104发送具有由一个命令处理的宽度的数据。如果要发送其宽度大于总线的宽度的数据，那么一种方法是将数据在多个时钟脉冲之间进行划分。
图17是表示根据单数据速率方法传送的其数据宽度是总线宽度的两倍的数据波形示例图。
如果传送其宽度是总线宽度的两倍的数据，则将对应于一个命令的数据在两个时钟脉冲之间进行划分，并进行传送。也就是说，第一半数据连同命令一起利用第一时钟脉冲发送，而后半个数据利用第二时钟脉冲发送。如果按照这种方式根据单数据速率方法传送其宽度是总线宽度两倍的数据，就不能在发送后半个数据的同时发送另一个命令(不发出操作指令)。这样就降低了***的有效性能。
相反，有一种双数据速率(DDR)类型的设备，它可以不仅在时钟信号的前沿而且在时钟信号的后沿获得其宽度是总线宽度两倍的数据。
图18是表示双数据速率类型的传统输出侧设备的示例电路图。图19(A)和19(B)是锁存脉冲发生电路的示例图。图19(A)是锁存脉冲发生电路的电路图。图19(B)是表示该锁存脉冲发生电路的输入和输出的波形图。图20是表示数据选择器的示例电路图。
假设输出侧设备110包括宽度为m位的内部数据总线。然后数据被分成两个数据块，并利用***时钟的一个周期进行传送。因此，输出侧设备110包括带有两个输入端子A和B以及一个输出端子O的数据选择器111。每个数据选择器111的输入端子A接收包括在第一数据块内的数据。每个数据选择器111的输入端子B接收包括在第二数据块内的数据。每个数据选择器111的输出端子O通过锁存电路112和输出缓冲器113连接至外部数据总线114。外部数据总线114的总数为m/2。用于锁存数据的锁存电路112受到锁存脉冲发生电路115的控制。数据选择器111和锁存脉冲发生电路115根据***时钟进行操作，该***时钟是通过输出缓冲器作为同步信号(选通信号)输出的。
如图19所示，锁存脉冲发生电路115包括与门116和或非门117。与门116的一个输入端子和或非门117的一个输入端子直接连接至***时钟。与门116的另一个输入端子和或非门117的另一个输入端子连接至反相器118的输出端。用于对输入和延迟***时钟的锁存脉冲的宽度进行调整的延迟电路119连接至反相器118的输入端。与门116和或非门117的输出连接至或门120的输入端。从或门120的输出被从锁存脉冲发生电路115输出。
在锁存脉冲发生电路115中，与门116响应***时钟的前沿而输出锁存脉冲a，或非门117响应***时钟的后沿而输出锁存脉冲b。锁存脉冲a和b的宽度对应于延迟电路119所产生的延迟时间。
如图20所示，数据选择器111包括与非门121和122。数据选择器111的输入端子A连接至与非门121的一个输入端子，数据选择器111的输入端子B连接至与非门122的一个输入端子。与非门121和122的输出连接至与非门123的输入。与非门123的输出连接至数据选择器111的输出端子O。与非门121的另一个输入端子直接连接至***时钟，与非门122的另一个输入端子连接至一个反相器124的输出，该反相器在输入端接收***时钟。
当***时钟在数据选择器11内处于低电平时，与非门121允许数据从输入端子A输入，与非门122禁止数据从输入端子B输入。相反，当***时钟处于高电平时，与非门121禁止数据从输入端子A输入，与非门122允许数据从输入端子B输入。
在具有上述结构的输出侧设备110中，按照***时钟的每半个周期，数据选择器111交替选择分别包括在第一半数据块内的数据0至m/2-1，以及分别包括在第二半数据块内的数据m/2至m-1。锁存电路112响应来自锁存脉冲发生电路115的锁存脉冲a分别对包括在第一半数据块中的数据0至m/2-1进行锁存，并将它们通过输出缓冲器113输出至外部数据总线114。另外，锁存电路112响应锁存脉冲b分别对包括在第二半数据块中的数据m/2至m-1进行锁存，并将它们通过输出缓冲器113输出至外部数据总线114。
图21是表示双数据速率类型的传统输入侧设备的示例的电路图。图22(A)和22(B)是表示锁存脉冲发生电路示例的视图。图22(A)是锁存脉冲发生电路的电路图。图22(B)是表示锁存脉冲发生电路的输入和输出的波形图。
在输入侧设备130中，通过输入缓冲器131接收数据。每个输入缓冲器131的输出连接至两个锁存电路132的输入端。每一对锁存电路132中的一个的控制输入连接至锁存脉冲发生电路133的一个输出端子c。每一对锁存电路132的另一个控制输入连接至锁存脉冲发生电路133的另一个输出端子d。
如图22所示，锁存脉冲发生电路133包括与门134和或非门135。与门134的一个输入端子和或非门135的一个输入端子直接连接至***时钟。与门134的另一个输入端子和或非门135的另一个输入端子连接至反相器136的输出。输入并延迟***时钟、用于调节锁存脉冲宽度的延迟电路137连接至反相器136的输入端。与门134的输出连接至用于调整建立时间的延迟电路138。延迟电路138的输出是锁存脉冲发生电路133的输出c。或非门135的输出连接至用于调整建立时间的延迟电路139的输入。延迟电路139的输出是锁存脉冲发生电路133的输出d。
在锁存脉冲发生电路133中，与门134响应同步信号的前沿而输出锁存脉冲。该锁存脉冲被延迟电路138所延迟，并从输出端c输出。或非门135响应同步信号的后沿而输出锁存脉冲。该锁存脉冲被延迟电路139所延迟，并从输出端d输出。
在具有上述结构的输入侧设备130中，锁存脉冲发生电路133在同步信号处于低电平的期间内产生第一锁存脉冲，在该同步信号处于高电平的期间内产生第二锁存脉冲。该锁存电路132响应第一和第二锁存脉冲而交替的锁存通过输入缓冲器131接收到的数据。通过这样做，包括在第一半数据块中的数据和包括在第二半数据块中的数据被分配至内部数据总线。也就是说，来自锁存脉冲发生电路133的输出c的锁存脉冲所操作的锁存电路132分别获得包括在第一半数据块内的数据0至m/2-1，来自锁存脉冲发生电路133的输出d的锁存脉冲所操作的锁存电路132分别获得包括在第二半数据块内的数据m/2至m-1。
如上所述，双数据速率类型的设备在一个***时钟周期中所能够传送的数据量是单数据速率类型的设备所能够传送的数据量的两倍。利用双数据速率类型的设备，通常只在***时钟的前沿得到一个命令，通过一个命令可以得到两次数据。
双数据速率类型的设备的数据传送速率是单数据速率类型的设备的数据传送速率的两倍。结果，双数据速率类型设备的数据的获得周期是单数据速率类型设备的数据获得周期的一半，并且用于双数据速率类型设备获得数据的时钟脉冲的建立时间是单数据速率类型设备获得数据的时钟脉冲的建立时间的一半。但是，驱动时钟的驱动器内的上拉晶体管(pull-up transistor)和下拉晶体管(pull-downtransistor)的特性在某些操作环境下不一定相同。这使得难以将建立时间和保持时间维持在获得最佳数据的时间。
另外，如果数据被分为n个块传送，数据头必须正确的实现，以重排所传送的n个块。这既适用于单数据速率类型的设备又适用于双数据速率类型的设备。通常，一个有效命令等连同前导数据一起被传送，以指示数据头。但是在这种情况下，用于中断命令和产生数据锁存信号的电路变得复杂。
发明内容
本发明是鉴于上述背景技术的问题而作出的。本发明的一个目的是提供可以更宽的总线宽度传送数据的半导体器件，而不管与其连接的外部数据总线的宽度。
为了实现上述目标，提供一种半导体器件，向宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线输出内部数据，该半导体器件包括：数据选择电路，用于从宽度为m位的内部数据总线上的n个分割数据块中选择数据，其中，m、n、m/n为正整数；数据输出电路，用于将该数据选择电路所选择的数据块中的数据向宽度为m/n位的外部数据总线输出；输出控制电路，用于响应与***时钟同步地由***提供的输出起始信号而按序产生n个选择信号，该输出控制电路并用于进行控制，使所述数据选择电路根据数据块而选择数据；以及同步信号输出电路，用于向同步信号线输出选择信号作为表示数据的输出的选通信号。
另外，为了实现上述目的，提供一种半导体器件，输入通过宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线传送的数据，所述半导体器件包括：数据输入电路，用于输入宽度是m位宽的内部数据总线宽度的n分之一的外部数据总线上的数据，其中，m、n、m/n为正整数；同步信号输入电路，用于输入指示所传送的n个分割数据块的n个选通信号；以及数据获取电路，用于获得输入至所述数据输入电路的数据，并将该数据分派给对应于所述选通信号指定的数据块的内部数据总线。
本发明还提供了一种半导体器件，向宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线输出内部数据，该半导体器件包括：数据选择电路，用于从宽度为m位的内部数据总线上的n个分割数据块中选择数据，其中，m、n、m/n为正整数；数据输出电路，用于将该数据选择电路所选择的数据块中的数据向宽度为m/n位的外部数据总线输出；输出控制电路，用于响应与***时钟同步地由***提供的输出起始信号而按序产生n个选择信号，该输出控制电路并用于进行控制，使所述数据选择电路根据数据块选择数据，还用于输出两个互补的同步信号以及与第一选择信号同步的一个同步信号，该两个互补的同步信号的状态在每次产生选择信号的时候都发生相反的改变；以及同步信号输出电路，用于向同步信号线输出所述两个互补的同步信号和所述与第一选择信号同步的同步信号，分别作为选通信号和起始信号。
本发明还提供了一种半导体器件，输入通过宽度比该半导体器件内部的内部数据总线宽度窄的连接到该半导体器件外部的外部数据总线所传送的数据，该器件包括：数据输入电路，用于输入宽度是m位宽的内部数据总线的n分之一的外部数据总线上的数据，其中，m、n、m/n为正整数；通过同步信号线在数据输出侧连接到该半导体器件的同步信号输入电路，用于输入分别指示所传送的n个分割数据块中奇和偶数据块的两个逻辑状态相反的互补选通信号以及指示数据传送开始的起始信号；数据获取电路，用于响应所述逻辑状态相反的互补选通信号而交替地获取输入至所述数据输入部分的数据；重排锁存控制电路，用于输出重排信号，所述重排信号用于以所述起始信号作为触发信号而重排由所述数据获取电路所获得的数据；以及数据重排电路，用于响应所述重排信号而对已经由所述数据获取电路获得的数据进行重排以使之顺序正确，并向对应的内部数据总线输出所述数据。
本发明还提供了一种用于在半导体器件之间通过连接到该半导体器件外部的外部数据总线传送数据的方法，其中外部数据总线的宽度比该半导体器件内部的内部数据总线的宽度窄，该方法包括如下步骤：在数据输出侧将要传送的数据分成n个分割数据块；按照所述分割数据块，利用指示所述分割数据块的同步信号，与***时钟不同步地传送所述数据；在数据输入侧获取按数据块与同步信号同步传送的数据。
本发明的上述和其他目的、特征和优点可以从以下结合附图的详细描述中更加清楚，附图以示例的方式显示了本发明的优选实施方案。
附图说明
图1是表示本发明的半导体器件所传送的数据的理论结构的方框图；
图2是表示数据输出设备示例的电路图；
图3是表示输出控制电路的示例的电路图；
图4是表示输出控制电路的输入和输出的波形图；
图5是表示数据输入设备的示例的电路图；
图6是表示同步信号线上的信号的波形和在外部数据总线上的数据的视图；
图7是表示数据输入设备的第二示例的电路图；
图8是表示同步信号线上的信号的波形、外部数据总线上的数据、在二次锁存前的数据以及内部数据总线上的数据的视图；
图9是表示数据输出设备的第二示例的电路图；
图10是表示图9的输出控制电路的示例的电路图；
图11是表示数据输入设备的第三示例的电路图；
图12是表示数据输入设备的功能部件中的信号的波形图；
图13是表示数据输入设备的第四示例的电路图；
图14是表示数据输入设备的功能部件中的信号的波形图；
图15是表示用于传送数据的传统电路的示例的电路图；
图16是表示根据单数据速率方法传送的数据的波形示例视图；
图17表示根据单数据速率方法传送的其宽度是总线宽度两倍的数据的波形示例视图；
图18是表示双数据速率类型设备的传统输出侧设备的示例的电路图；
图19(A)和19(B)是表示锁存脉冲发生电路的示例的视图，图19(A)表示锁存脉冲发生电路的电路图，图19(B)是该锁存脉冲发生电路的输入和输出的波形视图；
图20是表示数据选择器的示例的电路图；
图21是表示双数据速率类型的传统输入侧设备的示例的电路图；
图22(A)和22(B)是表示锁存脉冲发生电路的示例的视图；图22(A)是锁存脉冲发生电路的电路图，图22(B)是表示该锁存脉冲发生电路的输入和输出的波形的视图。
具体实施方式
以下参考附图首先描述本发明的概要。
图1是表示本发明的半导体器件所传送的数据的理论结构方框图。
首先，描述其内部数据总线宽度为m位的半导体器件，该半导体器件位于该内部数据总线的数据输出侧。该数据输出侧半导体器件1包括：数据选择电路2，用于将内部数据总线上的m位数据分成n个数据块，并用于按序选择这些数据块；数据输出部分3，用于输出L(＝m/n)个由数据选择电路2所选择的数据；输出控制电路4，用于控制数据选择电路2对数据块中的数据的选择；以及同步信号输出部分5，用于输出指示由数据选择电路2所选择的数据块中的数据的n个同步信号。
数据输入侧上的半导体器件6包括：数据输入部分7，用于输入所传送的L个数据；同步信号输入部分8，用于输入指示所传送的数据块中的数据的n个同步信号；以及数据获取电路9，用于获得输入至数据输入部分7的数据，作为输入到同步信号输入部分8的同步信号所指示的数据块中的数据。
数据输出侧半导体器件1内的数据输出部分3和数据输入侧半导体器件6内的数据输入部分7通过宽度为L位的外部数据总线连接在一起。数据输出侧半导体器件1内的同步信号输出部分5与数据输入侧半导体器件6内的同步信号输入部分8利用n个同步信号线11连接。
在具有上述结构的***内的数据输出侧半导体器件1内，数据选择电路2首先选择将宽度为m位的内部数据总线上的数据划分而获得的n个数据块中的每一个。通过从输出控制电路4提供的n个选择信号，按序进行这种选择。数据选择电路2所选择的L(＝m/n)个数据通过数据输出部分3输出至该外部数据总线10。此时，同步信号输出部分5向同步信号线11输出指示由数据输出部分3所传送的数据块中的数据的同步信号。
数据输入侧半导体器件6中的数据输入部分7接收通过外部数据总线10按数据块传送的数据。当该数据输入部分7接收到一个数据块时，同步信号输入部分8接收到一个指示包括该数据的数据块的同步信号。数据获取电路9向用于和同步信号输入部分8接收的同步信号对应的数据块的内部数据总线输出由数据输入部分7所接收的数据。类似的，当同步信号输入部分8接收到下一个同步信号时，数据获取电路9向用于和该同步信号对应的数据块的内部数据总线输出由数据输入部分7所接收到的数据。通过数据获取电路9获取与所有的同步信号对应的数据块内的数据，m位数据就进入数据输入侧半导体器件6。
如上所述，数据输出侧半导体器件1将数据分为n个块，将它们传送，并将n个同步信号与它们一起传送。数据输入侧半导体器件6向用于每个数据块的内部数据总线按序输出一次一个数据块传送的数据。这样可以重新构建m位数据。结果，可以宽的数据总线宽度传送数据，而不用考虑外部数据总线的宽度。
现在，详细的描述本发明的一个实施方案，其中例如内部数据总线宽度是288(＝m)位，外部数据总线宽度是72(＝L)位，数据被分为4(＝n)个数据块被传送。
图2是表示数据输出设备示例的电路图。图3是表示输出控制电路的示例的电路图。图4是表示输出控制电路的输入和输出的波形的视图。
该数据输出设备包括288个锁存电路12，用于锁存内部数据总线上的数据。锁存电路12的输出连接至72个多路复用器13。每个多路复用器13包括四个三态缓冲器。这四个三态缓冲器中的每一个从四个分割数据块中选择四个数据，并将它们输出。
例如，第一多路复用器130输入第一数据块中的第一数据0、第二数据块中的第一数据72、第三数据块中的第一数据144和第四数据块中的第一数据216。最后的第72个多路复用器1371输入第一数据块中的第72个数据71、第二数据块中的第72个数据143、在第三数据块中的第72个数据215和第四数据块中的第72个数据287。
每个多路复用器13的输出通过输出锁存电路14和输出缓冲器15连接至外部数据总线。输出锁存电路14响应输出时钟的前沿而锁存从多路复用器13输出的数据。如果该输出时钟的频率高于或等于四倍于***时钟频率，可以在一个***时钟周期中输出所有分割数据。因此，优选的是，输出时钟的频率应当被设定为高于或等于四倍于***时钟的频率。
多路复用器13根据从输出控制电路16输出的四个选择信号对数据进行选择。如图3所示，输出控制电路16包括四个串联的锁存电路171至174。将与***时钟同步的锁存-输出起始信号输入至第一锁存电路171的数据输入端。输出时钟输入至每个锁存电路171至174的控制输入端。
如图4所示，当在高电平的锁存-输出起始信号输入至输出控制电路16中的锁存电路171时，锁存电路171响应输出时钟的前沿而锁存锁存-输出起始信号，并输出选择信号“选择0”。在输出时钟的下一个前沿，锁存电路171锁存低电平的锁存-输出起始信号，并将输出改为低电平。在下一个阶段，锁存电路172锁存已经处于高电平的选择信号“选择0”，并输出选择信号“选择1”。输出控制电路16按照这种方式按序输出与输出时钟同步的选择信号。
输出控制电路16所产生的四个选择信号也分别通过输出锁存电路14和输出缓冲器15作为选通信号0至3输出。
首先，当与***时钟同步的一个锁存-输出起始信号输入至具有上述结构的数据输出设备中时，锁存电路12锁存内部数据总线上的所有数据。然后，多路复用器13接收来自输出控制电路16的第一选择信号“选择0”，并选择包括在所述四个分割数据块中的第一数据块内的数据0至71。所选择的数据0至71由输出锁存电路14所锁存，并通过输出缓冲器15输出至外部数据总线。当输入下一个输出时钟脉冲时，多路复用器13接收来自输出控制电路16的第二选择信号“选择1”，并选择包括在第二数据块内的数据72至143。输出锁存电路14锁存所选择的数据72至143，并通过输出缓冲器15输出至外部数据总线。类似的，多路复用器13按序从输出控制电路16接收选择信号“选择2”和“选择3”，并按序选择包括在第三和第四数据块中的数据。所选择的数据按序由输出锁存电路14进行锁存，并按序通过输出缓冲器15输出至外部数据总线。在这种情况下，提供给多路复用器13的选择信号由输出锁存电路14锁存，并作为选通信号0至3通过输出缓冲器15与数据一起输出至同步信号线。选通信号0至3与数据的输出在至少一个***时钟周期中完成。
通过在该数据输出设备中在同一输出时钟脉冲的前沿输出选通信号和数据，即使在内部数据被分割后，由选通信号进行的建立可以对每一个数据来说都始终保持恒定。
图5是表示数据输入设备的示例的电路图。图6是表示同步信号线上的信号的波形和外部数据总线上的数据的视图。
数据输入设备包括：输入缓冲器18，用于接收同步信号线上的四个选通信号；以及输入缓冲器19，用于接收外部数据总线上的72个数据。用于接收数据的输入缓冲器19的输出连接至输入锁存电路20。输入锁存电路20包括数量与内部数据总线相同的锁存电路。输入缓冲器19的一个输出端子连接至四个锁存电路的数据输入端。例如，接收第一数据总线0上的数据的输入缓冲器19的输出连接至锁存电路0-0、1-0、2-0和3-0的数据输入端，其中每个锁存电路锁存包括在数据块内的第一个数据。接收第72个数据总线L-1上的数据的输入缓冲器19的输出被连接至锁存电路0-L-1、1-L-1、2-L-1和3-L-1的数据输入端，其中每个锁存电路锁存包括在数据块内的第72个数据。
用于接收选通信号的输入缓冲器18的输出通过一个建立保证延迟电路(setup guarantee delay circuit)18a连接至输入锁存电路20。该建立保证延迟电路18a使选通信号发生延迟，以确保数据的建立时间。选通信号0输入从图5所示的输入锁存电路20的顶部起的第一锁存电路的控制输入端。选通信号0也每隔四个锁存电路输入锁存电路的控制输入端。同样，选通信号1输入从图5所示的输入锁存电路20的顶部起的第二锁存电路的控制输入端。选通信号1也每隔四个锁存电路输入锁存电路的控制输入端。选通信号2输入从图5所示的输入锁存电路20的顶部起的第三锁存电路的控制输入端。选通信号2也每隔四个锁存电路输入锁存电路的控制输入端。选通信号3输入从图5所示的输入锁存电路20的顶部起的第四锁存电路的控制输入端。选通信号3每隔四个锁存电路输入锁存电路的控制输入端。
具有上述结构的数据输入设备用于接收数据。如图6所示，当选通信号0处于高电平时，包括在四个分割数据块内的第一数据块中的数据0至71处于外部数据总线上。因此内部数据总线上与数据0至71对应的锁存电路被选通信号0触发，锁存外部数据总线上的数据0至71。当选通信号1处于高电平时，包括在第二数据块中的数据72至143处于外部数据总线上。因此内部数据总线上与数据72至143对应的锁存电路被选通信号1触发，锁存外部数据总线上的数据72至143。同样，当选通信号2处于高电平时，包括在第三数据块中的数据144至215处于外部数据总线上。因此内部数据总线上与数据144至215对应的锁存电路被选通信号2触发，锁存外部数据总线上的数据144至215。当选通信号3处于高电平时，包括在第四数据块中的数据216至287处于外部数据总线上。因此内部数据总线上与数据216至287对应的锁存电路被选通信号3触发，锁存外部数据总线上的数据216至287。结果可以获得所有的数据。
利用该数据输入设备，仅在选通信号的高沿(high edge)获得数据。因此，与双数据速率类型的设备不同，驱动选通信号的驱动器的高、低沿特性之间的差异的影响是不存在的。
另外，所获得的数据的宽度可以仅利用一个选通信号而恢复为原始数据总线宽度，从而与***时钟等的同步操作就不是必要的了。结果，分割数据可以在一个***时钟周期内传送两次或多次。通过在一个周期中进行n次传送，可以在每个周期中传送分割前的数据。在用于例如安装在印刷线路板上的设备的数据总线宽度过宽而不易于设计印刷线路板的情况下，这是很有用的。另外，可以减少设备插件引脚的数量，从而可以减少组装设备插件的成本。
图7是表示数据输入设备的第二示例的视图。图8是表示同步信号线上的信号的波形、外部数据总线上的数据、二次锁存之前的数据、以及内部数据总线上的数据。图7中与图5所示元件相同的元件用同样的附图标记表示，并省略了其详细说明。
该数据输入设备在用于利用一组四个选通信号0-3进行数据锁存的三个第一锁存电路之后包括三个二次锁存电路。这三个二次锁存电路21由一系列数据输入中的最后一个选通信号同时触发，也就是，利用第四锁存信号3再次锁存由第一锁存电路所保持的数据。
如果选通信号0至3不是同时输入的，则内部数据的各个数据的相位是不匹配的。这三个二次锁存电路21的设置可以避免这个问题。如图8所示，可以通过按照这种方式设置二次锁存电路21，并且通过在获得第四数据块内的数据的时侯由二次锁存电路21对包括在第一至第三数据块内的前已输入和锁存的数据进行再次锁存，从而匹配内部数据总线上的各个内部数据的相位。
图9是表示数据输出设备的第二示例的电路图。图10是表示图9所示的输出控制电路的示例的电路图。图9中与图2所示相同的元件用同样的附图标记表示，并省略了其详细说明。
该数据输出设备中的输出控制电路22不仅产生选择信号“选择0”至“选择3”，而且产生第一至第三同步信号，并将这些同步信号与数据一起输出。
如图10所示，输出控制电路22包括四个串联的锁存电路231至234以及两个或门241和242。锁存-输出起始信号输入至第一锁存电路231的数据输入端。输出时钟输入至每个锁存电路231至234的控制输入端。锁存电路231至234分别输出选择信号“选择0”至“选择3”。或门241分别在两个输入端子处接收来自锁存电路231和233的输出，并输出第一同步信号。或门242分别在两个输入端子处接收来自锁存电路232和234的输出，并输出第二同步信号。锁存电路231输出第三同步信号。
这些第一至第三同步信号由输出时钟所触发的输出锁存电路14锁存，并通过输出缓冲器15输出。在这种情况下，第一和第二同步信号分别用作选通信号0和1，用于获得数据，第三同步信号用作起始信号，用于指示数据的开始。选通信号0和1是互补信号。也就是说，每次数据输出时，相反地改变选通信号0和1的状态。仅在它们的高沿获得数据。仅在包括在第一数据块的数据输出时，起始信号进入高电平。
图11是表示数据输入设备的第三实施例的电路图。图12是表示数据输入设备的功能部件中的信号的波形图。图11中与图5所示相同的元件用同样的附图标记表示，并省略了其详细说明。
该数据输入设备中的输入缓冲器18接收选通信号0和1以及起始信号。选通信号0和1由建立保证延迟电路18a适当地延迟。接收外部数据总线上的数据的输入缓冲器19的L个输出端子分别与输入锁存电路20内的对应的锁存电路0-0和1-0、0-1和1-1、...、以及0-(L-1)和1-(L-1)的数据输入端相连接。选通信号0输入至锁存电路0-0至0-(L-1)的控制输入端，选通信号1输入至锁存电路1-0至1-(L-1)的控制输入端。该数据输入设备也包括重排锁存(rearrangement latch)控制电路25和连接至输入锁存电路20的每个输出端子的重排锁存260至263。
重排锁存控制电路25包括三个锁存电路271、272和273。锁存电路271在数据输入端接收起始信号，在控制输入端接收选通信号0。在下一个阶段，锁存电路271的输出连接至锁存电路272的数据输入端。锁存电路272在控制输入端接收选通信号1。在下一个阶段，锁存电路272的输出连接至锁存电路273的数据输入端。锁存电路273在控制输入端接收选通信号0。锁存电路271的输出连接至与门274的一个输入端子。与门274在另一个输入端子接收选通信号1。从与门274的输出作为重排信号R0，被输入到重排锁存260的控制输入端。锁存电路272的输出连接至与门275的一个输入端子。与门275在另一个输入端子处接收选通信号0。从与门275的输出作为重排信号R1，被输入到重排锁存261的控制输入端。锁存电路273的输出连接至与门276的一个输入端子。与门276在另一个输入端子处接收选通信号1。从与门276的输出作为重排信号R2，被输入到重排锁存262和263的控制输入端。
响应互补选通信号0和1而进入该数据输入设备中的锁存电路0-0至0-(L-1)或1-0至1-(L-1)的数据通过从重排锁存电路25输出的重排信号(rearrangement signal)R0至R2而进入预定的重排锁存260至263。也就是说，包括在第一数据块内的数据响应选通信号0而被输入锁存电路20中的锁存电路0-0至0-(L-1)所锁存。然后包括在第二数据块内的数据响应选通信号1而被输入锁存电路20中的锁存电路1-0至1-(L-1)所锁存，并且被锁存电路0-0至0-(L-1)所锁存的数据由重排锁存260响应重排信号R0而锁存。然后包括在第三数据块内的数据响应选通信号0而被输入锁存电路20中的锁存电路0-0至0-(L-1)所锁存，被锁存电路1-0至1-(L-1)所锁存的数据由重排锁存261响应重排信号R1而锁存。响应重排信号R2，包括在第四数据块内的数据由重排锁存263锁存，被输入锁存电路20中的锁存电路0-0至0-(L-1)所锁存的数据由重排锁存262锁存。此时，包括在第四数据块内的数据由输入锁存电路20中的锁存电路1-0至1-(L-1)响应选通信号1而锁存，但是它不会被使用。
如上所述，重排锁存控制电路25输出按序进入到重排锁存260至263中的重排信号R0至R2，输入数据应当根据起始信号在选通信号0和1每次改变的时候进入所述重排锁存。结果，包括在第一至第四数据块内的数据会分别进入重排锁存260至263。
图13是表示数据输入设备的第四示例的电路图。图14是表示数据输入设备的功能部件中的信号波形图。图13中与图7和11所示相同的元件用同样的附图标记表示，并省略了其详细说明。
该数据输入设备具有结合包括如图7所示的二次锁存电路21的数据输入设备和图11所示的重排数据的输入设备所获得的结构。
也就是说，该数据输入设备包括带有二次锁存210和二次锁存211的二次锁存电路21，该二次锁存210连接至在传送包括在第二数据块内的数据时对在包括在第二数据块内的数据之前获得的第一数据块内包括的数据进行重排的重排锁存260的输出端，该二次锁存211连接至在传送包括在第三数据块内的数据时对在包括在第三数据块内的数据之前获得的第二数据块内包括的数据进行重排的重排锁存261的输出端。二次锁存210和211由用于重排包括在第三数据块内的数据、获得包括在第四数据块内的数据的重排信号R2触发。
具有上述结构的数据输入设备根据起始信号而开始获得数据。此时，响应于互补选通信号0和1而获得交替输入到两组锁存电路、也就是交替输入到输入锁存电路20内的锁存电路0-0至0-(L-1)和1-0至1-(L-1)的数据。之前获得的数据响应于从重排锁存控制电路25输出的重排信号R0至R2而移至重排锁存260或261。最后，之前刚刚获得的数据移向重排锁存262，获得最后的数据，已经进入重排锁存260或261的数据再次被二次锁存210或211锁存。结果，所有的内部数据的相位都匹配，并且内部数据的可获得期间最大化。
如前所述，利用根据本发明的输出侧设备，将内部数据总线上总线宽度较宽的数据分成n个数据块传送。在这种情况下，用于指示所传送的数据包括在哪一个数据块内的同步信号与数据同时发送。利用本发明的输入侧设备，根据与数据同时传送的同步信号而获得输入数据。因此，可以传送内部数据总线上总线宽度较宽的数据，而不需考虑外部数据总线的宽度。
对于插件引脚的数量有一些物理限制。因此，如果用于内部数据的总线宽度过宽，则不能确保有足够的插件引脚分配给外部数据总线。即使在这种情况下，也可以传送内部数据。结果，可以降低设备插件的组装成本。
另外，如果用于安装在例如印刷线路板上的输入设备或输出设备的数据总线宽度过宽，可能难以设计该印刷线路板。本发明在这种情况下是很有用的。
前述内容仅作为本发明原理的一种示例。但是，由于对于本领域的技术人员来说可以有多种改动和变化，因此不希望将本发明限制在所示的确切结构和应用上，因此所有的改动和等效变化可以视为落在如所附权利要求及其等同变换中所限定的本发明的范围内。

Claims (33)

1.一种半导体器件，向宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线输出内部数据，该半导体器件包括：
数据选择电路，用于从宽度为m位的内部数据总线上的n个分割数据块中选择数据，其中，m、n、m/n为正整数；
数据输出电路，用于将该数据选择电路所选择的数据块中的数据向宽度为m/n位的外部数据总线输出；
输出控制电路，用于响应与***时钟同步地由***提供的输出起始信号而按序产生n个选择信号，该输出控制电路并用于进行控制，使所述数据选择电路根据数据块而选择数据；以及
同步信号输出电路，用于向同步信号线输出选择信号作为表示数据的输出的选通信号。
2.如权利要求1的半导体器件，其中所述数据选择电路、所述数据输出电路、所述输出控制电路以及所述同步信号输出电路与频率高于***时钟频率的输出时钟同步工作。
3.如权利要求2的半导体器件，其中所述输出时钟的频率是***时钟频率的n倍。
4.如权利要求2的半导体器件，其中所述数据选择电路包括：
内部数据锁存电路，用于以所述输出起始信号作为触发信号锁存内部数据总线上的数据；以及
m/n个多路复用器，用于在输出控制电路的控制下，通过从所述n个分割数据块中一次输入一位而从对应于选择信号的数据块中选择1位数据。
5.如权利要求2的半导体器件，其中所述输出控制电路包括n个锁存电路，用于与输出时钟同步地按序输出所述选择信号，其采用的方法是：锁存所述输出起始信号，响应输出时钟输出第一选择信号；锁存所述第一选择信号，响应下一个输出时钟输出第二选择信号。
6.如权利要求2所述的半导体器件，其中所述数据输出电路包括：
输出锁存电路，用于和输出时钟同步地锁存所述数据选择电路所选择的数据；以及
输出缓冲器，用于向外部数据总线输出被输出锁存电路所锁存的数据。
7.如权利要求2的半导体器件，其中所述同步信号输出电路包括：
输出锁存电路，用于和输出时钟同步地锁存从所述输出控制电路输出的选择信号；以及
输出缓冲器，用于向同步信号线输出被所述输出锁存电路锁存的选择信号作为选通信号。
8.一种半导体器件，输入通过宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线传送的数据，所述半导体器件包括：
数据输入电路，用于输入宽度是m位宽的内部数据总线宽度的n分之一的外部数据总线上的数据，其中，m、n、m/n为正整数；
同步信号输入电路，用于输入指示所传送的n个分割数据块的n个选通信号；以及
数据获取电路，用于获得输入至所述数据输入电路的数据，并将该数据分派给对应于所述选通信号指定的数据块的内部数据总线。
9.如权利要求8的半导体器件，其中所述数据输入电路包括m/n个数据输入缓冲器，用于输入所述外部数据总线上的数据。
10.如权利要求8的半导体器件，其中所述同步信号输入电路包括：
n个同步输入缓冲器，用于输入所述选通信号；以及
n个建立保证延迟电路，用于延迟所述同步输入缓冲器输入的所述选通信号。
11.如权利要求8的半导体器件，其中所述数据获取电路包括：
一组n个输入锁存电路，同时输入被输入至所述数据输入部分的1位数据；以及
该组n个输入锁存电路对与输入至所述同步信号输入电路的所述选通信号相对应的数据块中的数据进行锁存，并且以所述选通信号作为触发信号将所述数据输出至内部数据总线。
12.如权利要求11的半导体器件，其中所述数据获取电路包括位于该组n个输入锁存电路中的头n-1个输入锁存电路的输出端的二次锁存电路，用于以第n个选通信号作为触发信号将由所述头n-1个输入锁存电路锁存的数据再次进行锁存，以使得所述数据获取电路所获得的所有数据的相位一致。
13.一种半导体器件，向宽度比该半导体器件内部的内部数据总线的宽度窄的连接到该半导体器件外部的外部数据总线输出内部数据，该半导体器件包括：
数据选择电路，用于从宽度为m位的内部数据总线上的n个分割数据块中选择数据，其中，m、n、m/n为正整数；
数据输出电路，用于将该数据选择电路所选择的数据块中的数据向宽度为m/n位的外部数据总线输出；
输出控制电路，用于响应与***时钟同步地由***提供的输出起始信号而按序产生n个选择信号，该输出控制电路并用于进行控制，使所述数据选择电路根据数据块选择数据，还用于输出两个互补的同步信号以及与第一选择信号同步的一个同步信号，该两个互补的同步信号的状态在每次产生选择信号的时候都发生相反的改变；以及
同步信号输出电路，用于向同步信号线输出所述两个互补的同步信号和所述与第一选择信号同步的同步信号，分别作为选通信号和起始信号。
14.如权利要求13的半导体器件，其中所述数据选择电路、所述数据输出电路、所述输出控制电路以及所述同步信号输出电路与频率高于***时钟频率的输出时钟同步工作。
15.如权利要求14的半导体器件，其中所述输出时钟的频率是***时钟频率的n倍。
16.如权利要求14的半导体器件，其中所述数据选择电路包括：
内部数据锁存电路，用于以所述输出起始信号作为触发信号锁存内部数据总线上的数据；以及
m/n个多路复用器，用于在输出控制电路的控制下，通过从所述n个分割数据块一次输入一位而从对应于所述选择信号的数据块中选择1位数据。
17.如权利要求14的半导体器件，其中所述输出控制电路包括：
n个锁存电路，用于与输出时钟同步地按序输出选择信号，其采用的方法是：锁存所述输出起始信号，响应输出时钟输出第一选择信号；锁存所述第一选择信号，响应下一个输出时钟输出第二选择信号；
第一或门，用于输入所述锁存电路中的奇数锁存电路的输出；以及
第二或门，用于输入所述锁存电路中的偶数锁存电路的输出；
其中所述输出控制电路输出所述第一选择信号作为同步信号。
18.如权利要求14所述的半导体器件，其中所述数据输出电路包括：
输出锁存电路，用于和输出时钟同步地锁存所述数据选择电路所选择的数据；以及
输出缓冲器，用于向外部数据总线输出被该输出锁存电路所锁存的数据。
19.如权利要求14的半导体器件，其中所述同步信号输出电路包括：
输出锁存电路，用于和输出时钟同步地锁存从所述输出控制电路输出的所述互补同步信号和所述同步信号；以及
输出缓冲器，用于向同步信号线输出被该输出锁存电路所锁存的所述互补同步信号和所述同步信号。
20.一种半导体器件，输入通过宽度比该半导体器件内部的内部数据总线宽度窄的连接到该半导体器件外部的外部数据总线所传送的数据，该器件包括：
数据输入电路，用于输入宽度是m位宽的内部数据总线的n分之一的外部数据总线上的数据，其中，m、n、m/n为正整数；
通过同步信号线在数据输出侧连接到该半导体器件的同步信号输入电路，用于输入分别指示所传送的n个分割数据块中奇和偶数据块的两个逻辑状态相反的互补选通信号以及指示数据传送开始的起始信号；
数据获取电路，用于响应所述逻辑状态相反的互补选通信号而交替地获取输入至所述数据输入部分的数据；
重排锁存控制电路，用于输出重排信号，所述重排信号用于以所述起始信号作为触发信号而重排由所述数据获取电路所获得的数据；以及
数据重排电路，用于响应所述重排信号而对已经由所述数据获取电路获得的数据进行重排以使之顺序正确，并向对应的内部数据总线输出所述数据。
21.如权利要求20的半导体器件，其中所述数据输入电路包括m/n个数据输入缓冲器，用于输入所述外部数据总线上的数据。
22.如权利要求20的半导体器件，其中所述同步信号输入电路包括：
三个同步输入缓冲器，用于输入所述互补选通信号以及所述起始信号；以及
n个建立保证延迟电路，用于延迟所述同步输入缓冲器输入的所述互补选通信号。
23.如权利要求20的半导体器件，其中所述数据获取电路包括：输入锁存电路，用于以所述互补选通信号作为触发信号交替锁存输入至所述数据输入部分的1位数据。
24.如权利要求20的半导体器件，其中所述重排锁存控制电路包括：
锁存电路，用于响应所述互补选通信号而按序移动所述起始信号；以及
与门，用于将每个锁存电路的输出和所述互补选通信号相结合，以在每次输入每个数据块内的数据时输出所述重排信号中的一个重排信号。
25.如权利要求20的半导体器件，其中所述数据重排电路包括：
第一重排锁存电路，位于数据获取电路的输出侧，用于以重排信号作为触发信号对所述数据获取电路交替获得的数据进行锁存；以及
第二重排锁存电路，其位置使其直接获取输入至所述数据获取电路的数据，用于以所述重排信号中最后生成的一个重排信号作为触发信号而对最后输入的数据块内的数据进行锁存。
26.如权利要求25的半导体器件，其中所述数据重排电路包括二次锁存电路，位于用于锁存第一至第n-2个数据块内的数据的所述第一重排锁存电路的输出侧，用于以最后产生的所述重排信号作为触发信号而对由第二重排锁存电路中的头n-2个重排锁存电路所锁存的数据进行再次锁存，以使得所获得的所有数据的相位一致。
27.一种用于在半导体器件之间通过连接到该半导体器件外部的外部数据总线传送数据的方法，其中外部数据总线的宽度比该半导体器件内部的内部数据总线的宽度窄，该方法包括如下步骤：
在数据输出侧将要传送的数据分成n个分割数据块；
按照所述分割数据块，利用指示所述分割数据块的同步信号，与***时钟不同步地传送所述数据；
在数据输入侧获取按数据块与同步信号同步传送的数据。
28.如权利要求27的方法，其中所述同步信号包括指示分割数据块的n个选通信号。
29.如权利要求28的方法，其中在获取数据的步骤中，与响应最后的选通信号获得的数据同步地对之前获取的数据进行再次锁存，以使得所有内部数据的相位一致。
30.如权利要求27的方法，其中所述同步信号包括两个逻辑状态相反的互补选通信号以及指示数据传送开始的起始信号。
31.如权利要求30的方法，其中在获取数据的步骤中，通过与起始信号同步地响应所述逻辑状态相反的互补选通信号交替获取所传送的数据，并在获取数据时按序重排以前获得的数据，从而重新构建所分割和传送的数据。
32.如权利要求31的方法，其中在获取数据的步骤中，与分割的各数据中最后一个分割数据的获取同步地再次锁存以前获取的数据，以使得所有的内部数据相位一致。
33.如权利要求27的方法，其中所述同步信号与频率至少是***时钟频率的n倍的输出时钟同步传送。
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