CN211046907U

CN211046907U - 用于fpga芯片的高速串并转换接口字同步电路

Info

Publication number: CN211046907U
Application number: CN201922452678.4U
Authority: CN
Inventors: 王兴兴; 冯晓玲; 张亭亭; 贾红; 陈维新; 韦嶔; 程显志
Original assignee: XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Current assignee: XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Priority date: 2019-12-30
Filing date: 2019-12-30
Publication date: 2020-07-17
Anticipated expiration: 2029-12-30

Abstract

本实用新型公开了一种用于FPGA芯片的高速串并转换接口字同步电路，包括采样模块、串并转换模块、比较模块和控制模块，其中，采样模块用于对双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；串并转换模块用于对上升沿采样信号和下降沿采样信号进行串并转换获得并行数据信号；比较模块用于比较并行数据信号与字同步字符是否一致，并产生字同步控制信号；控制模块控制串并转换模块以并行数据信号移位的方式最终输出与字同步字符一致的并行数据信号。本实用新型的电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。

Description

用于FPGA芯片的高速串并转换接口字同步电路

技术领域

本实用新型属于FPGA技术领域，具体涉及一种用于FPGA芯片的高速串并转换接口字同步电路。

背景技术

数据通常以高数据速率在集成电路之间被串行传送。集成电路接收来自另一集成电路的串行数据信号。接收集成电路可以将串行数据信号中的串行数据转换成并行数据以允许数字逻辑以较低的速度进行操作。例如，接收集成电路可以将传入的串行数据信号转换成并行数据的连续字节或字同时，需要从较快的时钟域转换到较慢的字节时钟域。

在串行信号输入的数据处理中，接收端在接收到数据后需要做各种方式的字同步才能给后续电路使用，例如，接收端收到串行数据可能是以8bit 为一个字节的连续数据，但是接收端并不清楚哪里是每个字节的开始和结束，接收端需要把接收到的数据做串并转换，把转换后的并行数据用作后级的输入数据，如果没有做字同步工作，串并转换电路可能会将错误的字节开头送给其他电路而产生错误的输入。

实用新型内容

为了解决现有技术中存在的上述问题，本实用新型提供了一种用于 FPGA芯片的高速串并转换接口字同步电路。本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型提供了一种用于FPGA芯片的高速串并转换接口字同步电路，包括采样模块、串并转换模块、比较模块和控制模块，其中，

所述采样模块用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

所述串并转换模块连接所述采样模块和所述控制模块，所述串并转换模块用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块产生的控制信号进行串并转换中的字同步过程；

所述比较模块连接所述串并转换模块，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；

所述控制模块用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。

在本实用新型的一个实施例中，所述采样模块包括上升沿触发器和下降沿触发器，其中，所述上升沿触发器的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块，所述上升沿触发器用于对所述双沿串行数据信号进行上升沿采样；

所述下降沿触发器的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块，所述下降沿触发器用于对所述双沿串行数据信号进行下降沿采样。

在本实用新型的一个实施例中，所述串并转换模块包括依次连接的移位寄存器单元、数据选择器单元、更新寄存器单元和时钟域转换寄存器单元，其中，

所述移位寄存器单元用于对所述上升沿采样信号和所述下降沿采样信号分别进行多次移位，获得多个移位数据信号；

所述数据选择器单元连接所述控制模块，用于根据来自所述控制模块的选择信号对所述多个移位数据信号进行选择，获得多个选择数据信号；

所述更新寄存器单元连接所述控制模块，用于根据来自所述控制模块的更新信号对所述多个选择数据信号进行采样更新，获取多个更新数据信号；

所述时钟域转换寄存器单元连接所述控制模块，用于根据分频时钟信号将所述多个更新数据信号作为并行数据信号传输至比较模块中或输出。

在本实用新型的一个实施例中，当所述并行数据信号与所述字同步字符不一致时，所述比较模块向所述控制模块发送字同步控制信号，所述控制模块根据所述字同步控制信号产生选择信号和更新信号，控制当前并行数据信号右移至少一位，且将下一组并行数据信号的至少一位最低位移动至所述当前并行数据信号的至少一位最高位，形成下一组并行数据信号。

在本实用新型的一个实施例中，所述用于FPGA芯片的高速串并转换接口字同步电路还包括存储模块，所述存储模块连接所述比较模块，用于存储预先设置的字同步字符。

与现有技术相比，本实用新型的有益效果在于：

1、本实用新型的用于FPGA芯片的高速串并转换接口字同步电路能够对输出的并行数据信号进行校验和调整，将完成字同步后的并行数据信号输出下一级电路，避免输出错误的数据。

2、本实用新型的用于FPGA芯片的高速串并转换接口字同步电路在串并转换过程中经过较少次的slip操作，即可得到准确对齐的并行数据，因此可以节省字同步时间，提高字同步效率。

3、本实用新型的高速串并转换接口字同步电路能够在串并转换过程中同时实现，不需要专门的模块来实现字同步，电路结构简单。

以下将结合附图及实施例对本实用新型做进一步详细说明。

附图说明

图1是本实用新型实施例提供的一种用于FPGA芯片的高速串并转换接口字同步电路的方法流程图；

图2是本实用新型实施例提供的一种用于FPGA芯片的高速串并转换接口字同步电路的模块图；

图3是本实用新型实施例提供的一种用于FPGA芯片的高速串并转换接口字同步电路的另一模块图；

图4是本实用新型实施例提供的一种串并转换模块的结构示意图；

图5是本实用新型实施例提供的1：10模式下遇到奇数次slip脉冲时并行数据移位过程的示意图；

图6是本实用新型实施例提供的1:10模式下遇到偶数次slip脉冲时并行数据移位过程的示意图。

具体实施方式

为了进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本实用新型提出的一种用于FPGA芯片的高速串并转换接口字同步电路进行详细说明。

有关本实用新型的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本实用新型为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本实用新型的技术方案加以限制。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

实施例一

请参见图1，图1是本实用新型实施例提供的一种用于FPGA芯片的高速串并转换接口字同步电路的方法流程图。

需要说明的是，为了实现字同步，发送端需要在发送有效数据之前发送很长一段时间的字同步字符(与存储在比较模块的字同步字符数据相同，但是此时为串行数据)，这样接收端才有足够长的时间实现字同步，下面所述字同步的过程都以发送端发送同一字同步字符为前提。

本实施例的方法包括：

S1：利用串并转换模块将接收的串行数据信号转换为并行数据信号；

S2：比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；

S3：根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；

S4：获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。

在本实施例的串并转换过程中，接收端和发送端为了保证码组的完整性，添加了字同步字符，以便完成字符串的正确分割，即发送端在发送有效数据包之前会发送字同步字符，若接收端输出的并行数据与字同步字符不一致，则接收端进行字同步操作，循环此过程直至接收端输出的并行数据与字同步字符一致。所述字同步字符表示串行数据信号进行串并转换后期望获得的准确并行信号。

进一步地，所述S1包括：

S11：预先设置并存储字同步字符；

具体地，在发送端在发送有效数据包之前会发送字同步字符，并将该字同步字符进行存储。

S12：输入双沿串行数据信号并对所述双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

本实施例通过上升沿触发器和下降沿触发器分别进行上升沿采样和下降沿采样。具体地，所述上升沿触发器的第一输入端输入双沿串行数据信号di，第二输入端输入串行时钟信号，所述上升沿触发器用于对所述双沿串行数据信号进行上升沿采样，获得上升沿采样信号di_p；所述下降沿触发器的第一输入端输入所述双沿串行数据信号di，第二输入端输入串行时钟信号，所述下降沿触发器用于对所述双沿串行数据信号进行下降沿采样，获得下降沿采样信号di_n。

S13：对所述上升沿采样信号和所述下降沿采样信号同时进行串并转换，获得一组并行数据信号。

进一步地，所述S13包括：

S131：对所述上升沿采样信号和所述下降沿采样信号分别利用多个移位寄存器进行多次移位，获得多个移位数据信号；

在本实施例中，利用依次连接的多个移位寄存器分别对所述上升沿采样信号和所述下降沿采样信号进行多次移位，即，采样信号每经过一个移位寄存器，则信号延迟一个时钟周期。以1:8的串并转换(即，每8bit串行信号为1组并行数据)为例，需要采用8个移位寄存器，其中，四个移位寄存器相互连接，以对所述上升沿采样信号进行移位，获得四个上升沿移位信号，且所述四个上升沿移位信号各自相差一个时钟周期；其余四个移位寄存器相互连接，以对所述下降沿采样信号进行移位，获得四个下降沿移位信号，且所述四个下降沿移位信号各自相差一个时钟周期，从而获得八个移位信号。需要说明的是，通过移位寄存器对数据进行移位操作属于常规操作，具体实现方式在此不再详细描述。

S132：响应于选择信号，利用多个数据选择器对所述多个移位数据进行选择，获得多个选择数据信号；

在该步骤中，上一步骤得到的多个移位信号传输至对应的数据选择器中，数据选择器对所述多个移位信号进行选择输出。

S133：响应于更新信号，对所述多个选择数据信号进行采样更新并获取多个更新数据信号；

S134：响应于时钟转换信号，将所述多个更新数据信号作为一组并行数据信号传输至比较模块中。

进一步地，所述S2包括：

比较所述并行数据信号与预先设置的字同步字符是否相同，若是，则所述字同步控制信号一直为低电平；若否，则所述字同步控制信号拉高一个时钟周期。

进一步地，所述S3包括：

若所述并行数据信号与所述字同步字符一致，则将当前所述并行数据信号作为最终并行数据信号并输出；若所述并行数据信号与所述字同步字符不一致，则根据所述字同步控制信号产生选择信号和更新信号，并响应于所述选择信号和所述更新信号获取所述串行数据信号的另一组并行数据信号并重复步骤S2和S3。

进一步地，所述S3还包括：

若所述并行数据信号与所述字同步字符不一致，则从比较模块向控制模块发送所述字同步控制信号，所述控制模块根据所述字同步控制信号产生选择信号和更新信号，控制当前所述并行数据信号右移至少一位，且将下一组并行数据的至少一位最低位移动至所述当前并行数据的至少一位最高位，形成第二并行数据信号并输出；比较所述第二并行数据信号与所述字同步字符是否一致，重复步骤S2和S3，直至获得的所述并行数据信号与所述字同步字符一致。

进一步地，此时找到了串行字符串向并行字符转换的正确边界，随后将完成字同步后的并行数据信号输出。

本实用新型的用于FPGA芯片的高速串并转换接口字同步电路的执行方法能够对输出的并行数据信号进行校验和调整，将完成字同步后的并行数据信号输出下一级电路，避免输出错误的数据。

实施例二

在上述实施例的基础上，本实施例提供了一种用于FPGA芯片的高速串并转换接口字同步电路，用于执行实施例一中的方法。

请参见图2，图2是本实用新型实施例提供的一种用于FPGA芯片的高速串并转换接口字同步电路的模块图。该高速串并转换接口字同步电路包括采样模块101、串并转换模块102、比较模块103和控制模块104，其中，所述采样模块101用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；所述串并转换模块102连接所述采样模块101和所述控制模块104，所述串并转换模块102用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块104产生的控制信号进行串并转换中的字同步过程；所述比较模块103连接所述串并转换模块102，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；所述控制模块104用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块102以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。优选地，本实施例的电路还包括存储模块(附图中未示出)，存储模块连接比较模块103，用于存储预先输入的字同步字符。

进一步地，请参见图3，图3是本实用新型实施例提供的一种用于FPGA 芯片的高速串并转换接口字同步电路的另一模块图。采样模块101包括上升沿触发器1011和下降沿触发器1012，其中，上升沿触发器1011的第一输入端输入双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至串并转换模块102，上升沿触发器1011用于对双沿串行数据信号进行上升沿采样；下降沿触发器1012的第一输入端输入双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至串并转换模块102，下降沿触发器1012 用于对双沿串行数据信号进行下降沿采样。

进一步地，请参见图4，图4是本实用新型实施例提供的一种串并转换模块的结构示意图。本实施例的串并转换模块102包括依次连接的移位寄存器单元1021、数据选择器单元1022、更新寄存器单元1023和时钟域转换寄存器单元1024。

移位寄存器单元1021用于对上升沿采样信号和下降沿采样信号分别进行多次移位，获得多个移位数据信号。在本实施例中，移位寄存器单元1021 中包括依次连接的多个移位寄存器(附图中未示出)，分别对所述上升沿采样信号和所述下降沿采样信号进行多次移位，即，采样信号每经过一个移位寄存器，则信号延迟一个时钟周期。以1:10的串并转换(即，每10bit串行信号为1组并行信号)为例，需要采用10个移位寄存器，其中，五个移位寄存器相互连接，以对所述上升沿采样信号进行移位，获得五个上升沿移位信号，且所述五个上升沿移位信号各自相差一个时钟周期；其余五个移位寄存器相互连接，以对所述下降沿采样信号进行移位，获得五个下降沿移位信号，且所述五个下降沿移位信号各自相差一个时钟周期，从而获得十个移位信号。

进一步地，数据选择器单元1022连接控制模块104，用于根据来自控制模块104的选择信号对多个移位数据信号进行选择，获得多个选择数据信号。本实例的数据选择器单元1022包括多个数据选择器，以1:10的串并转换为例，需要采用10个数据选择器。具体地，如图4所述，移位寄存器单元1021中包括依次连接的是10个移位寄存器(附图中未示出)，假设沿附图中从上到下依次命名为第一移位寄存器、第二移位寄存器、……第九移位寄存器和第十移位寄存器，其中，第五移位寄存器的数据输入端为上升沿采样信号，第四移位寄存器输入端为第五移位寄存器输出信号，第三移位寄存器输入端为第四移位寄存器输出信号，第二移位寄存器输入端为第三移位寄存器输出信号，第一移位寄存器输入端为第二移位寄存器输出信号，用于对上升沿采样信号进行多次移位；第六移位寄存器的输入端为下降沿采样信号，第七移位寄存器输入端为第六移位寄存器输出信号，第八移位寄存器输入端为第七移位寄存器输出信号，第九移位寄存器输入端为第八移位寄存器输出信号，第十移位寄存器输入端为第九移位寄存器输出信号，用于对下降沿采样信号进行多次移位；并且所有移位寄存器的时钟输入端均连接至串行时钟信号eclk。进一步地，本实施例的数据选择器单元1022包括10个数据选择器，沿附图中从上到下依次命名为第一数据选择器，第二数据选择器.....第九数据选择器和第十数据选择器。如图所示，第一数据选择器的第一输入端连接至第一移位寄存器的输出端、第二数据选择器的第一输入端连接至第二移位寄存器的输出端、第三数据选择器的第一输入端连接至第三移位寄存器的输出端，以此类推，第十数据选择器的第一输入端连接至第十移位寄存器的输出端；此外，第一数据选择器的第二输入端连接至第十移位寄存器的输出端、第二数据选择器的第二输入端连接至第九移位寄存器的输出端、第三数据选择器的第二输入端连接至第八移位寄存器的输出端、第四数据选择器的第二输入端连接至第七移位寄存器的输出端、第五数据选择器的第二输入端连接至第六移位寄存器的输出端、第六数据选择器的第二输入端连接至上升沿采样信号的输出端、第七数据选择器的第二输入端连接至第五移位寄存器的输出端、第八数据选择器的第二输入端连接至第四移位寄存器的输出端、第九数据选择器的第二输入端连接至第三移位寄存器的输出端、第十数据选择器的第二输入端连接至第二移位寄存器的输出端；所有数据选择器的控制信号输入端均连接至控制模块104的选择信号输出端，用于接收来自控制模块104的选择信号sel，当选择信号sel 为高电平时，每个数据选择器将第二输入端输入的数据信号输出，当选择信号sel为低电平时，每个数据选择器将第一输入端输入的数据信号输出，从而实现信号的选择输出。

更新寄存器单元1023连接控制模块104，用于根据来自控制模块104的更新信号对多个选择数据信号进行采样更新，获取多个更新数据信号。

通过来自控制模块104的更新信号update，可以将并行数据信号在同一时间更新，并输送至时钟域转换寄存器单元1024。具体地，当更新信号update 为高电平，且在时钟上升沿时，对来自数据选择器单元1022的多个数据进行采样。

时钟域转换寄存器单元1024连接控制模块104，用于根据分频时钟信号 sclk将多个更新数据信号采样并作为并行数据信号传输至比较模块103中或输出。具体地，分频时钟信号sclk为串行时钟信号eclk的分频时钟，例如，如果实现1:4串并转换，需要2分频，实现1:8需要4分频，1:10需要5分频，eclk 是串行数据需要的时钟，sclk是并行数据需要的时钟。

进一步地，比较模块103比较时钟域转换寄存器单元1024输出的所述并行数据信号与预先设置的字同步字符是否相同，若是，说明当前并行数据信号是正确的，则将当前并行数据信号传输至后级电路；若否，则比较模块103向控制模块104发送字同步控制信号，控制模块104根据所述字同步控制信号产生选择信号和更新信号，控制当前并行数据信号右移至少一位，且将下一组并行数据信号的至少一位最低位移动至所述当前并行数据信号的至少一位最高位，形成下一组并行数据信号字同步字符。

具体地，若当前并行数据信号与所述字同步字符不一致，则比较模块 103向控制模块104发送字同步控制信号slip脉冲，控制模块104根据所述slip 脉冲产生选择信号sel和更新信号update，控制当前所述并行数据信号右移至少一位，且将下一组并行数据的至少一位最低位移动至所述当前并行数据的至少一位最高位，形成第二并行数据信号并输出；比较模块103继续比较所述第二并行数据信号与所述字同步字符是否一致，重复上述步骤，直至获得的所述并行数据信号与所述字同步字符一致。

根据串并转换模式不同，本实施例分为两种方式实现字同步：

对于1:4、1:8、1:10模式：每遇到一个slip脉冲，输出的并行数据右移一位，下一组数据的最低位移到当前数据的最高位。具体地，请参见图5，图 5是本实用新型实施例提供的1：10模式下遇到奇数次slip脉冲时并行数据移位过程的示意图，以1:10模式为例，以下为具体实现方式：当遇到奇数次slip 脉冲，sel信号拉高，输出的并行数据右移一位，下一组数据的最低位移到当前数据的最高位；请参见图6，图6是本实用新型实施例提供的1:10模式下遇到偶数次slip脉冲时并行数据移位过程的示意图。当遇到偶数次slip脉冲时，sel信号为0，控制update信号的计数器停止计数一个时钟周期，则update信号晚一个时钟周期更新，而移位寄存器不会停止，因此会有两位数据溢出，同时下一组数据的低两位会补上，由于sel信号为0，则相比起奇数次slip脉冲相当于右移一位。

对于1:7模式：每遇到一个slip脉冲，输出的并行数据右移两位，下一组数据的低两位移到当前数据的高两位。每次遇到slip脉冲时，控制update信号的计数器会停止计数一个时钟周期，则update信号晚一个时钟周期更新，而移位寄存器不会停止，因此会有两位数据溢出，同时下一组数据的低两位会补上。

接着，以1:7模式为例，对本实施例的串并转换方法与现有技术的串并转换方法进行对比，请参见表1和表2，表1是现有1:7模式实现字同步的并行数据循环数列表，表2是本实用新型实施例1:7模式实现字同步的并行数据循环数列表。通过表1和表2的对比可知，对于现有技术的串并转换方法，在实现1:7时最多需要9次slip操作，而本实用新型实施例在1:7时最多仅需要7 次slip操作，说明本实用新型实施例的电路和方法可以节省串并转换时间，提高串并转换效率。

表1现有1:7模式实现字同步的并行数据循环数列表

slip执行的操作	输出模式(1:7)
		初始	[6][5][4][3][2][1][0]
1	[0][6][5][4][3][2][1]
		2	[4][3][2][1][0][6][5]
3	[5][4][3][2][1][0][6]
		4	[2][1][0][6][5][4][3]
5	[3][2][1][0][6][5][4]
		6	[0][6][5][4][3][2][1]
7	[1][0][6][5][4][3][2]
		8	[5][4][3][2][1][0][6]
9	[6][5][4][3][2][1][0]

表2本实用新型实施例1:7模式实现字同步的并行数据循环数列表

slip执行的操作	输出模式(1:7)
		初始	[6][5][4][3][2][1][0]
1	[1][0][6][5][4][3][2]
		2	[3][2][1][0][6][5][4]
3	[5][4][3][2][1][0][6]
		4	[0][6][5][4][3][2][1]
5	[2][1][0][6][5][4][3]
		6	[4][3][2][1][0][6][5]
7	[6][5][4][3][2][1][0]

综上，本实施例的用于FPGA芯片的高速串并转换接口字同步电路在串并转换过程中经过较少次的slip操作，即可得到准确对齐的并行数据，因此可以提高字同步效率。本实施例的用于FPGA芯片的高速串并转换接口字同步方法能够在串并转换过程中同时实现，不需要专门的模块来实现字同步，电路结构简单，且能够提高提高字同步效率。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims

1.一种用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，包括采样模块(101)、串并转换模块(102)、比较模块(103)和控制模块(104)，其中，

所述采样模块(101)用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

所述串并转换模块(102)连接所述采样模块(101)和所述控制模块(104)，所述串并转换模块(102)用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块(104)产生的控制信号进行串并转换中的字同步过程；

所述比较模块(103)连接所述串并转换模块(102)，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；

所述控制模块(104)用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块(102)以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。

2.根据权利要求1所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，所述采样模块(101)包括上升沿触发器(1011)和下降沿触发器(1012)，其中，所述上升沿触发器(1011)的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块(102)，所述上升沿触发器(1011)用于对所述双沿串行数据信号进行上升沿采样；

所述下降沿触发器(1012)的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块(102)，所述下降沿触发器(1012)用于对所述双沿串行数据信号进行下降沿采样。

3.根据权利要求2所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，所述串并转换模块(102)包括依次连接的移位寄存器单元(1021)、数据选择器单元(1022)、更新寄存器单元(1023)和时钟域转换寄存器单元(1024)，其中，

所述移位寄存器单元(1021)用于对所述上升沿采样信号和所述下降沿采样信号分别进行多次移位，获得多个移位数据信号；

所述数据选择器单元(1022)连接所述控制模块(104)，用于根据来自所述控制模块(104)的选择信号对所述多个移位数据信号进行选择，获得多个选择数据信号；

所述更新寄存器单元(1023)连接所述控制模块(104)，用于根据来自所述控制模块(104)的更新信号对所述多个选择数据信号进行采样更新，获取多个更新数据信号；

所述时钟域转换寄存器单元(1024)连接所述控制模块(104)，用于根据分频时钟信号将所述多个更新数据信号作为并行数据信号传输至比较模块(103)中或输出。

4.根据权利要求1至3中任一项所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，当所述并行数据信号与所述字同步字符不一致时，所述比较模块(103)向所述控制模块(104)发送字同步控制信号，所述控制模块(104)根据所述字同步控制信号产生选择信号和更新信号，控制当前并行数据信号右移至少一位，且将下一组并行数据信号的至少一位最低位移动至所述当前并行数据信号的至少一位最高位，形成下一组并行数据信号。

5.根据权利要求4所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，还包括存储模块，所述存储模块连接所述比较模块(103)，用于存储预先设置的字同步字符。