CN1246733A - 具有迭式电容器的动态随机存取存储器及其制作方法 - Google Patents

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Abstract

一种在每个存储单元中包括一个MOSFET和一个迭式电容器的DRAM。迭式电容器包括一个基本上为圆柱型的下电极、一个容纳于圆柱型下电极中的上电极、一层在其间起隔离作用的电容器电介质膜。下电极的圆柱型形状允许在电容器和电容器触点之间的较大的对准偏差。

Description

具有迭式电容器的动态随机存取存储器及其制作方法
本发明涉及一种在每个存储单元中都具有迭式电容器的DRAM(动态随机存取存储器)和一种制作这样的DRAM的方法。
在集成度较低的DRAM的开发阶段，设置在DRAM的每个存储单元中的迭式电容器通常由一个用多晶硅制成的上电极、一个用多晶硅制成的下电极和***于其间由氧化硅或一个包括氧化硅层/氮化硅层/氧化硅层的三层结构(ONO膜)制成的一层电容器电介质膜形成。
随着在DRAM中更高集成度和更精细构图的发展，迭式电容器以及MOSFET应该经受一个更精细的构图过程。例如，在一个256兆位(Mb)或更高集成度的DRAM中，当具有较低的介电常数的氧化硅膜或ONO膜被用在迭式电容中时，电容器电介质膜应该具有小于4nm的厚度。然而，从技术的观点来看，例如对通过很薄的电容器电介质膜的漏电流的抑制，要在氧化硅膜或ONO膜中实现如此小的厚度是非常困难或基本上不可能的。因此，要求用具有较高介电常数的(Ba，Sr)TiO3膜(BST膜)作为电容器电介质膜以及用抗氧化导体作为下电极来制作更小且具有更高容量的迭式电容器。
图1显示了一个DRAM的存储单元阵列，其中多个字线82沿行的方向展开，多个位线38沿列的方向展开。每个字线82被连接到存储单元的一个对应行的MOSFET的门，而每个位线38被连接到存储单元的一个对应列的MOSFET的扩散区。多个电容器触点18被设置在相邻的字线82之间来连接下电极和相应的MOSFET的扩散区，而多个位触点57与在相邻的下电极28之间的位线38排列成一行来连接MOSFET 14的扩散区和位线38。由虚线所围成的区域对应于一组存储单元，它占有8×(F+M)2的面积，其中F是字线82和位线38的最小设计宽度，M是构图时的设计余量。在目前的光刻技术中，对于F＝0.18μm，M通常大于0.05μm。
图2和图3是分别沿图1的A-A线和B-B线的剖面图。常规的DRAM 10包括一个P型硅衬底12；多个MOSFET 14，每个MOSFET被设置在硅衬底12的用场氧化膜13彼此隔离的一个隔离区中；一层覆盖MOSFET 14的用SiO2等制成的电介质膜16；一个设置在MOSFET 14上并具有一个上电极32、一个下电极28及一层电容电介质膜30的迭式电容器20；一个设置在通孔中用以在每个存储单元中连接MOSFET 14的下电极28和扩散区36的电容器触点18。
电容器触点18包括设置在通孔中的扩散区36上的多晶硅插头22，一个硅化物接触层24和顺序设置在多晶硅插头22上面的一个硅-扩散-阻挡导电层26。硅-扩散-阻挡导电层26包括一种高熔点金属(难熔金属)或这样一种金属的氮化物TiN或WN，被用来防止在金属下电极28和电容器触点18间的金属硅化物的形成。例如，硅化物接触层24用TiSi2制成，它能够在硅-扩散-阻挡导电层26和多晶硅插头22之间增强附着力并减小接触电阻。
电容器20的下电极28是用由抗氧化导体材料所制成的固态导体制成的，例如一种贵金属(Pt等)、Ru或一种金属氧化物如RuO2，电容器电介质膜30用具有高介电常数的BST制成，上电极32用与下电极28的金属相同的金属制成。
MOSFET 14有一个形成在栅氧化膜33上的栅电极34和用来形成源/漏区并从垂直方向上看把栅电极34夹在其间的一对n型扩散区。在具有用于容纳电容器触点18的通孔的SiO2膜16中，位线38如图3所示。迭式电容器20的下电极28通过电容器触点18被连接到MOSFET 14的扩散区36。
参照图4A到4H，为了说明制作迭式电容器的连续步骤，显示了图1的DRAM的剖面。如图4A所示，在衬底12上形成MOSFET之后，通过CVD(化学气相淀积)技术淀积一层由SiO2制成的电介质膜16，接着在那里形成通孔40。然后通过CVD技术淀积一层多晶硅膜39，接着通过磷离子注入减小多晶硅膜39的电阻率。
然后，如图4B所示，多晶硅膜39受到一个深蚀刻步骤暴露出电介质膜16的上部，并再受到过蚀刻去除在通孔40中的多晶硅膜39的上部区域，从而将多晶硅插头22留在通孔40中。
然后，如图4C所示，通过溅射将一层Ti膜42淀积在包括多晶硅插头22的上部的整个表面上，接着，通过在氮气中的快速热退火(RTA)，从而在多晶硅插头22上部的上面形成由TiSi构成的一层硅化物接触层24。去除在电介质膜16上和通孔40中的未反应的Ti以暴露出电介质膜16和TiSi膜24之后，通过CVD技术或溅射技术将一层TiN膜44淀积在TiSi膜24和电介质膜16上。
然后TiN膜44经过用硅胶进行的化学-机械抛光(CMP)工序，从而暴露出电介质膜16并得到包括硅-扩散-阻挡导电层26、TiSi接触层24和在通孔40中的多晶硅插头22的电容器触点18。
然后，通过活性直流溅射工序将一层Ru膜淀积在电介质膜16和电容器触点18上，接着，通过用蚀刻掩膜和氯氧混合气体所进行的等离子蚀刻技术，有选择性地进行蚀刻，从而在电容器触点18上形成一个下电极28。如图4F所示，下电极28是固态的，并呈块状。
然后，进行使用Ba(DPM)2、Sr(DPM)2、Ti(i-OC3H7)和氧气的MOCVD工序以形成一层大约30nm厚的BST膜来作为衬底的整个表面上的电容器电介质膜30。这里所用的“DMP”指的是双-二三甲基乙酰甲酸酯。在此步骤中，衬底温度保持在400至700℃之间，气压保持在大约7毫乇。
然后，通过使用活性直流溅射技术将另一层Ru膜淀积在BST膜上，从而形成上电极32。这样，就得到了图1中的包括一个具有一层BST膜来作为电容器电介质膜30的迭式电容器的一个DRAM 10。
在如上所述的常规的DRAM中，为了使得用来形成电容器电介质膜30的BST膜不与电容器触点18接触，下电极28的形成应该使得下电极28覆盖电容器触点18的上部。这样做的原因将参照图5和图6得到进一步的描述。
在分别显示DRAM 10的上部结构和剖面的图5和图6中，如果下电极28没有与电容器触点18的上部排成一行而暴露出了硅-扩散-阻挡导电层，则由于在BST膜30的淀积期间的氧化气氛，硅-扩散-阻挡导电层26会受到氧化，硅-扩散-阻挡导电层26的电阻由此而增加。
为了防止硅-扩散-阻挡导电层26的表面被暴露，下电极28必须与电容器触点18的位置排成一行。这就使得用于形成下电极28的蚀刻掩膜必须有一个较大的设计余量。在图5中，单个单元或存储单元的面积表示为2Fp×4Fp，其中Fp是位线间距的一半，并且Fp＝(F+M)，F和M分别为线的最小设计宽度(或最小设计尺度)和进行对准的设计余量。因此，如图5所示，表示为2FP×4FP＝8×(F+M)2的单个存储单元的面积随着设计余量的增加而增加。
图7显示了相对于DRAM的生成所标绘的DRAM的设计尺寸。伴随着DRAM的更高的集成度，最小设计尺度F和设计余量M降低，进行对准所要求的精度也在尺寸上有所减小。在此情况下，现有的制作技术无法与DRAM的较高的集成度相匹配。在与下电极28的纵向正交的方向上尤其需要对准的精度。
尽管具有BST膜的常规的DRAM在此是作为例子予以描述，对于具有由非BST膜所制成的电容器电介质膜的DRAM，上述情况是相似的。
因此，本发明的一个目的是提供一种具有一个迭式电容器的DRAM，该迭式电容器能够用一个简化的工序和一个较精密的设计尺度制作出来。
本发明的另一个目的是提供一种制作上述DRAM的方法。
本发明提供一种包括多个存储单元的DRAM，每个存储单元包括一个具有一个栅电极及一对扩散区的MOSFET；一个迭式电容器，该迭式电容器有一个圆柱型的下电极、一个上电极、至少一个被容纳于下电极中的上电极的区域、以及一层夹在上电极和下电极之间的电容器电介质膜；以及一个用于将其中一个扩散区连接到下电极的电容器触点。
本发明还提供一种制作DRAM的方法，包括步骤：
在一个硅衬底的一个隔离区中形成一个具有一个栅极和一对扩散区的MOSFET；
形成覆盖MOSFET并具有一个通孔的一层第一电介质膜，该通孔容纳与其中一个扩散区相连的一个电容器触点；
在第一电介质膜上，形成包括一个开口的第二电介质膜，该开口有一个暴露出电容器触点的上部的底部；
形成一个具有与第二电介质膜开口中的电容器触点相连的一个下电极的电容器。
依据本发明的DRAM，用较小的设计余量，下电极的圆柱形状允许在电容器和电容器触点之间的较大的对准偏差，从而实现了DRAM制作的简化工序并提高了DRAM的产量。这里所用的圆柱型并不限于有圆形截面的形状，可以有任何形状的截面，例如矩形截面。
参照附图，本发明的上述和其它目的、特征及优点将通过下面的描述变得更为清晰。
图1是具有一个迭式电容器的一个常规DRAM的上部结构图；
图2是图1的DRAM沿图1的A-A线的一个剖面图；
图3是图1的DRAM沿图1的B-B线的一个剖面图；
图4A至4H是用于说明制作的连续步骤的图1的DRAM的剖面图；
图5是用于说明下电极相对于电容器触点发生偏差问题的DRAM的上部结构图；
图6是图5的DRAM沿图5的A-A线的一个剖面图；
图7是说明DRAM的世代与制图的设计尺寸之间的曲线图；
图8是根据本发明的第一实施例的DRAM的顶视图；
图9是图8的DRAM沿图8的A-A线的一个剖面图；
图10是图8的DRAM沿图8的B-B线的一个剖面图；
图11A至11D是用于说明制作的连续步骤的图8的DRAM的剖面图；
图12是根据本发明的第二实施例的DRAM沿相应于图8的A-A线的一条线的剖面图；
图13是图12的DRAM沿相应于图8的A-A线的一条线的剖面图；
图14A至14F是用于说明制作过程的连续步骤的图12的DRAM的剖面图。
现在，参照附图，对本发明予以更明确的描述，其中相似的组成单元用相似的参考标号代表。
参照图8，根据本发明的第一实施例，通常以数字50代表的一个DRAM具有一种结构，其中多个字线82在行方向展开，多个位线38在列方向展开。每个字线82被连接到存储器相应行的MOSFET的栅极，而每个位线38被连接到存储器相应列的MOSFET的扩散区36。多个电容器触点18被设置在一对字线82之间以连接下电极56和相应的MOSFET的扩散区，而多个位触点57被顺序设置在相邻的下电极56之间并基本上与位线38排成一行以连接MOSFET的扩散区36和位线38。被虚线所围成的区域对应于一个单位的存储单元，它占的面积等于8×(F+M)2，其中“F”是字线82和位线38的最小设计宽度，M是设计的余量。
图9和图10是分别沿图8的A-A线和B-B线的剖面图。DRAM 50包括一个p型硅衬底12；多个MOSFET 14，每个MOSFET被设置在硅衬底12的用场氧化膜13彼此隔离的一个隔离区中；一层覆盖MOSFET 14的由Si02等构成的电介质膜16；一个设置在MOSFET 14上并具有一个上电极62、一个下电极56及一层夹在其间的电容器电介质膜60的迭式电容器52；电容器触点18，其设置在通孔中用以连接每个存储单元中的下电极56和MOSFET 14的扩散区36。
迭式电容器52被设置在电容器触点18之上并包括下电极56、形成在下电极56上的电容器电介质膜60、形成在电容器电介质膜60上的上电极62。电容器触点18包括设置在通孔中的扩散区36上的多晶硅插头22、30nm厚的硅化物接触层24和40nm厚的硅-扩散-阻挡导电层26，它们是被顺序设置在多晶硅插头22上的。硅-扩散-阻挡导电层26包括用来防止在金属下电极56和硅触点24间的金属硅化物的形成的TiN。硅化物接触层24用TiSi2制成，它能够增强附着力并减小在硅-阻挡扩散接触层26和多晶硅插头22之间的接触电阻。一层内层氧化硅膜58在水平方向上将相邻的下电极56彼此隔离。
电容器52的下电极56是用固态金属或金属氧化物制成的，例如一种贵金属(Pt)，Ru或RuO2，电容器电介质膜60用具有高介电常数的BST制成，上电极62用与下电极56的金属相同的金属制成。
MOSFET 14有一个形成在栅氧化膜33上的栅电极34和用来形成源/漏区并在垂直方向把栅电极34夹在其间的一对n型扩散区36。在具有用于容纳电容器触点18的通孔的SiO2膜16中展开的位线38如图10所示。电容器52通过电容器触点18被连接到MOSFET的扩散区36。
在以上结构中，除了栅电极34和电容器52的结构以外，本实施例的DRAM 50与常规的DRAM 10类似。
在本实施例的DRAM中，与常规的DRAM相比，如图8所示，在电容器触点18和下电极56之间的对准精度可以减低。
在本实施例的DRAM中，例如，字线82和位线38的线宽为0.18μm，电容器触点18和位触点57的直径为0.18μm，下电极56是具有0.28μm×0.68μm侧面的矩形平面形状。
除了形成在栅电极34上的一层50nm厚的氮化硅膜54以外，MOSFET 14与常规的DRAM中的MOSFET类似。位线38通过位触点57被连接到MOSFET的n型扩散区36，一层50nm厚的氮化硅(Si3N4)膜55被形成在位线38上。
下电极56为具有闭合的底部、闭合的侧壁和顶部开口的圆柱型，容纳上电极60。内层氧化硅膜58将相邻的下电极56彼此分离。电容器电介质膜60被设置在下电极56和内层氧化硅膜58上。在与位线38平行和与字线82正交的方向上，下电极56具有更长的侧面。
电容器电介质膜60由20nm厚的BST膜形成，下电极56由30nm厚的用诸如Pt或Ru、Ir等贵金属制成的抗氧化金属氧化物形成，块状的上电极62由400nm厚的与下电极56的金属或金属氧化物可以相同的抗氧化金属或金属氧化物形成。
在本实施例中，即使迭式电容器52在某种程度上没有与电容器触点18对准，如图10所示，BST膜60也并不会由于下电极56和内层氧化膜58的存在而接触到电容器触点18。下电极56和电容器触点18二者彼此之间的接触是很充分的。因此，即使在电容器触点18和下电极16之间发生对准偏差，在BST膜60淀积期间的氧化气氛中，电容器触点18的硅-扩散-阻挡导电层26也不会被氧化而具有更大的电阻。
换言之，即使下电极56没有与相对于电容器触点18的精确位置对准，只要下电极56和电容器触点18间的电连接得以保证，迭式电容器的功能就不会被削弱。因此，构图时所允许的余量扩大了，设计余量可以基本上被减小到0，或低于0.02μm，从而提高产品的生产率和产量。
例如，如果在常规器件中的最小设计宽度F是0.18μm并且设计余量M是0.05μm，常规DRAM的单个单元的面积为8×(F+M)2＝0.42μm2。另一方面，由于在本实施例中设计余量M可以被减小到低于0.02μm，单个单元的面积可以被减小到8×(F+M)2＝0.32μm2，是常规的单元面积的76％。因此，可以得到一种DRAM的较高集成度和较精细构图的合适结构。
参照图11A至11D，显示了制作图8的DRAM的工序的连续步骤。首先，在图11A的步骤之前，通过使用已知的技术形成栅氧化膜33、栅电极34、n型扩散区36，在一个p型硅衬底12的每个隔离区上形成一个MOSFET。在此工序中，形成MOSFET 14的栅电极34之后，如图9所示，一层50nm厚的氮化硅(Si3N4)膜形成在栅电极34的上部和侧表面上。
然后，如图11A所示，用已知技术形成包括一层100nm厚Si3N4膜16A和一层200nm厚SiO2膜16B的一个双层膜16。在Si3N4膜16A和SiO2膜16B之间，顺序形成位线38和一层Si3N4膜55。
然后，与常规的DRAM类似，在每个通孔中形成包括一个多晶硅插头22、一层由TiSi2制成的硅化物接触层24以及一层硅-扩散-阻挡导电层26的一个电容器触点18。在此步骤中，如图9所示，由于设置在栅电极33之上的氮化硅膜54的存在，在与字线82正交的方向上电容器触点18自对准于n型扩散区36。由于淀积在位线38上的氮化硅膜55的存在，电容器触点18还会在与位线38正交的方向上，以自对准方式在位线38之间的空间处穿透双层膜16。
然后，用CVD工序淀积300nm厚的BPSG(硼磷酸硅盐玻璃)以形成内层氧化硅膜58，接着，如图11A所示，在此处形成尺寸为0.28μm×0.6μm的一个开口64并在开口64的底部区域暴露出电容器触点18的上部。开口64在下面被用作形成迭式电容器的区域。如图11A所示，选择开口64的宽度大于下电极56和电容器电介质膜60的厚度之和。用于形成开口64的掩膜的开口可以为0.22μm×0.62μm，它小于下电极56的尺寸。在图11A中，为了强调本发明的特征，显示了用于形成迭式电容器的开口64与电容器触点18的中心有轻微的对准偏差。
然后，通过CVD或溅射技术，在内层氧化硅膜58的整个表面上淀积一层30nm厚的抗氧化金属膜如Ru膜，如图11B所示，以在每个开口64中形成一个圆柱型的薄导体膜56。然后，如图11C所示，用光刻胶66填充导体膜56所形成的槽的内部之后，使设置在内层氧化硅膜58的上部区域上的抗氧化金属膜56的上部区域经过CMP(化学机械抛光)工序，以在各自的开口64中获得分离的下电极56。因此，如图11C所示，所生成的每个下电极56均为圆柱型。
然后，去除光刻胶66，接着，用CVD工序淀积BST以形成20nm厚的电容器电介质膜60，淀积Ru以形成100nm厚的上电极62。因此，可以得到本实施例的DRAM。
连同图1所示的本实施例的DRAM的上部结构图，图12和13显示了根据本发明的第二实施例的一个DRAM。除了电容器触点的结构以外，通常以数字70代表的本实施例的DRAM与第一实施例是类似的。
本实施例中的电容器触点72包括一个第一触点插头72A和一个置于其上并随之在垂直方向对准的第二触点插头72B。第一触点插头72A包括由多晶硅制成的并形成为与MOSFET 14的n型扩散区36相接触的触点衬垫74的一个主体区、形成在主体区74上部之上作为硅化物接触层的一层上TiSi2层76。第二触点插头72B由TiN制成，起硅-扩散-阻挡导电层的作用并有略小于第一触点插头72A的直径的一个直径。第二触点插头72B直接与第一触点插头72A在其底部接触并与电容器52的下电极56在其上部接触。
本实施例的DRAM 70实现了简单工序的优点，其中除了与第一实施例相似的那些优点以外，位线57形成于形成第一触点插头72A的同一步骤。
参照图14A至14F，显示了第二实施例的制作方法的连续步骤。与第一实施例相似，MOSFET 14形成于p型硅衬底12上。如图14A所示，50nm厚的氮化硅(Si3N4)膜54也在形成栅电极34的步骤期间形成于栅电极34的上部和侧表面上。
然后，第一内层氧化硅膜71A被形成于MOSFET 14的栅极结构上来作为内层氧化硅膜71的下区。接着，有通孔结构的一个蚀刻掩膜78被形成于第一内层氧化硅膜71A上。然后，如图14B所示，用掩膜78使第一内层氧化硅膜71A经过构图而形成通孔78。在此步骤中，由于提供在栅电极33上的氮化硅膜54的存在，可以以自对准方式使通孔78定位于与字线82正交的方向上，使得通孔78暴露出MOSFET 14的扩散区36。
然后，淀积200至400nm厚的多晶硅膜来填充通孔79，接着，通过深蚀刻或CMP工序来除去多晶硅膜以暴露出第一内层氧化硅膜71A并将触点衬垫74留在通孔79中，如图14C所示。在此步骤中，电容器触点72的触点衬垫74和位触点57可以同时形成。
然后，将Ti溅射在整个表面上，接着，通过在氮气氛中的RTA方法来使触点衬垫74的上端部分与位触点57反应而形成硅化钛。去除留存在第一内层氮化硅膜71A上的Ti膜后，由TiSi2制成的一个接触层76形成于通孔79中，如图14D所示。因此，可以获得第一触点插头72A和位触点57。
然后，第二内层氮化硅膜71B被淀积在整个表面上，如图14E所示，通过光刻法和蚀刻技术，将第二通孔80形成于与第一触点插头72A对准的第二内层氧化硅膜71B中。然后，用溅射或CVD技术在该处淀积TiN膜，接着，通过TiN膜的深蚀刻或CMP工序来暴露出第二内层氧化硅膜71B并使TiN膜留在第二通孔80中作为硅-扩散-阻挡导电层或第二触点插头72B。最后，类似于第一实施例，一个电容器52被形成于电容器触点72的第二触点插头72B上，从而获得本实施例的DRAM 70。
本发明中的圆柱型下电极56可以有任何形状，诸如有开口的上部和封闭的下部的圆柱型，或有开口的上部的六面体。该六面体从垂直方向上看可以是长方形的或方型的。下电极56的厚度或高度不限于任何尺寸。
电容器电介质膜60最好有较高的介电常数或电容率。至少电容器电介质膜的一部分可以由下面所表示的一种化合物制成：总分子式为ABO3，其中A选取于元素Ba、Sr、Pb、Ca、La、Li和K中的一种或多种，B选取于元素Zr、Ti、Ta、Nb、Mg、Mn、Fe、Zn和W中的一种或多种；总分子式为(Bi2O2)(Am-1BmO3m+1)，其中m＝1、2、3、4和5，A选取于元素Ba、Sr、Pb、Ca、La、K和Bi中的一种或多种，B选取于元素Nb、Ta、Ti和W中的一种或多种；Ta2O5。
以总分子式ABO3表示的化合物的例子包括：SrTiO3、PbTiO3、(Pb，La)(Zr，Ti)O3、Pb(Mg，Nb)O3、Pb(Mg，W)O3、Pb(Zn，Nb)O3、LiTaO3、LiNbO3、KTaO3和KNbO3。
以总分子式(Bi2O2)(Am-1BmO3m+1)(其中m＝1、2、3、4和5)表示的化合物的例子包括：Bi4Ti3O12、SrBi2Ta2O9和SrBi2Nb2O9。
下电极最好由一种抗氧化导体制成。抗氧化导体的例子包括Pt、Ru、Ir、RuO2和IrO2等金属或其金属氧化物中的一种或多种。硅-扩散-阻挡导电层的功能是阻挡硅原子扩散到导体而形成硅化物。适合于硅-扩散-阻挡导电层材料的例子包括高熔点金属(或难熔金属)，诸如Ti、Co、W和Ni或这些金属的氮化物。适合于上电极的材料可选取于任何导体材料，并且最好是与下电极所用的相同的材料。
将多晶硅插头直接与硅-扩散-阻挡层相连并不会引起任何严重的问题。然而，最好是在多晶硅插头和硅-扩散-阻挡层之间***一层由金属硅化物等制成的硅化物接触层以在其间提高附着力和减少接触电阻。在本发明的最佳实施例中，硅化物接触层由TiSi2制成，硅-扩散-阻挡层由TiN制成，下电极由Ru制成。
由于上述实施例仅是作为例子被子以描述，本发明并不仅限于上述实施例，本领域的技术人员可以很容易地做出不同的修改或变动，而不超出本发明的范围。

Claims (18)

1.一种包括多个存储单元的DRAM，其特征在于，每个存储单元包括一个具有一个栅电极及一对扩散区的MOSFET；一个迭式电容器，该迭式电容器有一个圆柱型的下电极、一个上电极、以及一层夹在所述上电极和所述下电极之间的电容器电介质膜，其中至少上电极的一部分被容纳于所述下电极；以及一个用于将其中一个所述扩散区连接到所述下电极的电容器触点。
2.如权利要求1所定义的DRAM，其特征在于，所述电容器触点包括一个直接与所述其中一个所述扩散区相连的多晶硅插头和一层直接与所述下电极相连并与所述多晶硅插头电连接的硅-扩散-阻挡导电层。
3.如权利要求2所定义的DRAM，其特征在于，所述电容器触点还包括一层***在所述多晶硅插头和所述硅-扩散-阻挡导电层之间的硅化物接触层。
4.如权利要求1所定义的DRAM，其特征在于，所述电容器触点包括一个直接与所述其中一个所述扩散区相连的第一触点插头和一个覆盖在所述第一触点插头上面的第二触点插头。
5.如权利要求4所定义的DRAM，其特征在于，所述第一触点插头包括硅，并且所述第二触点插头包括硅-扩散-阻挡导体。
6.如权利要求5所定义的DRAM，其特征在于，所述电容器触点还包括在所述第一触点插头和所述第二触点插头之间***的一层硅化物接触层。
7.如权利要求6所定义的DRAM，其特征在于，所述硅化物接触层包括TiSi2，所述第二触点插头包括TiN，所述下电极包括Ru。
8.如权利要求1所定义的DRAM，其特征在于，所述电容器电介质膜包括一种如下所表示的化合物：总分子式为ABO3，其中A选取于元素Ba、Sr、Pb、Ca、La、Li和K中的一种或多种，B选取于元素Zr、Ti、Ta、Nb、Mg、Mn、Fe、Zn和W中的一种或多种；总分子式为(Bi2O2)(Am-1BmO3m+1)，其中m＝1、2、3、4和5，A是选取于元素Ba、Sr、Pb、Ca、La、K和Bi中的一种或多种，B是选取于元素Nb、Ta、Ti和W中的一种或多种；或Ta2O5。
9.如权利要求1所定义的DRAM，其特征在于，多个所述电容器共用一个所述电容器电介质膜和一个所述上电极，每个所述电容器具有专用的所述下电极。
10.如权利要求1所定义的DRAM，其特征在于，所述下电极包括一种抗氧化金属或金属氧化物。
11.如权利要求10所定义的DRAM，其特征在于，所述抗氧化金属或金属氧化物包括Pt、Ru、Ir、RuO2和IrO2中的一种或多种。
12.如权利要求1所定义的DRAM，其特征在于，所述电容器触点包括在所述电容器触点上部的一种或多种难熔金属或其氮化物。
13.一种制作DRAM的方法，其特征在于，包括步骤：
在一个硅衬底的一个隔离区中形成一个具有一个栅极和一对扩散区的MOSFET；
形成覆盖所述MOSFET并具有一个通孔的一层第一电介质膜，该通孔容纳一个所述扩散区相连的一个电容器触点；
在所述第一电介质膜上，形成包括一个开口的第二电介质膜，该开口有一个底部，暴露出所述电容器触点的顶部；
形成一个电容器，其具有在所述第二电介质膜的所述开口中的下电极、一层电容器电介质膜以及一个上电极，所述下电极有一个圆柱型形状并容纳至少所述上电极的一个部分。
14.如权利要求13所定义的方法，其特征在于，所述MOSFET有一层在所述栅电极上的氮化硅膜；
15.如权利要求13所定义的方法，其特征在于，所述第一电介质膜形成的步骤包括：形成所述第一电介质膜的第一层面，所述第一电介质膜有一个容纳第一触点插头的所述通孔的第一部分；形成所述第一电介质膜的第二层面，所述第一电介质膜有一个容纳与所述第一触点插头相连的第二触点插头的所述通孔的第二部分。
16.如权利要求15所定义的方法，其特征在于，所述第二层形成的步骤包括形成与其它的所述扩散区相连的一个位触点。
17.如权利要求13所定义的方法，其特征在于，所述电容器电介质膜包括一种如下所表示的化合物：总分子式为ABO3，其中A选取于元素Ba、Sr、Pb、Ca、La、Li和K中的一种或多种，B选取于元素Zr、Ti、Ta、Nb、Mg、Mn、Fe、Zn和W中的一种或多种；总分子式为(Bi2O2)(Am-1BmO3m+1)，其中m＝1、2、3、4和5，A选取于元素Ba、Sr、Pb、Ca、La、K和Bi中的一种或多种，B选取于元素Nb、Ta、Ti和W中的一种或多种；或Ta2O5。
18.如权利要求13所定义的方法，其特征在于，所述电容器形成的步骤包括：在所述开口中淀积一层导体膜以形成圆柱型的所述导体膜，用光刻胶填充所述圆柱型的导体膜的内部，通过抛光所述导体膜的上部和所述光刻胶来分离所述导体膜。
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SE01 Entry into force of request for substantive examination
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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication