CN1236225A - 锁相环的电荷泵电路 - Google Patents

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Abstract

锁相环的电荷泵电路包括:产生恒定电流的第一和第二恒流源;把其值相当于第一恒流源产生的恒定电流的恒定电流输送到输出端的第一电流反射镜电路,后者的第一晶体管连接到第一恒流源而其第二晶体管连接到输出端;把其值相当于第二恒流源产生的恒定电流的恒定电流输送到输出端的第二电流反射镜电路,后者的第三晶体管连接到第二恒流源而其第四晶体管连接到输出端;分别连接在第一和第二以及第三和第四晶体管的棚极之间的第一和第二模拟开关电路。

Description

锁相环的电荷泵电路
本发明涉及锁相环(PLL)的电荷泵电路，更详细地说，涉及用于需要诸如定相、倍频和时钟恢复等功能的集成电路中的PLL的电荷泵电路，
传统上，需要诸如定相、倍频和时钟恢复等功能的CMOS IC(互补金属氧化物半导体集成电路)利用PLL来控制频率。
图7示出一般PLL的基本配置。如图7中所示，PLL1由鉴相器(PD)2、倒相器3、电荷泵电路4、低通滤波器(LPF)5、压控振荡器(VCO)6和分频器6a构成。
PD2比较基准时钟和来自分频器6a的输出信号的相位。当来自分频器的输出信号的相位滞后于基准时钟的相位时，PD2输出用以提高频率的脉冲(称为信号UP)。当来自分频器的输出信号的相位超前于基准时钟的相位时，PD2输出用于降低频率的脉冲(称为信号DN)。像信号UP那样地使用经过倒相器3倒相的信号UP。
电荷泵电路4的输出端连接到由电阻5a和电容5b构成的LPF5。电荷泵电路4在接收到信号DN时释放LPF5的电容5b中的电荷，并且，电荷泵电路4在接收到信号UP时在电容5b中积累电荷。LPF5把来自电荷泵电路4的脉冲输出信号转换成直流模拟信号。
VCO6接收从LPF5输出的模拟信号并且输出稳频信号。分频器6a由计数器构成，并且把来自VCO6的输出信号N等分(N：任意的自然数)，以便向PD2提供分频后的输出信号。
在PLL1中，PD2、电荷泵电路4、VCO6和分频器6a构成一个环路，这个环路控制输入到PD2的两个输入信号的相位、即、控制输入到PD2的两个输入信号的频率、使它们彼此相等。从VCO6输出的信号的频率是输入频率的N倍。通过任意地设置N值，可以获得是输入频率的任意自然数倍数的频率。
下面将参考图8A和8B来解释传统的电荷泵电路。如图8A和8B中所示，电源VDD连接到恒流源22，恒流源22连接到P沟道金属氧化物(PMOS)晶体管20的源极。地线连接到恒流源23，并且恒流源23连接到N沟道金属氧化物(NMOS)晶体管21的源极。PMOS和NMOS晶体管20和21的漏极连接到下一级的LPF。
图8A示意地显示提供信号UP的情况。即，当信号UP处在“L”电平时，起模拟开关作用的PMOS晶体管20导通，从而向所述LPF提供电流iOH。
在节点C和电源VDD之间存在寄生电容Cfp。当PMOS晶体管20从截止状态转换到导通状态时，PMOS晶体管20的源极侧的电位、即、节点C的电位从电源电位改变到所述滤波器电位，于是，基于所述电位差和Cfp的电流icfp突然流入所述LPF。
图8B示意地显示提供信号DN的情况。即，当信号DN处在“H”电平时，起模拟开关作用的NMOS晶体管21导通，使得电流iOL从所述LPF流出。
在节点D和地线之间存在寄生电容Cfn。当NMOS晶体管21从截止状态转换到导通状态时，NMOS晶体管21的源极侧的电位、即、节点D的电位从地电位改变到所述滤波器电位，于是，基于所述电位差和Cfn的电流icfnZ突然从所述LPF流出。
结果，在电荷泵电路的输出端出现以下问题。
图9示出从图8A和8B中的电荷泵电路输出的电流。如图9中所示，电流icfp和icfn在从电荷泵电路的输出电流中产生过冲，在所述VCO中引起跳动。持久重复地用来自所述VCO的包含跳动的输出信号控制相位就会产生***误差。
过冲电流的值是所述LPF的电位与电源电压之间的电位差和寄生电容的量值的乘积。由于这个原因，可以通过使晶体管20和21处在截止状态时节点C和D的电位等于所述LPF的电位来消除所述过冲。
根据这种观点，先有技术提出了如图10中所示的电荷泵电路。
图10示出具有抑制输出电流中的过冲的功能的传统的电荷泵电路。如图10中所示，构成模拟开关的CMOS晶体管30和31串联连接在设置于电源VDD和地线之间的两个恒流源32和33之间。CMOS晶体管30和31中的每一个由PMOS和NMOS晶体管20和21的并联电路构成。
其一端连接到电源VDD的恒流源32的另一端连接到CMOS晶体管34的一端。其一端接地的恒流源33的另一端连接到CMOS晶体管35的一端。
CMOS晶体管30和31之间的连接点连接到运算放大器36的非倒相输入端和LPF。运算放大器36的输出端连接到它的反相输入端、CMOS晶体管34的另一端以及CMOS晶体管35的另一端。
运算放大器36包含用于防止振荡的相位补偿电容(未示出)。
CMOS晶体管30和31与CMOS晶体管34和35以相反的相位工作。换言之，当CMOS晶体管30和31处在截止状态时，CMOS晶体管34和35处在导通状态。由于运算放大器36处的反馈，使得节点E和G的电位等于节点F的电位(即，LPF的电位)。即使CMOS晶体管30和31导通，节点E和G的电位也不改变，于是，在输出电流中不产生过冲。
但是，运算放大器36中的电容(未示出)具有大约6pf的电容量。当把这种运算放大器实际布置在芯片中时，所述电容占据版图面积中大的面积，这妨碍减小所述芯片的尺寸。
本发明的目的是提供一种用于PLL的不使用任何运算放大器的能够减小芯片尺寸的电荷泵电路。
本发明的另一个目的是提供一种用于PLL的能够在抑制输出电流中产生的过冲的同时稳定地工作的电荷泵电路。
为了到达上述目的，根据本发明提供一种PLL用的电荷泵电路，它包括：用于产生恒定电流的第一和第二恒流源；用于把其值相当于第一恒流源产生的恒定电流的恒定电流输送到输出端的第一电流反射镜电路，所述第一电流反射镜电路的第一晶体管连接到第一恒流源并且其第二晶体管连接到所述输出端；用于把其值相当于第二恒流源产生的恒定电流的恒定电流输送到输出端的第二电流反射镜电路，所述第二电流反射镜电路的第三晶体管连接到第二恒流源并且其第四晶体管连接到所述输出端；第一模拟开关电路，它连接在第一和第二晶体管的栅极之间并且由于第一控制脉冲而导通/截止；以及第二模拟开关电路，它连接在第三和第四晶体管的栅极之间并且由于第二控制脉冲而导通/截止。
图1是说明根据本发明的第一实施例用于PLL的电荷泵电路的电路图；
图2是说明根据本发明的第二实施例用于PLL的电荷泵电路的电路图；
图3是说明根据本发明的第三实施例用于PLL的电荷泵电路的电路图；
图4是说明根据本发明的第四实施例用于PLL的电荷泵电路的电路图；
图5是说明根据本发明的第五实施例用于PLL的电荷泵电路的电路图；
图6是显示从图1的电荷泵电路输出的电流的波形图；
图7是说明一般的PLL的方框图；
图8A和8B是显示传统的PLL用的电荷泵电路的例子的电路图；
图9是显示从图8A和8B的电荷泵电路输出的电流的波形图；
图10是显示传统的PLL用的电荷泵电路的另一个例子的电路图。
下面将参考附图详细地描述本发明。
(第一实施例)
图1说明根据本发明的第一实施例用于PLL的电荷泵电路的电路图。图1中，第一实施例的电荷泵电路包括：由PMOS晶体管7和9构成的第一电流反射镜电路21；由NMOS晶体管12和14构成的第二电流反射镜电路22；恒流源10和11 ；以及第一和第二模拟开关电路8和13。
如上所述，其源极连接到电源VDD而漏极连接到恒流源10的PMOS晶体管7与其源极连接到电源VDD的PMOS晶体管9构成电流反射镜电路21。由作为传输门的CMOS晶体管81和PMOS晶体管82构成的第一模拟开关电路8连接在PMOS晶体管7和9的栅极之间。
在第一模拟开关8中，CMOS晶体管81串联连接在PMOS晶体管7和9的栅极之间，而PMOS晶体管81串联连接在电源和PMOS晶体管9的栅极之间。PMOS晶体管一侧的CMOS晶体管81的栅极接收信号UP，而NMOS晶体管一侧的栅极接收信号UP。PMOS晶体管82的栅极接收信号UP。
如上所述，其源极连接到地而漏极连接到恒流源11的NMOS晶体管12与其源极连接到地的NMOS晶体管14构成电流反射镜电路22。由作为传输门的CMOS晶体管131和NMOS晶体管132构成的第二模拟开关电路13连接在NMOS晶体管12和14的栅极之间。
在第二模拟开关13中，CMOS晶体管131串联连接在NMOS晶体管12和14的栅极之间，而NMOS晶体管132串联连接在NMOS晶体管14的栅极和地之间。PMOS晶体管一侧的CMOS晶体管131的栅极接收信号DN，而NMOS晶体管一侧的栅极接收信号DN。NMOS晶体管132的栅极接收信号DN。
电流反射镜电路21和22把其值相当于恒流源10和11产生的恒定电流的恒定电流经由输出端输送到LPF。MOS晶体管7、9、12、14、81、82、131和132由MOSFET(场效应晶体管)构成。
下面将说明具有这种配置的电荷泵电路的运行。
当信号UP和DN都处在“L”电平时，CMOS晶体管81和131都处在截止状态，PMOS和NMOS晶体管82和132都处在导通状态，而PMOS和NMOS晶体管9和14都处在截止状态。因此，没有电流输出到LPF。
当信号UP处在“H”电平时，CMOS晶体管81导通，而CMOS晶体管131截止。构成电流反射镜电路21的PMOS晶体管7和9的栅极相连接，使得相当于PMOS晶体管7和9的反射系数(mirror ratio)的电流流到PMOS晶体管9。所述电流经由PMOS晶体管9从电源VDD流向LPF。
当信号DN处在“H”电平时，CMOS晶体管131导通，而NMOS晶体管132截止。构成电流反射镜电路22的NMOS晶体管12和14的栅极相连接，使得相当于NMOS晶体管12和14的反射系数(mirrorratio)的电流流过NMOS晶体管14。所述电流经由NMOS晶体管14从LPF流向地。
根据第一实施例，即使PMOS和NMOS晶体管9和14选择性地导通，PMOS和NMOS晶体管9和14的源极侧的电位也不会改变，于是，输出电流中不产生过冲，如图6中所示。
(第二实施例)
图2显示根据本发明的第二实施例的电荷泵电路。图2中，与图1中相同的标号表示相同的部分。在此第二实施例中，PMOS和NMOS晶体管83和133分别代替CMOS晶体管81和131。
如下所述，第二实施例的运行与图1中的相同。
当信号UP和DN都处在“L”电平时，PMOS和NMOS晶体管83和133都处在截止状态，PMOS和NMOS晶体管82和132都处在导通状态，而PMOS和NMOS晶体管9和14都处在截止状态。因此，没有电流输出到LPF。
当信号UP处在“H”电平时，PMOS晶体管83导通，而PMOS晶体管82截止。构成电流反射镜电路的PMOS晶体管7和9的栅极相连接，使得相当于PMOS晶体管7和9的反射系数(mirror ratio)的电流流到PMOS晶体管9。所述电流经由PMOS晶体管9从电源VDD流向LPF。
当信号DN处在“H”电平时，NMOS晶体管133导通，而NMOS晶体管132截止。构成电流反射镜电路的NMOS晶体管12和14的栅极相连接，使得相当于NMOS晶体管12和14的反射系数(mirrorratio)的电流流到NMOS晶体管14。所述电流经由NMOS晶体管14从LPF流向地。
根据第二实施例，即使PMOS和NMOS晶体管9和14选择性地导通，PMOS和NMOS晶体管9和14的源极侧的电位也不会改变，于是，和第一实施例中一样，输出电流中不产生过冲。
(第三实施例)
图3显示根据本发明第三实施例的电荷泵电路。图3中，与图1中的相同的标号表示相同的部分。在此第三实施例中，NMOS和PMOS晶体管84和134分别代替CMOS晶体管81和131。
如下所述，第三实施例的运行与图1中的相同。
当信号UP和DN都处在“L”电平时，NMOS和PMOS晶体管84和134都处在截止状态，PMOS和NMOS晶体管82和132都处在导通状态，而PMOS和NMOS晶体管9和14都处在截止状态。因此，没有电流输出到LPF。
当信号UP处在“H”电平时，NMOS晶体管84导通，而PMOS晶体管82截止。构成电流反射镜电路的PMOS晶体管7和9的栅极相连接，使得相当于PMOS晶体管7和9的反射系数(mirror ratio)的电流流到PMOS晶体管9。所述电流经由PMOS晶体管9从电源VDD流向LPF。
当信号DN处在“H”电平时，PMOS晶体管134导通，而NMOS晶体管132截止。构成电流反射镜电路的NMOS晶体管12和14的栅极相连接，使得相当于NMOS晶体管12和14的反射系数(mirrorratio)的电流流到NMOS晶体管14。所述电流经由NMOS晶体管14从LPF流向地。
根据第三实施例，即使PMOS和NMOS晶体管9和14选择性地导通，PMOS和NMOS晶体管9和14的源极侧的电位也不会改变，于是，和第一实施例中一样，输出电流中不产生过冲。
(第四实施例)
图4显示根据本发明第四实施例的电荷泵电路。图4中，与图1中的相同的标号表示相同的部分。在此第四实施例中，在PMOS和NMOS晶体管7和12的栅极(图4中的节点A和B)与地之间分别设置电容85和135。第四实施例的运行与图1中的相同。
根据第四实施例，即使PMOS和NMOS晶体管9和14重复地导通/截止，节点A和B处的电位都几乎不变。
用于第四实施例中的电容85和135的电容量不必像包含在图10的运算放大器36中的电容的电容量那么大，前者是后者的大约1/3或者更小就足够了。所述电容在芯片版图面积方面的占有率小于图10中所示的电路、属于实际应用所允许的范围。应当指出，当在图2或3所示的电路中或者在图5所示的电路中(下面将描述)设置这些电容时也能够获得相同的效果。
(第五实施例)
图5显示根据本发明第五实施例的电荷泵电路。图5中，与图1中的相同的标号代表相同的部分。第五实施例采用哑晶体管(dummytransistor)15和16，后者在接收到信号UP和DN时以同PMOS和NMOS晶体管9和14的相位相反的相位运行。
更具体地说，在第五实施例中设置与图1中的相同的恒流源10和11，并且由PMOS晶体管构成的哑晶体管15连接在PMOS晶体管9和通向LPF的输出端之间。为了驱动哑晶体管15，在哑晶体管15的栅极和恒流源10与PMOS晶体管7的连接点之间连接CMOS晶体管86。在电源VDD和哑晶体管15的栅极之间连接PMOS晶体管。
类似地，由NMOS晶体管构成的哑晶体管16连接在NMOS晶体管14和通向LPF的输出端之间。为了驱动哑晶体管16，在哑晶体管16的栅极和电源VDD与恒流源11的连接点之间连接CMOS晶体管136。在哑晶体管16的栅极和地之间连接NMOS晶体管。
哑晶体管15和16的栅极面积分别是PMOS和NMOS晶体管9和14的面积的大约一半。由于以相反相位的信号来驱动哑晶体管15和16，所以，可以降低PMOS和NMOS晶体管9和14之间的场贯穿噪声(fieldthrough noise)。
应当指出，当在图2、3或4所示的电路中设置哑晶体管15和16时也能够获得相同的效果。
如上所述，根据本发明，可以在不使用任何运算放大器的情况下减小寄生电容在开关中产生的电流。与传统的电荷泵电路相比，由于不必设置相位补偿电容，所以可以减小芯片上的版图面积。

Claims (11)

1．一种用于锁相环电荷泵电路，其特征在于包括：
用于产生恒定电流的第一和第二恒流源(10,11)；
用于把其值相当于所述第一恒流源产生的恒定电流的恒定电流输送到输出端的第一电流反射镜电路(21)，所述第一电流反射镜电路的第一晶体管(7)连接到所述第一恒流源并且其第二晶体管(9)连接到所述输出端；
用于把其值相当于所述第二恒流源产生的恒定电流的恒定电流输送到所述输出端的第二电流反射镜电路(22)，所述第二电流反射镜电路的第三晶体管(12)连接到所述第二恒流源并且其第四晶体管(14)连接到所述输出端；
第一模拟开关电路(8)，它连接在所述第一和第二晶体管的栅极之间并且由于第一控制脉冲而导通/截止；以及
第二模拟开关电路(13)，它连接在所述第三和第四晶体管的栅极之间并且由于第二控制脉冲而导通/截止。
2．根据权利要求1的电路，其特征在于：
所述第一和第二模拟开关电路包括多个金属氧化物半导体场效应晶体管。
3．根据权利要求2的电路，其特征在于：
所述第一模拟开关电路包括：
串联连接在所述第一和第二晶体管的栅极之间、起传输门作用的第一互补金属氧化物半导体晶体管(81)，以及
连接在电源(VDD)和所述第二晶体管的栅极之间的P沟道金属氧化物半导体晶体管(82)；以及
所述第二模拟开关电路包括：
串联连接在所述第三和第四晶体管的栅极之间、起传输门作用的第二互补金属氧化物半导体晶体管(131)，以及
连接在地和所述第四晶体管的栅极之间的N沟道金属氧化物半导体晶体管(132)。
4．根据权利要求3的电路，其特征在于：
把用于表示提高锁相环的输出信号频率的所述第一控制脉冲输送到所述互补金属氧化物半导体晶体管和P沟道金属氧化物半导体晶体管的栅极，
把所述第一控制脉冲的倒相信号输送到所述互补金属氧化物半导体晶体管的栅极，
把用于表示降低所述锁相环的所述输出信号频率的所述第二控制脉冲输送到所述互补金属氧化物半导体晶体管的栅极，以及
把所述第二控制脉冲的倒相信号输送到所述互补金属氧化物半导体晶体管和N沟道金属氧化物半导体晶体管的栅极。
5．根据权利要求2的电路，其特征在于：
所述第一模拟开关电路包括：
串联连接在所述第一和第二晶体管的栅极之间的第一P沟道金属氧化物半导体晶体管(83)，以及
连接在电源(VDD)和所述第二晶体管的栅极之间的第二P沟道金属氧化物半导体晶体管(82)；以及
所述第二模拟开关电路包括：
串联连接在所述第三和第四晶体管的栅极之间的第一N沟道金属氧化物半导体晶体管(133)，以及
连接在地和所述第四晶体管的栅极之间的第二N沟道金属氧化物半导体晶体管(132)。
6．根据权利要求5的电路，其特征在于：
把用于表示提高锁相环的输出信号频率的所述第一控制脉冲输送到所述第二P沟道金属氧化物半导体晶体管的栅极，
把所述第一控制脉冲的倒相信号输送到所述第一P沟道金属氧化物半导体晶体管的栅极，
把用于表示降低所述锁相环的所述输出信号频率的所述第二控制脉冲输送到所述第一N沟道金属氧化物半导体晶体管的栅极，以及
把所述第一控制脉冲的倒相信号输送到所述第二N沟道金属氧化物半导体晶体管的栅极。
7．根据权利要求2的电路，其特征在于：
所述第一模拟开关电路包括：
串联连接在所述第一和第二晶体管的栅极之间的第一N沟道金属氧化物半导体晶体管(84)，以及
连接在电源(VDD)和所述第二晶体管的栅极之间的第一P沟道金属氧化物半导体晶体管(82)；以及
所述第二模拟开关电路包括：
串联连接在所述第三和第四晶体管的栅极之间的第二P沟道金属氧化物半导体晶体管(134)，以及
连接在地和所述第四晶体管的栅极之间的第二N沟道金属氧化物半导体晶体管(132)。
8．根据权利要求7的电路，其特征在于：
把用于表示提高锁相环的输出信号频率的所述第一控制脉冲输送到所述第一P沟道金属氧化物半导体晶体管N沟道金属氧化物半导体晶体管的栅极，以及
把用于表示降低所述锁相环的所述输出信号频率的所述第二控制脉冲输送到所述第二P沟道金属氧化物半导体晶体管和N沟道金属氧化物半导体晶体管的栅极。
9．根据权利要求1的电路，其特征在于还包括：
连接在所述二晶体管和所述输出端之间的、以同所述第二晶体管的相位相反的相位工作的第一哑晶体管(15)；以及
连接在输入端和所述四晶体管之间的、以同所述第四晶体管的相位相反的相位工作的第二哑晶体管(16)。
10．根据权利要求1的电路，其特征在于还包括：
连接在所述第一晶体管的所述栅极和电源之间的第一电容(85)；以及
连接在所述第三晶体管的所述栅极和地之间的第二电容(135)。
11．根据权利要求1的电路，其特征在于：
所述第一和第二控制脉冲是从用于比较锁相环和基准时钟的相位的鉴相器(2)输出的。
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