CN1154189C - 静态半导体存储器 - Google Patents
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Abstract
存储单元(1)具备n阱(2)和p阱(3)。字线(9c)在存储单元(1)延伸，将n阱(2)和p阱(3)配置在字线(9c)的延伸方向上。而且，相对于1个存储单元(1)设置1条字线(9c)，字线(9c)由金属构成。通过使字线为一条，可容易地用金属布线构成字线，降低字线的电阻，由此可抑制字线延迟。
Description
技术领域
本发明涉及静态半导体存储器(以下简单地称为「SRAM」)。
背景技术
一般来说，SRAM的存储单元如图11中所示，由4个n型晶体管的元件(Q1、Q2：存取晶体管，Q3、Q4：驱动晶体管)、2个p型晶体管的元件(Q5、Q6：负载晶体管)合计6个元件来形成。2个交叉耦合的存储节点19a、19b具有(H，L)或(L，H)的双稳定状态，只要提供预定的电源电压，就继续保持现有的状态。
在写入数据时，选择字线，打开存取晶体管Q1、Q2的栅(传输门)，根据所希望的逻辑值，通过强制地将电压加在位线对上来设定触发状态。在读出数据时，打开上述传输门，将存储节点19a、19b的电位传送到位线上。再有，在图11中示出了，在读出工作时从位线负载(未图示)通过位线或/位线从存储单元的存储节点19a、19b的低(low)侧流向接地线(GND线)的单元电流20。
在图12中示出例如在特开平8-186181号公报中公开的类型的SRAM的存储单元的布局。再有，为了说明的方便起见，省略电源线、接地线和位线等的图示。
如图12中所示，在存储单元1内以邻接的方式设置n阱2和p阱3。在n阱2内形成负载晶体管Q5、Q6。在p阱3内形成存取晶体管Q1、Q2和驱动晶体管Q3、Q4。
一对字线17a、17b延伸到存储单元1上，驱动晶体管Q3的栅通过接点部18a与p型杂质区连接，通过接点部18b与n型杂质区连接。此外，驱动晶体管Q4的栅通过接点部18c与p型杂质区连接，通过接点部18d与n型杂质区连接。
如图12中所示，由于n阱2和p阱3在字线17a、17b的延伸方向上排列，故存储单元1在字线方向上变长。因此，具有作为位线等功能的金属布线的间距变大。不仅如此，还可降低金属布线间的电容，可得到能高速工作的SRAM。
但是，如上所述，由于存储单元1在字线17a、17b的方向上较长，故在以矩阵状配置存储单元的情况下字线17a、17b变长。因此，存在产生字线中的信号延迟(以下，称为「字线延迟」)的问题。
发明内容
本发明是为了解决上述那样的课题而完成的。本发明的目的在于，在具有下述类型的存储单元的SRAM中抑制字线延迟，在该类型的存储单元中，不同导电型的晶体管形成区在字线方向上排列。
按照与本发明有关的SRAM的一个方面，具备：存储单元；一条字线；以及第1和第2晶体管区。在存储单元中形成一对存取晶体管、一对驱动晶体管以及一对负载晶体管。相对于一对存取晶体管来设置字线。在第1晶体管区中形成一对负载晶体管。在字线的延伸方向上与第1晶体管区邻接地设置第2晶体管区，在第2晶体管区中形成一对存取晶体管和一对驱动晶体管。
为了降低字线的电阻以抑制字线延迟，可考虑将字线作成金属布线。但是，在图12中示出的现有例中，由于相对于1个存储单元设置2条字线而且在字线的延伸方向上排列P阱和N阱，故为了将字线作成金属布线必须在存储单元的短边方向上形成2条金属布线，金属布线间的间距变小。因此，金属布线的形成变得困难，而且金属布线间的电容增大。与此不同，通过使字线为1条，可容易地用金属布线构成字线，可降低字线的电阻。由此，可抑制字线延迟。
上述字线最好是金属布线。由此，如上所述，可降低字线的电阻，可抑制字线延迟。
此外，SRAM包含第1和第2存储单元，在字线方向上排列该第1和第2存储单元，使得第2晶体管区彼此邻接。而且，在第1和第2存储单元中共用的金属接地线在字线之上并在与该字线正交的方向上延伸。在该金属接地线的两侧分别配置第1和第2存储单元的一对金属位线。
如上所述，通过在与字线正交的方向上设置在第1和第2存储单元中共用的金属接地线，2个存储单元的单元电流只流到1条金属接地线中。由此，可有效地抑制因单元电流引起的接地线电位的上升。
此外，也可在存储单元内形成场屏蔽(field shield)分离区。此时，最好连续地形成位于一对驱动晶体管间的场屏蔽分离区，使其在与字线正交的方向上横截存储单元。
如上所述，通过形成场屏蔽分离区，在以矩阵状配置多个存储单元的情况下，可有效地抑制在场屏蔽分离区中产生孤立区。在形成了这样的孤立区的情况下，必须形成用于固定该孤立区的电位的接点部，产生金属布线图形的自由度下降的问题。但是，由于如上所述能避免形成孤立区，故与存在孤立区的情况相比，可提高金属布线的图形自由度。
此外，一边的存取晶体管和一边的驱动晶体管共用第1杂质区，另一边的存取晶体管和另一边的驱动晶体管共用第2杂质区。此时，最好使一边的存取晶体管和一边的驱动晶体管间的间隔与另一边的存取晶体管和另一边的驱动晶体管间的间隔不同。
例如，如图1中所示，通常将驱动晶体管的沟道宽度设定得比存取晶体管的沟道宽度大。此时，如上所述，通过使存取晶体管与驱动晶体管间的间隔不同，可在与字线正交的方向上使驱动晶体管错开。由此，与从字线起以相等的距离配置驱动晶体管的情况相比，在字线方向上可缩小存储单元。这一点也能有助于抑制字线延迟。
按照与本发明有关的SRAM的另一方面，具备：存储单元；字线；以及第1和第2晶体管区。存储单元包含分别具有栅的一对存取晶体管、驱动晶体管以及负载晶体管。字线在存储单元上延伸。在第1晶体管区中形成一对负载晶体管。在字线的延伸方向上与第1晶体管区邻接地设置第2晶体管区，在第2晶体管区中形成一对存取晶体管和一对驱动晶体管。而且，负载晶体管的栅与驱动晶体管的栅正交。
如上所述，通过使负载晶体管的栅与驱动晶体管的栅正交，可使任一栅在与字线正交的方向上延伸。由此，在字线方向上缩小存储单元，在与字线正交的方向上扩大存储单元。结果，可缩小字线的长度，可抑制字线延迟。此外，由于可增大与字线正交的方向上的存储单元的长度，故即使在如现有例那样设置2条字线的情况下，也可将其作成金属布线。在这种情况下，可进一步有效地抑制字线延迟。
在衬底上介入绝缘膜形成的半导体层上形成上述存储单元。即，在本方面中，SRAM具有SOI(在绝缘体上的半导体)结构。而且，上述负载晶体管具有一对第1导电型的第1杂质区，驱动晶体管具有一对第2导电型的第2杂质区。此时，最好使第1和第2杂质区的一个之间彼此相接，在互相正交的方向上配置第1和第2杂质区的另一个。
通过将第1和第2杂质区如上所述那样在互相正交的方向上配置，可使负载晶体管的栅与驱动晶体管的栅正交，可得到如上述那样的效果。此外，如本方面那样采用SOI结构的情况下，可使导电型不同的第1和第2杂质区邻接。由此，可进一步在字线方向上缩小存储单元。这一点也有助于抑制字线延迟。
此外，也可将一对存取晶体管和一对驱动晶体管在与字线正交的方向上配置成1列。
由此，与上述情况相比可进一步在字线方向上缩小存储单元。
本发明提供一种静态半导体存储器，包括：
一对存取晶体管；
一条字线，所述字线连接到所述一对存取晶体管的公用栅电极；
第一晶体管区，第一晶体管区设有连接到所述存取晶体管的一对负载晶体管；
第二晶体管区，第二晶体管区设有所述一对存取晶体管和一对驱动晶体管，所述一对驱动晶体管连接到所述存取晶体管和所述负载晶体管，所述第二晶体管区邻近所述第一晶体管区而设置并由此按与所述字线平行的方向延伸；
位线对，所述位线对与所述字线正交地延伸，由包含金属的布线构成，并连接到所述存取晶体管；
电源线，所述电源线与所述字线正交地延伸，由包含所述金属的布线构成，并连接到所述负载晶体管。
本发明还提供一种静态半导体存储器，包括：
存储单元；
所述存储单元中的一对存取晶体管；
一对字线，所述一对字线连接到对应的所述存取晶体管的栅电极；
位于所述存储单元中的所述一对字线间的一对负载晶体管，所述负载晶体管具有正交于所述字线而设置的对应的栅电极；
位于所述存储单元中的所述一对字线间的一对驱动晶体管，所述驱动晶体管具有正交于所述负载晶体管的栅电极而设置的对应的栅电极，所述驱动晶体管还公用一个源有效区，并相对所述一对负载晶体管以所述一对字线的延伸方向而设置。
附图说明
图1是示出本发明的实施例1中的到SRAM的存储单元的第1金属布线为止的平面图。
图2是示出本发明的实施例1中的SRAM的存储单元平面图。
图3是沿图1和图2的III-III线的剖面图。
图4是示出以矩阵状配置了图1中示出的存储单元的状态的平面图。
图5是示出实施例1的变形例中的到存储单元的第1金属布线为止的平面图。
图6是实施例1的变形例中的存储单元的平面图。
图7是沿图5和图6的VII-VII线的剖面图。
图8是示出本发明的实施例2中的到SRAM的存储单元的第1金属布线为止的平面图。
图9是本发明的实施例2中的SRAM的存储单元平面图。
图10是沿图8和图9的X-X线的剖面图。
图11是SRAM的等效电路图。
图12是示出现有的SRAM的存储单元结构的一例的平面图。
具体实施方式
以下，使用图1～图10，说明本发明的实施例。
(实施例1)
首先，使用图1～图7，说明本发明的实施例1及其变形例。图1是示出本发明的实施例1中的SRAM的存储单元1的平面图。再有，在该图1中，为了说明的方便起见，示出了到第1层金属布线为止的情况。然后，在图2中示出了第2层金属布线。此外，图3中示出沿图1和图2的III-III线的剖面图。
首先，参照图1和图3，存储单元1具备n阱(第1晶体管区)2和p阱(第2晶体管区)3。在n阱2上形成负载晶体管Q5、Q6。负载晶体管Q5具备多晶硅栅7d和p型杂质区6a、6b。负载晶体管Q6具备多晶硅栅7e和p型杂质区6c、6d。
在p阱3上形成存取晶体管Q1、Q2，驱动晶体管Q3、Q4。存取晶体管Q1具备n型杂质区5d、5e和多晶硅栅7a。存取晶体管Q2与存取晶体管Q1共有多晶硅栅7a，并具备n型杂质区5a、5b。
驱动晶体管Q3具备多晶硅栅7c和n型杂质区5f、5e。驱动晶体管Q4具备多晶硅栅7b和n型杂质区5b、5c。
在n型杂质区5a～5f的周围设置槽分离区4a，在p型杂质区6a～6d的周围设置槽分离区4b。槽分离区4a、4b如图3中所示，通过在半导体衬底12的主表面上形成的槽内埋入绝缘膜而形成。
在上述的多晶硅栅7a～7e上如图3中所示，介入层间绝缘膜13形成由铝、钨、铜等构成的第1金属布线9a～9j。第1金属布线9a通过接触孔8a与n型杂质区5a连接，第1金属布线9b通过接触孔8d与n型杂质区5d连接。第1金属布线9c具有字线的功能，通过接触孔8g与多晶硅栅7a连接。第1金属布线9d通过接触孔8b与n型杂质区5b连接，通过接触孔8i与多晶硅栅7c连接，通过接触孔8k与p型杂质区6b连接，通过接触孔8o与多晶硅栅7e连接。
第1金属布线9e通过接触孔8c与n型杂质区5c连接，通过接触孔8f与n型杂质区5f连接。第1金属布线9f通过接触孔8h与多晶硅栅7b连接，通过接触孔8e与n型杂质区5e连接，通过接触孔81与p型杂质区6c连接。第1金属布线9g通过接触孔8j与p型杂质区6a连接，第1金属布线9h通过接触孔8n与多晶硅栅7d连接，第1金属布线9i通过接触孔8m与p型杂质区6d连接。
其次，参照图2和图3，在第1金属布线9a～9i上介入层间绝缘膜13形成由铝、钨、铜等构成的第2金属布线11a～11e。第2金属布线11a具有接地线的功能，通过通孔10a与第1金属布线9e连接。第2金属布线11c、11b具有位线、/位线的功能。第2金属布线11c通过通孔10c与第1金属布线9b连接，第2金属布线11b通过通孔10b与第1金属布线9a连接。
第2金属布线11d具有电源线(Vcc线)的功能，通过通孔10d与第1金属布线9g连接，通过通孔10g与第1金属布线9i连接。第2金属布线11e通过通孔10e与第1金属布线9h连接，通过通孔10f与第1金属布线9f连接。在各通孔10a～10g内也形成栓。
如上所述，通过使字线(9c)为1条而且将其作成金属布线，与现有例相比可降低字线电阻。由此，可抑制字线延迟。
此外，如图1中所示，使存取晶体管Q1与驱动晶体管Q3间的间隔比存取晶体管Q2与驱动晶体管Q4间的间隔大。由此，可使驱动晶体管Q3、Q4在与字线(9c)正交的方向上错开。由此，如图1中所示，即使在将驱动晶体管Q3、Q4的沟道宽度作成比存取晶体管Q1、Q2的沟道宽度大的情况下，也可将字线方向上的存储单元1的长度保持得较小。这一点也能有助于抑制字线延迟。
其次，使用图4，说明图1中示出的存储单元1的配置例。如图4中所示，将存储单元1配置成矩阵状，在字线(9c)方向上相邻的2个存储单元1共有1条接地线(11a)。此时，在字线(9c)方向上配置共有接地线(11a)的1组存储单元1，以使p阱3彼此邻接。而且，在接地线(11a)的两侧设置各存储单元1的位线(11c)和/位线(11b)。
如图4中所示，通过使接地线(11a)、位线(11c)和/位线(11b)在与字线(9c)正交的方向上延伸，2个存储单元1的单元电流20只流到1条接地线(11a)中。因此，可抑制因单元电流20引起的接地线电位的上升。再有，在图4中18示出位线接点部。
其次，使用图5～图7，说明上述的实施例1的变形例。图5和图6是示出实施例1的变形例中的SRAM的存储单元1的平面图，图7示出沿图5和图6的VII-VII线的剖面图。
首先，参照图7，在本变形例中，SRAM具有SOI(在绝缘体上的半导体)结构，采用场屏蔽分离。具体地说，在衬底15上介入绝缘膜16形成SOI层(半导体层)，在该SOI层中形成各晶体管。此外，设置场屏蔽分离区14a、14b，这些场屏蔽分离区14a、14b具备在半导体层上介入绝缘膜形成的场屏蔽栅。然后，将接地电位加到n型晶体管一侧的分离用的场屏蔽分离区14a上，将电源电位加到p型晶体管一侧的分离用的场屏蔽分离区14b上。因此，将场屏蔽分离区14a、14b如图5中所示那样分离开。
此外，设置接触孔8p、8r、8t，将其用于场屏蔽分离区中的SOI层电位供给。此外，设置场屏蔽栅的电位固定用的接触孔8q、8s。再者，第1金属布线9e延伸到接触孔8q、8r上，通过这些接触孔与SOI层和场屏蔽栅连接。此外，在接触孔8t、8s上形成第1金属布线9k、9j。
其次，参照图6，在本变形例中，第2金属布线11d延伸到第1金属布线9j、9k上。而且，第2金属布线11d通过通孔10i与第1金属布线9k连接，通过通孔10h与第1金属布线9i连接。关于除此以外的结构与图2中示出的情况大致相同。
在本变形例的情况下，也可预期与上述的实施例1相同的效果。此外，如图5中所示，连续地形成位于驱动晶体管Q3、Q4间的场屏蔽分离区14a，使其在与字线(9c)正交的方向上横截存储单元1。因此，即使在以矩阵状配置了多个存储单元1的情况下，也可有效地抑制在场屏蔽分离区内产生孤立区。在场屏蔽分离区内产生了孤立区的情况下，必须形成用于固定该孤立区的电位的接触孔，形成金属布线等的自由度下降。但是，由于如上所述能抑制孤立区的产生，故可确保形成金属布线等的自由度。
(实施例2)
其次，使用图8～图10，说明本发明的实施例2。图8和图9是本发明的实施例2中的SRAM的存储单元平面图，图10是沿图8和图9的X-X线的剖面图。
在本实施例2中，如图10中所示，采用SOI结构和槽分离结构。而且使负载晶体管Q5、Q6的栅与驱动晶体管Q3、Q4的栅正交。由此，可使负载晶体管Q5、Q6的栅在与字线(7a、7b)正交的方向上延伸，可在字线方向上缩小存储单元1。由此，可缩短字线，可抑制字线延迟。
此外，如图8中所示，将存取晶体管Q1、Q2和驱动晶体管Q3、Q4在与字线(7a、7d)正交的方向上配置成一列。这一点也能有助于在字线(7a、7b)的方向上的存储单元1的缩小。此外，使p型杂质区6a与n型杂质区5b邻接，p型杂质区6c与n型杂质区5d邻接。由此，与图1中示出的情况那样形成不同的导电型的阱的情况相比，可在字线(7a、7d)的延伸方向上缩小存储单元1。这一点也能有助于字线(7a、7d)的长度的缩小。
不仅如此，与图1中示出的情况相比可缩小存储单元尺寸。在图1中示出的存储单元1中，在0.18μm的规则中，阱分离宽度必须为0.6μm。在此，由于与字线(9c)正交的方向上的存储单元1的长度约为1.5μm，故因阱分离引起的多余的面积为0.6×1.5＝0.9μm2。与此不同，在本实施例2中，由于完全没有阱分离宽度，故相应地可降低存储单元1的面积。
再者，如图8中所示，在本实施例2中，与字线(7a、7d)正交的方向上的存储单元1的长度比在字线(7a、7d)的延伸方向上存储单元1的长度长。因此，即使相对于一个存储单元1设置了2条字线(7a、7d)，也可与实施例1的情况相同，将这些字线作成金属布线。在这种情况下，可进一步抑制字线延迟。
如图8中所示，在与n型杂质区5b、5c正交的方向上配置p型杂质区6a、6b，在与n型杂质区5c、5d正交的方向上配置p型杂质区6c、6d。由此，如上所述，可使负载晶体管Q5、Q6的栅与驱动晶体管Q3、Q4的栅正交。
其次，参照图9，在本实施例2中，形成第2金属布线11a～11c，与实施例1的情况相比，减少了第2金属布线的数目。因此，即使将字线(7a、7d)的方向上的存储单元1的长度缩短，也可比较容易地形成第2金属布线11a～11c。再有，第1金属布线9f具有电源线的功能。此外，如图1中所示，本实施例2的思想也适用于形成阱的类型的SRAM的存储单元。
如上所述，关于本发明的实施例进行了说明，但应该认为，这次公开的实施例在所有方面都是例示，不是限制性的。本发明的范围不是由上述的说明、而是由权利要求的范围来示出，其意图是包含与权利要求同等的意义和范围内的所有变更。
如以上所说明的那样，按照与本发明有关的SRAM，可有效地抑制字线延迟。由此，可得到高性能的SRAM。
Claims (8)
1.一种静态半导体存储器，包括：
一对存取晶体管；
一条字线，所述字线连接到所述一对存取晶体管的公用栅电极；
第一晶体管区，第一晶体管区设有连接到所述存取晶体管的一对负载晶体管；
第二晶体管区，第二晶体管区设有所述一对存取晶体管和一对驱动晶体管，所述一对驱动晶体管连接到所述存取晶体管和所述负载晶体管，所述第二晶体管区邻近所述第一晶体管区而设置并由此按与所述字线平行的方向延伸；
位线对，所述位线对与所述字线正交地延伸，由包含金属的布线构成，并连接到所述存取晶体管；
电源线，所述电源线与所述字线正交地延伸，由包含所述金属的布线构成，并连接到所述负载晶体管。
2.如权利要求1所述的静态半导体存储器，其特征在于：
所述字线由包含金属的布线构成。
3.如权利要求1所述的静态半导体存储器，其特征在于：
所述静态半导体存储器包括第一和第二存储单元，
所述第一和第二存储单元设置在所述字线方向，使得所述第二晶体管区彼此邻近，
由所述第一和第二存储单元共用的金属接地线在所述字线之上按与所述字线正交的方向延伸，
在所述金属接地线的对侧分别设置所述第一和第二存储单元的金属位线对。
4.如权利要求1所述的静态半导体存储器，其特征在于：
在所述存储单元形成场屏蔽分离区，
连续地形成位于所述一对驱动晶体管间的所述场屏蔽分离区，使其在与所述字线正交的方向横截所述存储单元。
5.如权利要求1所述的静态半导体存储器，其特征在于：
所述存取晶体管中的一个存取晶体管和所述驱动晶体管中的一个驱动晶体管共用第一杂质区，
所述存取晶体管中的另一个存取晶体管和所述驱动晶体管中的另一个驱动晶体管共用第二杂质区，以及
使所述一个存取晶体管和所述一个驱动晶体管间的间隔与所述另一个存取晶体管和所述另一个驱动晶体管间的间隔不同。
6.一种静态半导体存储器，包括：
存储单元；
所述存储单元中的一对存取晶体管；
一对字线，所述一对字线连接到对应的所述存取晶体管的栅电极；
位于所述存储单元中的所述一对字线间的一对负载晶体管，所述负载晶体管具有正交于所述字线而设置的对应的栅电极；
位于所述存储单元中的所述一对字线间的一对驱动晶体管，所述驱动晶体管具有正交于所述负载晶体管的栅电极而设置的对应的栅电极，所述驱动晶体管还公用一个源有效区，并相对所述一对负载晶体管以所述一对字线的延伸方向而设置。
7.如权利要求6所述的静态半导体存储器，其特征在于：
在衬底上介入绝缘膜形成的半导体层上形成所述存储单元，
所述负载晶体管具有一对第一导电型的第一杂质区，
所述驱动晶体管具有一对第二导电型的第二杂质区，
每一个第一杂质区与对应的第二杂质区相接。
8.如权利要求6所述的静态半导体存储器，其特征在于：
所述一对存取晶体管和所述一对驱动晶体管在与所述一对字线的延伸方向正交的方向串联设置。
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