CN1212771A - 用于处理器***的一线通用异步收发信机 - Google Patents

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CN1212771A
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安德斯·库里格
温德尔·L·利特尔
马修·K·艾德姆斯
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Abstract

揭示了一种适应在使用一线通信协议的至少一个一线网络上通信的处理器***。在处理器***起网络主装置作用的本发明实施例中,该***包括主UART,它被特别配置成根据一线协议控制这种网络上的通信。在处理器通过两个一线网络通信的本发明实施例中,处理器***包括起副装置作用的第一UART和起主装置作用的第二UART。

Description

用于处理器***的一线通用异步收发信机 相关申请的相互参照
本申请涉及以下美国专利申请：
  J&G的案卷号       发明名称          发明人
  20661-00465    验证软件用的硬件   Little等人
  20661-00468    可编程自适应定时   Curry等人
所有相关申请随本申请于同一天提交，转让给本发明的受让人，特此按本参照将其全部引入。
以下是共同受让人的申请和专利，它们包括相关的内容，特此按参考资料将其全部引入。
申请号              发明名称                   发明人
08/346,556    电/机入口控制***和方法         Glick等人
08/220,425    电/机入口控制***               Glick等人
08/492,660    具有三种电子禁用模式的电子密钥  Pearson等人
08/331,255    一线总线结构                    Lee等人
08/347,913    将单线上多路复用的信号转换成三线Lee等人
              的***和方法
08/347,912    命令数据协议                    Lee等人
专利号           发明名称                     发明人
5,210,846    单线总线结构                     Lee等人
5,398,326    数据通信方法                     Lee等人
                      发明背景
本发明的技术领域
本发明涉及与微处理器相关的电路。比较具体地说，本申请涉及与微处理器一起工作的通用异步收发信机(UART)。本发明的UART实施例体现了达拉斯(Dallas)半导体有限公司开发的一线总线(one-wire bus)技术和协议。还有，本发明包括与微处理器一起工作的一线UART设计，该设计在诸如加锁机构等入口控制***中使用。可使加锁机构联网。
相关领域的描述
许多基于微处理器的电路必须通过数据总线与其它电子装置通信。在许多情况下，用通用异步收发信机(UART)使微处理器接收和发送与其它装置来往的数据。UART将来自一种类型数据线的并行或串行数据翻译成微处理器可以理解的数据格式。总线和微处理器可以不同的时钟速率或通过不同的协议运行。UART可用单时钟或双时钟进行接收和发送，并且能够用异步或同步模式进行数据接收/发送。
各家公司生产用于并行总线和多线串行总线(例如，RS232和I2C总线)的UART。到目前为止，没有一种UART能够在单线总线上工作。特别是，需要一种能与微处理器和一线总线一起工作的UART。
                       发明内容
本发明是一种处理器***，该***包括适应在一线总线上工作的UART。UART可以是一线总线上的主装置或副装置。如果UART是副装置，它应该包含独一标识符，以便将UART与连接至一线总线的其它装置区别开。
另外，本发明可以包括一块集成电路，该集成电路至少包括微处理器和一个或多个UART，其中至少一个UART是适应在一线或单线数据总线或网络上通信的UART。
                       附图概述
参照形成本说明书一部分的附图，考虑以下描述和权利要求书，将更清楚本发明的其它目的、特征和特点、结构中相关元件的工作方式和功能，以及部件的组合和制造的经济。附图中：
图1是一方框图，示出了一线处理器***的第一实施例；
图2是一时序图，它依照一线通信协议详细画出了各种信息的时段；
图3是一方框图，示出了一线处理器***和第二实施例。
                  较佳实施例的详细描述
本发明的实施例是一种包括“一线”输入/输出(I/O)电路的通用异步收发信机(UART)。一线I/O电路可以取两种形式。UART可以是主一线UART(“主UART”)或副一线UART(“副UART”)。主或副一线UART设计成与微处理器一起工作。因此，微处理器可以通过示例的一线UART沿一线数据总线以双向方式进行通信。微处理器可以与一个或多个单线UART一起工作，其中UART可以是主UART，也可以是副UART。
参见图1，最好将主UART和/或副UART的组合连同微处理器合并成一块集成电路或一个处理器***，但应该理解，同一集成电路中包含不止一个一线主UART，那么每个主UART最好在分立的一线网络上通信。
普通的UART可以在同一时刻发送和接收，所以允许微处理器通过单个UART以同时双向方式进行通信。在本发明的实施例中，一线UART不能同时发送和接收。另外，副UART不起动通信。副UART根据一线网络主电路告诉它要做的事作出反应。另外，副UART最好具有一个在一线总线上使用的独一标识符(ID)。
主UART是控制器，所以它是其一线总线的主机。主UART负责询问与该一线总线相连的副电路。一线总线应该只有一个主机。1995年8月4日的“达拉斯半导体DS87C900锁处理器***”说明书讨论了本发明的许多方面，特此按参考资料引入
参照图1，该图示出了由处理器***100构成的一线***，处理器***100通过线路10与标识符(ID)源200耦连。依照通过线路20与网络主装置300通信的一线通信协议，ID源200是副装置。尽管图1示出一个与线路10相连的ID源，但应该理解，线路10可以与多个ID源200或一线网络***中起副装置作用的其它装置相连。处理器***10与线路20相连。同样，在某些方面与处理器***100相似多个处理器，或者起一线副装置作用的其它装置可以与线路20相连，其中对与线路20相连的每个锁处理器***100或副装置来说，网络主装置300将起主机的作用。
在图1中，ID源200由电子密钥210和密钥检测器220组成。电子密钥210是副装置。另外，电子密钥210包括永久存储着独一ID的ID 230。根据达拉斯半导体有限公司的一线网络协议，每个副装置包括其本身的独一ID，以使一线通信协议容易执行。
示例的处理器***100包括一个通过线路10与ID源200相连的主UART110。主UART 110通过一线网络起动通信并加以控制，在本实施例中，一线网络包括线路10和ID源200。具体地说，主UART 110和ID源200依照一线协议通过线路10通信，从而形成一线网络。该具体的网络包括ID源200、主UART 11和线路10。但如前所述，可以将其它ID源或副装置与线路10相连，形成更大的网络。
处理器***100还包括CPU或微处理器电路400。主UART 110通过总线30与CPU 400电气连接。尽管图1描绘的实施例示出将主UART 110和CPU 400两者集成到一块集成电路(即处理器***100)中，但与主UART 100一样，CPU400可以是独立的集成电路。另外，主UART 100至少可以是CPU 400上的一个端口引脚，其功能在CPU400内获得。但是，在图1的实施例中，所涉及主UART110和CPU 400是在单块硅器件上形成的实际电路。CPU 400与主UART 110通信，从而通过线路10与ID源200来往发送和接收信号。
主UART 110可以通过各种类型的锁存器与CPU 400通信。另外，可以用循环缓存器(未示出)锁存主UART 110和CPU 400之间的数据。
如前所述，并且在本发明的另一个实施例中，可以在CPU 400内实现主UART110的功能，其中CPU 400直接与连接图1之线路10的输出端相连。在一实施例中，CPU 400可以完成将数据发出端口的所有必要的处理。该实施例的优点是需要较少的部件。前一实施例(即，包括构成主UART 110的独立电路的实施例)的优点是起主UART 110作用的独一电路减少了数据管理所需的CPU 400处理时间量，从而可使CPU 400完成其它任务。例如，在CPU 400用软件和标准端口引脚模仿主UART 110的实施例中，CPU 400必须完成通常由UART完成的所有任务，包括为以下用途建立合适的位模式：信号交换，将合适的信号发送适当的持续时间，就网络上的装置作出响应等待一段时间，以及读取响应。
示例的处理器***100还包括副UART 120。副UART 120通过线路20与网络主装置300相连。副UART 120包括用于存储独一ID的ID 130。因此，根据一线协议，网络主装置300使用该独一ID 130，以便通过线路20通信。在有多个处理器100尤其有多个副UART 120与线路20相连的实施例中，网络主装置300根据一线通信协议利用每个副装置的独一ID进行控制和直接通信。
继续参照图1，处理器***100还包括状态寄存器140(1)和状态寄存器140(2)。状态寄存器140(1)和状态寄存器140(2)连接在副UART 120和CPU 400之间。具体地说，状态寄存器140(1)通过线路40与CPU 400相连，并通过线路45与副UART 120相连，而状态寄存器140(2)通过线路50与CPU 400相连，并通过线路55与副UART 120相连。同样，数据寄存器组150(1)和150(2)连接在副UART 120和CPU 400之间。具体地说，数据寄存器组150(1)通过线路60与CPU400相连，并通过线路65与副UART 120相连，而数据寄存器组150(2)通过线路70与CPU 400相连，并通过线路75与副UART 120相连。副UART最好用循环缓存器(未示出)，以通过上述寄存器至少将数据位从副UART 120发送至CPU400。循环缓存器的运行不同于FIFOS。概括地说，示例的处理器***100包括两个UART，即一个主UART 110和一个副UART 120。其中每个一线UART 110和120都与一个独立一线网络相连。
现参照图2，其中画出根据达拉斯半导体一线协议进行四个基本数据传输的时序图。一般地说，网络主装置或主UART具有能够将一线线路拉到高电平的具体特性。当把线路拉到高电平时，主装置等候一段预定的时间，看看副电路是否会把线路拉到低电平。当主电路与副装置按顺序进行通信时，它还使总线定时初始化，以致于主装置和副装置采用相同的定时。具体地说，四个时序图Ⅰ-Ⅳ中的每一个都有时段A，时段A包括一个起始位和两个用于识别目的的位。图2中四个时序图中的每一个都还有时段B，时段B示出了网络主装置(例如，主UART 110)用各个位规定电子密钥210(副装置)是把数据脉冲写入主UART 110中，还是从主装置110中读取数据脉冲。主UART 110通过把时段B内的五个位都设置成逻辑1，命令电子密钥210写入数据脉冲“1”。同样，主UART 110通过把时段B的五个位都设置成逻辑“0”，命令电子密钥210读取数据脉冲。
对于图2的每个时序图Ⅰ-Ⅳ来说，时段C是信号的数据部分。后缘使数据部分的开始。作为举例，在一线协议下，每当正在把逻辑1写入电子密钥210(副装置)，或者期望电子密钥210对主UART 110进行写操作，图1的网络主UART110就会在前缘后将线路10上的电压电平升至逻辑1一段规定时间。在一线协议下，每当主UART 110从电子密钥210中读取，主装置就试图将电压电平升至逻辑1。因此，在本实施例中，电子密钥210写逻辑1的方法是不动作且允许线路10的电压电平升至逻辑1。但是，电子密钥210通过使用集电极开路结构将数据线路10拉到低电平，并防止其升至逻辑1来写逻辑0。主UART 110读取线路10的状态，以便确定电子密钥210是否正在分配的时间内写逻辑1或逻辑0。网络主装置110正在向副装置写逻辑0时，处于该装置不试图将线路10的电压电平升至逻辑1的状态。
为了便于单线通信，需要独特的一线端口结构。再参照图1，一线通信协议要求副装置(在本情况下是电子密钥210)能够将线路10拉到低电平，尽管主UART110试图使线路10的电压电平升高至逻辑1。这样，每当网络上的副装置把数据线拉到低电平，主UART 110就会读取其单线引脚上的电压电平，该电平与主UART 110正努力在其一线引脚上获取的电压电平不同。因此，电子密钥210通过允许主UAR100把线路的电压电平升至逻辑1来写逻辑1。同样，电子密钥210通过以下方式写逻辑0，即将线路10的电压电平降至逻辑0，致使即便主UART110正在写逻辑1它也将读取逻辑0。
作为举例，该协议可以通过在电子密钥210或任何副装置内使用集电极开路结构来完成，因为这种结构几乎不需要电力来“写”逻辑“0”的数据脉冲。另外，由于写逻辑1时电子密钥210部分不动作，即允许主UART 110将线路10的电压电平升至逻辑1，所以写逻辑1对副装置部分不要求任何电力。
如上所述，主UART 110、副UART 120以及处理器***100特别适合根据达拉斯半导体有限公司的一线协议处理信息。尽管一线协议是在其它相关的申请中定义的，但这里仍在本申请中对其进行描述，以便有助于定义主UART 110、副UART 120、电子密钥210和网络主装置300的一些特征。
数据传输在某一时刻产生一种逻辑状态，其中每种逻辑状态的传输需要交换信号。另外，副装置永远不会自己起动通信。根据一线协议，副UART 120只能在网络主装置300起动时发送和接收数据。
副UART 120不能起动通信并不意味着副UART不能决定它要找什么样的数据传送给网络主装置300。具体地说，实施例包括用于存储要发送给网络主装置300的数据的数据寄存器150(1)和用于表示微处理器400想发送数据的状态寄存器140(1)。当依照图2的时段B，网络主装置300发出读命令时，副UART向主装置表示将有数据发送，然后通过单线协议经单线总线20发送数据。相反，状态寄存器140(2)表示微处理器400将接收来自网络主装置300的数据，而数据寄存器150(2)用于将数据从副UART 120传送至微处理器400。
另外，作为一线协议的一部分，网络主装置300对其网络上各种***的类似于寄存器140(1)和140(2)的状态寄存器作周期性的询问，以便确定哪个副UART120有数据要传输给网络主装置300以及要传输的数据量。之后，网络主装置300利用上文联系图2讨论的协议开始数据传输，以从数据寄存器组150(1)或150(2)中获得数据。
现参照图3，该图示出了本发明的另一个实施例，其中处理器***1000与硬件验证电路500相连，只要存储在ID源200之副ID存储器230中的独一副ID有效，硬件验证电路就起动锁电动机600。硬件验证电路500通过线路80接收来自CPU 400的信号，该信号至少反映了ID源200通过线路10发送的ID部分，还从CPU 400接收存储在处理器***1000的存储器410内的等效ID部分，等效ID部分是通过线路85接收的。因此，硬件验证电路500将通过线路80接收到的ID部分与通过线路85接收到的所存储的ID部分进行比较，并且仅当所存储的ID部分与接收到的ID部分之间出现匹配时，才在线路90上设置起动信号，以起动锁电动机600。
应该理解，可以在使用一线通信协议有益处的各种应用中使用处理器***1000。这类***包括那些必须使接至处理器的数据线和电源线保持最少的***，即一条单线加一接地线的***。希望使用一线数据总线和微处理器控制的应用包括飞机上的应用、出入口方面的应用、温度计、机器人上的应用、重量或尺寸必须保持最小的应用、安全锁、保安***、识别***、入口控制***、子***控制、货币兑换、或验证***。
图3的处理器***1000还包括用于控制主UART 110时序的定时控制器115。依照本发明的一个方面，定时控制器115通过确定网络上副装置(即ID源200)作出响应所需的最长时间，提高网络上的数据传输效率，以便主UART 110等待时间短于预定的时间，其中所述预定时间是选择用来开动任何相关副装置的足够长的时间。因此，定时控制器115力图省去不必要的等待，从而提高网络通信的总体效率。
任何起网络主装置作用的装置都可以包括定时控制器115。因此，与处理器***1000相连的网络主装置300也可以包括用于控制网络通信定时的定时控制器315，其中网络由副装置800和900、处理器***1000以及网络主装置300组成。
副装置800和900还可以是类似于处理器***1000的处理器***。每个副电路应该具有其本身独一的ID(例如该ID存储在ID存储器830和930内)，当主电路(UART或其它装置)在一线总线上通信时，ID被用于寻址和识别。
根据以上所述，本领域的技术人员将理解，本发明提供了一种具有一线协议性能的主UART或副UART。本发明的一线UART可使微处理器通过一线总线与其它电路通信。还应理解，本发明不局限于通过一线协议通信，而是可以包含在单线通信总线上使用的任何数字数据协议。描绘和讲述了一些较佳实施例。本领域的技术人员可以不脱离本发明的原理和精神作修改。本发明范围由所附的权利要求书限定。

Claims (20)

1．一种能在一线网络上通信的处理器***，其特征在于，包括：
微处理器，
第一通用异步收发信机(UART)，它与所述微处理器相连，所述第一UART适应第一单线总线上的通信。
2．如权利要求1所述的处理器***，其特征在于，所述第一UART是所述第一单线总线上的副装置。
3．如权利要求2所述的处理器***，其特征在于，所述副装置包括可以在所述第一单线总线上通信的标识符。
4．如权利要求1所述的处理器***，其特征在于，所述第一UART是所述第一单线总线上的主装置。
5．如权利要求1所述的处理器***，其特征在于，所述第一单线总线是一线总线，所述一线总线适应使用一线协议。
6．如权利要求1所述的处理器***，其特征在于，还包括第二UART，所述第二UART与所述微处理器相连，适应第二单线总线上的通信。
7．如权利要求6所述的处理器***，其特征在于，所述第二UART是所述第二单线总线上的副装置。
8．如权利要求7所述的处理器***，其特征在于，所述第二UART包括可以在所述单线总线上通信的标识符。
9．如权利要求6所述的处理器***，其特征在于，所述第二UART是所述第二单线总线上的主装置。
10．如权利要求6所述的处理器***，其特征在于，所述第二单线总线是适应使用一线协议的一线总线。
11．如权利要求1所述的处理器***，其特征在于，所述第一UART通过循环缓存器与所述微处理器通信。
12．一种集成电路，其特征在于，包括：
微处理器，
适应在一线数据网络上通信的第一UART。
13．如权利要求12所述的集成电路，其特征在于，还包括第二UART。
14．如权利要求13所述的集成电路，其特征在于，所述第二UART适应单线数据网络上的通信。
15．如权利要求12所述的集成电路，其特征在于，所述第一UART是所述一线网络上的副装置。
16．如权利要求15所述的集成电路，其特征在于，所述第一UART包括识别装置。
17．如权利要求12所述的集成电路，其特征在于，所述第一UART是所述一线网络上的主装置。
18．如权利要求12所述的集成电路，其特征在于，所述微处理器用于至少控制一个其它的装置。
19．如权利要求18所述的集成电路，其特征在于，至少一个所述其它的装置是锁。
20．如权利要求12所述的集成电路，其特征在于，所述微处理器至少用于进行以下的一项操作：控制入口、验证标识符、控制操作，和计值单位兑换。
CN97192793A 1996-03-05 1997-03-05 用于处理器***的一线通用异步收发信机 Pending CN1212771A (zh)

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