JP5279170B2 - マスタ通信回路、スレーブ通信回路、及びデータ通信方法 - Google Patents

Description

本発明は、マスタ通信回路、スレーブ通信回路、及びデータ通信方法に関する。

マイクロコンピュータが搭載された集積回路のデバッグを行う際には、デバッグ対象の集積回路に対してデバッグ用のデータを書き込んだり、マイクロコンピュータで出力されたデータを読み出したりすることが必要となる。そのため、集積回路には、このようにデータの入出力を行うためのインタフェースが必要となる。

ところで、集積回路においては、コスト削減等のために、そのチップサイズをできる限り小さくすることが重要である。そのため、特にデバッグ用のデータの入出力に用いられる端子は、できる限り少なくすることが望まれる。そこで、データ入出力用の入出力端子を１つとし、この入出力端子に接続される１本の通信線を介してデータを送受信する１線式の通信方式が提案されている。このような１線式の通信方式としては、例えば特許文献１等に開示されているＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）が知られている。

ＵＡＲＴにおけるデータの送受信は、１本の通信線を介して接続されるマスタ通信回路及びスレーブ通信回路の間で行われる。ＵＡＲＴでは、通信線の信号レベルをマスタ通信回路又はスレーブ通信回路が変更することにより、マスタ通信回路とスレーブ通信回路との間で１ビットのデータ（"１"又は"０"）の送受信が行われる。

例えば、マスタ通信回路がスレーブ通信回路に対してデータを送信する場合、マスタ通信回路は、通信線の信号レベルを"０"に駆動する。そして、マスタ通信回路は、送信するデータが"１"の場合、その後、通信線の信号レベルを"１"に駆動し、送信するデータが"０"の場合、通信線の信号レベルを"０"のまま維持する。そして、スレーブ通信回路は、データ送受信開始から所定の時間経過後の通信線の信号レベルを取得することにより、"１"又は"０"を受信する。

また、例えば、マスタ通信回路がスレーブ通信回路からデータを受信する場合、マスタ通信回路は、通信線の信号レベルを"０"に駆動する。その後、マスタ通信回路は、通信線の信号レベルを"１"に駆動する。そして、スレーブ通信回路は、マスタ通信回路に送信するデータが"１"の場合、通信線の信号レベルを変化させずに"１"のままとし、マスタ通信回路に送信するデータが"０"の場合、通信線の信号レベルを"０"に駆動する。そして、マスタ通信回路は、データ送受信開始から所定の時間経過後の通信線の信号レベルを取得することにより、"１"又は"０"を受信する。
特表２００１−５０８５６２号公報

前述したように、ＵＲＡＴ等の１線式の通信方式では、通信線の信号レベルを取り込むタイミング等の時間を、マスタ通信回路とスレーブ通信回路とで共有している必要がある。したがって、マスタ通信回路とスレーブ通信回路との間のデータ送受信を確実に行うためには、マスタ通信回路で時間をカウントするために用いられるクロックと、スレーブ通信回路で時間をカウントするために用いられるクロックのずれを小さくする必要がある。

例えば、ＵＡＲＴの場合、マスタ通信回路とスレーブ通信回路との間で送受信されるデータは夫々１ビットのスタートビット及びストップビットと、８ビットのデータビットとで合計１０ビットある。ここで、例えば、マスタ通信回路及びスレーブ通信回路における１ビットに対するクロックのずれが５％あるとすると、１０ビットでは５０％のずれが生じうることとなり、意図しないタイミングで通信線の信号レベルが取得されてしまうこととなる。そのため、ＵＡＲＴを用いる場合、一般的にはマスタ通信回路及びスレーブ通信回路のクロックのずれは２〜３％程度に抑えることが要求されている。

このような１線式の通信方式を用いてマイクロコンピュータが搭載された集積回路のデバッグを行う場合、デバッグされる側、つまりスレーブ通信回路側では、マイクロコンピュータのメインクロックから１線式の通信用のクロックを生成することが一般的である。そして、メインクロックの周波数は回路によって様々であるため、あらゆる周波数のメインクロックに対して精度の良いクロックを生成することは困難である。そのため、スレーブ通信回路側のクロックの精度を高めるためには、マイクロコンピュータのメインクロックとは別に、通信用のクロックを生成するための発振子が必要となるが、デバッグ用に発振子を設けることは現実的ではない。

本発明は上記課題を鑑みてなされたものであり、通信に必要な端子数が少なく、クロックの精度が低い場合であってもデータを送受信することが可能なマスタ通信回路、スレーブ通信回路、及びデータ通信方法を提供することを目的とする。

上記目的を達成するため、本発明のマスタ通信回路は、一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ２）の検出動作を開始し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力される場合に一方の論理値を受信し、前記第１時間を検出する場合に他方の論理値を受信するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、所定の第２時間（時間Ｔ１）を検出可能であり、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値を送信する場合に前記第２時間の検出動作を開始するタイマ回路と、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値又は前記他方の論理値を送信する場合に、前記第１出力信号を出力する第１出力回路と、前記タイマ回路が前記第２時間を検出すると前記第２出力信号を出力する第２出力回路と、を備え、前記第１時間及び前記第２時間の時間差は、前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第２時間より長くなるように予め設定されていることとする。

また、本発明のマスタ通信回路は、一方の論理値を送信する場合に、一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ４）の検出動作を開始し、前記第２時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、所定の第２時間（時間Ｔ３）を検出可能なタイマ回路と、前記タイマ回路の検出動作を開始させるとともに、前記第１出力信号を出力する第１出力回路と、前記スレーブ通信回路から送信される値を受信する受信回路と、を備え、前記受信回路は、前記タイマ回路が前記第２時間を検出せずに前記第２出力信号が入力された場合には、前記一方の論理値を出力し、前記タイマ回路が前記第２時間を検出した場合には、他方の論理値を出力し、前記第１時間及び前記第２時間の時間差は、前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第２時間より短くなるように予め設定されていることとしてもよい。

また、本発明のマスタ通信回路は、入力される送受信モード信号がマスタ通信回路からスレーブ通信回路に値を送信する第１モードを示す信号である場合、一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ２）の検出動作を開始し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力されるときに一方の論理値を受信し、前記第１時間を検出するときに他方の論理値を受信し、前記送受信モード信号が前記スレーブ通信回路から前記マスタ通信回路に値を送信する第２モードを示す信号である場合、前記一方の論理値を送信するときに、前記第１出力信号に応じて所定の第２時間（時間Ｔ４）の検出動作を開始し、前記第２時間を検出すると前記第２出力信号を出力するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、所定の第３時間（時間Ｔ１）又は所定の第４時間（時間Ｔ３）を検出可能なタイマ回路と、前記第１出力信号を出力する第１出力回路と、前記タイマ回路が前記第３時間又は第４時間を検出すると前記第２出力信号を出力する第２出力回路と、前記スレーブ通信回路から送信される値を受信する受信回路と、を備え、前記送受信モード信号が前記第１モードを示す信号である場合、前記タイマ回路は、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値を送信するときに前記第３時間の検出動作を開始し、前記第１出力回路は、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値又は前記他方の論理値を送信するときに、前記第１出力信号を出力し、前記送受信モード信号が前記第２モードを示す信号である場合、前記第１出力回路は、前記タイマ回路に前記第４時間の検出動作を開始させるとともに、前記第１出力信号を出力し、前記受信回路は、前記タイマ回路が前記第４時間を検出せずに、前記スレーブ通信回路から前記第２出力信号が入力されたときには、前記一方の論理値を出力し、前記タイマ回路が前記第４時間を検出したときには、前記他方の論理値を出力し、前記第１時間及び前記第３時間の時間差は、前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第３時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第３時間より長くなるように予め設定され、前記第２時間及び前記第４時間の時間差は、前記スレーブ通信回路で前記第２時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第４時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第４時間より短くなるように予め設定されていることとしてもよい。

また、本発明のスレーブ通信回路は、所定の第１時間（時間Ｔ１）を検出可能であり、一方の論理レベルを有する信号である第１出力信号を出力し、一方の論理値を送信する場合に前記第１時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、前記第１出力信号に応じて所定の第２時間（時間Ｔ２）の検出動作を開始するタイマ回路と、前記マスタ通信回路から送信される値を受信する受信回路と、を備え、前記受信回路は、前記タイマ回路が前記第２時間を検出せずに前記第２出力信号が入力された場合には、前記一方の論理値を出力し、前記タイマ回路が前記第２時間を検出した場合には、他方の論理値を出力し、前記第１時間及び前記第２時間の時間差は、前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第１時間より長くなるように予め設定されていることとする。

また、本発明のスレーブ通信回路は、所定の第１時間（時間Ｔ３）を検出可能であり、一方の論理レベルを有する信号である第１出力信号を出力し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力される場合に一方の論理値を受信し、前記第１時間を検出する場合に他方の論理値を受信するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、前記スレーブ通信回路から前記マスタ通信回路に前記一方の論理値を送信する場合に、前記第１出力信号に応じて所定の第２時間（時間Ｔ４）の検出動作を開始するタイマ回路と、前記タイマ回路が前記第２時間を検出すると前記第２出力信号を出力する出力回路と、を備え、前記第１時間及び前記第２時間の時間差は、前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第１時間より短くなるように予め設定されていることとしてもよい。

また、本発明のスレーブ通信回路は、所定の第１時間（時間Ｔ１）又は所定の第２時間（時間Ｔ３）を検出可能であり、入力される送受信モード信号がマスタ通信回路からスレーブ通信回路に値を送信する第１モードを示す信号である場合、一方の論理レベルを有する信号である第１出力信号を出力し、一方の論理値を送信する場合に前記第１時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力し、前記送受信モード信号が前記スレーブ通信回路から前記マスタ通信回路に値を送信する第２モードを示す信号である場合、前記第１出力信号を出力し、前記第２時間を検出せずに前記第２出力信号が入力されるときに前記一方の論理値を受信し、前記第１時間を検出するときに他方の論理値を受信するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、前記第１出力信号に応じて、所定の第３時間（時間Ｔ２）又は所定の第４時間（時間Ｔ４）を検出可能なタイマ回路と、前記タイマ回路が前記第４時間を検出すると前記第２出力信号を出力する出力回路と、前記マスタ通信回路から送信される値を受信する受信回路と、を備え、前記送受信モード信号が前記第１モードを示す信号である場合、前記タイマ回路は、前記第１出力信号に応じて前記第３時間の検出動作を開始し、前記受信回路は、前記タイマ回路が前記第３時間を検出せずに前記第２出力信号が入力されたときには、前記一方の論理値を出力し、前記タイマ回路が前記第３時間を検出したときには、前記他方の論理値を出力し、前記送受信モード信号が前記第２モードを示す信号である場合、前記タイマ回路は、前記スレーブ通信回路から前記マスタ通信回路に前記一方の論理値を送信するときに、前記第１出力信号に応じて前記第４時間の検出動作を開始し、前記第１時間及び前記第３時間の時間差は、前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第３時間のカウントに用いるためのクロック信号の精度に応じて、前記第３時間が前記第１時間より長くなるように予め設定され、前記第２時間及び前記第４時間の時間差は、前記マスタ通信回路で前記第２時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第４時間のカウントに用いるためのクロック信号の精度に応じて、前記第４時間が前記第２時間より短くなるように予め設定されていることとしてもよい。

通信に必要な端子数が少なく、クロックの精度が低い場合であってもデータを送受信することが可能なマスタ通信回路、スレーブ通信回路、及びデータ通信方法を提供することができる。

＝＝回路構成＝＝
図１は、本発明のマスタ通信回路及びスレーブ通信回路の一実施形態を含むデータ通信システムの構成図である。データ通信システムは、マスタ通信回路１、スレーブ通信回路２、制御回路１１，１２、及び保持回路１３を含んで構成されている。マスタ通信回路１及びスレーブ通信回路２は、１本の通信線１０により接続されている。そして、マスタ通信回路１は、この通信線１０を介して、スレーブ通信回路２にデータを送信するか、スレーブ通信回路２からデータを受信することができる。例えば、スレーブ通信回路２をマイクロコンピュータが搭載された集積回路に内蔵させておき、外部に設けられたマスタ通信回路１からスレーブ通信回路２経由で集積回路にデータを書き込んだり、マイクロコンピュータが出力したデータをスレーブ通信回路２経由で読み出したりすることにより、マイクロコンピュータのデバッグを行うことができる。

制御回路１１は、マスタ通信回路１の動作を制御するための回路である。また、制御回路１２は、スレーブ通信回路２の動作を制御するための回路である。

保持回路１３は、インバータ４０，４１及び抵抗４２により構成されており、マスタ通信回路１又はスレーブ通信回路２から通信線１０に信号が出力されると、通信線１０の信号レベルを当該信号のレベルに保持することができる。なお、本実施形態では保持回路１３を通信線１０上に設けることとしたが、マスタ通信回路１又はスレーブ通信回路２に保持回路１３を設けることとしてもよい。マスタ通信回路１又はスレーブ通信回路２に保持回路１３を設ける場合、通信線１０上に保持回路１０を設ける必要はない。

マスタ通信回路１は、インバータ２０、Ｐ型ＭＯＳＦＥＴ２１（第１出力回路）、ＯＲ回路２２、Ｎ型ＭＯＳＦＥＴ２３（第２出力回路）、入出力端子２４、タイマ回路２５、ＮＯＲ回路２６、ＡＮＤ回路２７、ＯＲ回路２８、及びＤ型フリップフロップ（以後「Ｄ−ＦＦ」と表す）２９を含んで構成されている。なお、タイマ回路２５、ＮＯＲ回路２６、ＡＮＤ回路２７、及びＯＲ回路２８により構成される回路が、本発明のタイマ回路（第１タイマ回路）に相当する。また、Ｄ−ＦＦ２９が本発明の受信回路に相当する。

Ｐ型ＭＯＳＦＥＴ２１は、ソースに電圧Ｖｄｄが印加され、ドレインがＮ型ＭＯＳＦＥＴ２３のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ２３のソースは接地されている。そして、Ｐ型ＭＯＳＦＥＴ２１のゲートには、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がインバータ２０により反転されて入力されている。また、Ｎ型ＭＯＳＦＥＴ２３のゲートには、制御回路１１から出力される初期化信号（Initialize）と、タイマ回路２５のオーバフロー検出を示すオーバフロー信号（Tm1Ovf）との論理和がＯＲ回路２２を介して入力されている。そして、Ｐ型ＭＯＳＦＥＴ２１及びＮ型ＭＯＳＦＥＴ２３の接続点の電圧が、入出力端子２４を介して通信線１０に出力される構成となっている。

例えば、データ出力要求信号（DataOutRq）がＨレベルになると、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、通信線１０の信号レベルがＨレベル（一方の論理レベル：第１出力信号）となる。その後、データ出力要求信号（DataOutRq）がＬレベルに変化してＰ型ＭＯＳＦＥＴ２１がオフとなっても、通信線１０の信号レベルは、保持回路１３によりＨレベルに維持される。また、例えば、初期化信号（Initialize）がＨレベルになると、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルがＬレベルとなる。その後、初期化信号（Initialize）がＬレベルに変化してＮ型ＭＯＳＦＥＴ２３がオフとなっても、通信線信号レベル１０の信号レベルは、保持回路１３によりＬレベルに維持される。また、同様に、オーバフロー検出信号（Tm1Ovf）がＨレベルになると、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルはＬレベル（他方の論理レベル：第２出力信号）となる。また、通信線１０の信号レベルは、マスタ通信回路１及びスレーブ通信回路２間のデータ転送の終了を判定するための転送終了信号（TransEndM）として、制御回路１１に出力される。

タイマ回路２５は、所定の時間の経過を検出する回路である。タイマ回路２５のクロック入力端子Ｃには、時間のカウントに用いるためのクロック信号（Tm1Clock）が入力されている。そして、タイマ回路２５のリセット入力端子Ｒの信号レベルが例えばＨレベルからＬレベルに変化すると、タイマ回路２５はカウント動作を開始し、所定の時間が経過するとオーバフロー信号（Tm1Ovf）を例えばＬレベルからＨレベルに変化させる。なお、タイマ回路２５における検出時間は、例えば制御回路１１の制御により変更することができる。検出時間の変更は、例えば、タイマ回路２５が複数のＤ−ＦＦにより構成されるカウンタである場合は、何れのＤ−ＦＦの出力をオーバフロー信号（Tm1Ovf）とするかにより、検出時間を変更することができる。また、例えば、検出時間の異なるタイマ回路を複数設けておき、制御回路１１等からの制御によって用いるタイマ回路を切り替えることとしてもよい。また、例えば、レジスタ等に検出時間を記憶しておくこととし、レジスタ等に記憶された値を変更することにより、検出時間を変更することとしてもよい。

ＮＯＲ回路２６には、通信線１０の信号及びクロック信号（Tm1Clock）が入力されている。したがって、ＮＯＲ回路２６の出力は、通信線１０の信号レベルがＬレベルの場合は、クロック信号（Tm1Clock）に応じて変化し、通信線１０の信号レベルがＨレベルの場合はＬレベルとなる。

ＡＮＤ回路２７には、スレーブ通信回路２に送信するデータを示す送信データ信号（DataOutM）と、スレーブ通信回路２にデータを送信するかスレーブ通信回路２からデータを受信するかを示す送受信モード信号（SendRecM）とが入力されている。本実施形態では、例えば、スレーブ通信回路２にデータを送信する場合、つまり送信モードの場合は送受信モード信号（SendRecM）が"１"、スレーブ通信回路２からデータを受信する場合、つまり受信モードの場合は送受信モード信号（SendRecM）が"０"であることとする。そのため、ＡＮＤ回路２７の出力は、送信モードの場合は送信データ信号（DataOutM）となり、受信モードの場合はＬレベルとなる。

ＯＲ回路２８には、ＮＯＲ回路２６から出力される信号と、ＡＮＤ回路２７から出力される信号とが入力されている。そして、ＯＲ回路２８から出力される信号がタイマ回路２５のリセット入力端子Ｒに入力されている。したがって、ＮＯＲ回路２６及びＡＮＤ回路２７の少なくとも何れか一方の出力がＨレベルの場合、ＯＲ回路２８の出力がＨレベルとなり、タイマ回路２５のリセット入力端子ＲがＨレベルとなるため、タイマ回路２５はカウントを行わないこととなる。そして、ＮＯＲ回路２６及びＡＮＤ回路２７の両方の出力がＬレベルになると、タイマ回路２５のリセット入力端子ＲがＬレベルとなり、タイマ回路２５がカウントを開始することとなる。

Ｄ−ＦＦ２９のデータ入力端子Ｄには、タイマ回路２５のオーバフロー信号（Tm1Ovf）が入力されている。そして、Ｄ−ＦＦ２９のクロック入力端子Ｃには、通信線１０の信号を反転した信号が入力されている。そして、Ｄ−ＦＦ２９のデータ出力端子Ｑから出力される信号がスレーブ通信回路２から受信したデータを示す受信データ信号（RecDataM）となっている。したがって、例えば通信線１０の信号レベルがＨレベルからＬレベルに変化した際に、タイマ回路２５のオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれ、受信データ信号（RecDataM）として出力されることとなる。

スレーブ通信回路２は、Ｎ型ＭＯＳＦＥＴ３０（出力回路）、入出力端子３１、タイマ回路３２、ＮＯＲ回路３３、ＡＮＤ回路３４、ＯＲ回路３５、及びＤ−ＦＦ３６（受信回路）を含んで構成されている。なお、タイマ回路３２、ＮＯＲ回路３３、ＡＮＤ回路３４、及びＯＲ回路３５により構成される回路が、本発明のタイマ回路（第２タイマ回路）に相当する。

Ｎ型ＭＯＳＦＥＴ３０は、ドレインが入出力端子３１を介して通信線１０と接続され、ソースが接地されている。そして、Ｎ型ＭＯＳＦＥＴ３０のゲートには、タイマ回路３２のオーバフロー検出を示すオーバフロー信号（Tm2Ovf）が入力されている。そのため、オーバフロー検出信号（Tm2Ovf）がＨレベルになると、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、通信線１０の信号レベルはＬレベル（他方の論理レベル：第２出力信号）となる。また、通信線１０の信号レベルは、マスタ通信回路１及びスレーブ通信回路２間のデータ転送の終了を判定するための転送終了信号（TransEndS）として、制御回路１２に出力される。

タイマ回路３２は、所定の時間の経過を検出する回路である。タイマ回路３２のクロック入力端子Ｃには、時間のカウントに用いるためのクロック信号（Tm2Clock）が入力されている。そして、タイマ回路３２のリセット入力端子Ｒの信号レベルが例えばＨレベルからＬレベルに変化すると、タイマ回路３２はカウント動作を開始し、所定の時間が経過するとオーバフロー信号（Tm2Ovf）を例えばＬレベルからＨレベルに変化させる。なお、タイマ回路３２における検出時間は、タイマ回路２５と同様に変更することができる。

ＮＯＲ回路３３には、通信線１０の信号及びクロック信号（Tm2Clock）が入力されている。したがって、ＮＯＲ回路３３の出力は、通信線１０の信号レベルがＬレベルの場合は、クロック信号（Tm2Clock）に応じて変化し、通信線１０の信号レベルがＨレベルの場合はＬレベルとなる。

ＡＮＤ回路３４には、マスタ通信回路１に送信するデータを示す送信データ信号（DataOutS）と、マスタ通信回路１にデータを送信するかマスタ通信回路１からデータを受信するかを示す送受信モード信号（SendRecS）とが入力されている。本実施形態では、例えば、マスタ通信回路１にデータを送信する場合、つまり送信モードの場合は送受信モード信号（SendRecS）が"１"、マスタ通信回路１からデータを受信する場合、つまり受信モードの場合は送受信モード信号（SendRecS）が"０"であることとする。そのため、ＡＮＤ回路３４の出力は、送信モードの場合は送信データ信号（DataOutS）となり、受信モードの場合はＬレベルとなる。

ＯＲ回路３５には、ＮＯＲ回路３３から出力される信号と、ＡＮＤ回路３４から出力される信号とが入力されている。そして、ＯＲ回路３５から出力される信号がタイマ回路３２のリセット入力端子Ｒに入力されている。したがって、ＮＯＲ回路３３及びＡＮＤ回路３４の少なくとも何れか一方の出力がＨレベルの場合、ＯＲ回路３５の出力がＨレベルとなり、タイマ回路３２のリセット入力端子ＲがＨレベルとなるため、タイマ回路３２はカウントを行わないこととなる。そして、ＮＯＲ回路３３及びＡＮＤ回路３４の両方の出力がＬレベルになると、タイマ回路３２のリセット入力端子ＲがＬレベルとなり、タイマ回路３２がカウントを開始することとなる。

Ｄ−ＦＦ３６のデータ入力端子Ｄには、タイマ回路３２のオーバフロー信号（Tm2Ovf）が入力されている。そして、Ｄ−ＦＦ３６のクロック入力端子Ｃには、通信線１０の信号を反転した信号が入力されている。そして、Ｄ−ＦＦ３６のデータ出力端子Ｑから出力される信号がマスタ通信回路１から受信したデータを示す受信データ信号（RecDataS）となっている。したがって、例えば通信線１０の信号レベルがＨレベルからＬレベルに変化した際に、タイマ回路３２のオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれ、受信データ信号（RecDataS）として出力されることとなる。

＝＝動作説明＝＝
次に、マスタ通信回路１及びスレーブ通信回路２の間におけるデータ送受信の動作について説明する。

（１）データ送信
まず、マスタ通信回路１からスレーブ通信回路２にデータを送信する場合の動作について説明する。図２は、マスタ通信回路１からスレーブ通信回路２にデータを送信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１からスレーブ通信回路２にデータを送信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ１と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ２とは、Ｔ１＜Ｔ２の関係にあることとする。なお、時間Ｔ１が、本発明の請求項６及び請求項１０における第１時間に相当し、請求項１における第２時間に相当し、請求項５における第３時間に相当する。また、時間Ｔ２が、本発明の請求項１及び請求項５における第１時間に相当し、請求項６における第２時間に相当し、請求項１０における第３時間に相当する。

まず、時刻ｔ１に、制御回路１１から出力される初期化信号（Initialize）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルがＬレベルとなる。なお、時刻ｔ２に、初期化信号（Initialize）がＬレベルとなっても、通信線１０の信号レベルは保持回路１３によりＬレベルに維持される。そして、制御回路１１から、送信データ信号（DataOutM）"１"（他方の論理値）が入力される。

その後、時刻ｔ３に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、通信線１０の信号レベルがＨレベルとなる。なお、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ１より短いこととする。このとき、マスタ通信回路１では、送信データ信号（DataOutM）が"１"、送受信モード信号（SendRecM）が"１"であるためＡＮＤ回路２７の出力はＨレベルであり、タイマ回路２５のリセット入力端子ＲはＨレベルとなったままである。したがって、マスタ通信回路１のタイマ回路２５はカウント動作を開始しない。一方、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。

そして、時刻ｔ３から時間Ｔ２が経過して時刻ｔ４になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、通信線１０の信号レベルがＬレベルとなる。そして、通信線１０の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＨレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＨレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"１"が送信されたこととなる。

また、通信線１０の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ５に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

そして、制御回路１１は、通信線１０の信号レベルの変化に伴って転送終了信号（TransEndM）がＬレベルに変化すると、スレーブ通信回路２へのデータ送信が完了したことを検知し、時刻ｔ６に、次の送信データ信号（DataOutM）"０"（一方の論理値）の出力を開始する。

その後、時刻ｔ７に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、通信線１０の信号レベルがＨレベルとなる。このとき、マスタ通信回路１では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ１の検出動作を開始する。また、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。

そして、時刻ｔ７から時間Ｔ１が経過して時刻ｔ８になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。なお、Ｔ１＜Ｔ２であるため、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルがＬレベルとなる。そして、通信線１０の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＬレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＬレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"０"が送信されたこととなる。

また、通信線１０の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ９に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。また、通信線１０の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされる。

このように、マスタ通信回路１のタイマ回路２５で検出する時間Ｔ１と、スレーブ通信回路２のタイマ回路３２で検出する時間Ｔ２との関係をＴ１＜Ｔ２とし、マスタ通信回路１のタイマ回路２５の検出動作を開始させるかどうかによって、"１"又は"０"のデータを送信することができる。そして、クロック信号（Tm1Clock）及びクロック信号（Tm2Clock）の精度に応じてＴ１及びＴ２の時間差を設けておくことにより、時間Ｔ１及び時間Ｔ２がずれたとしても、マスタ通信回路１からスレーブ通信回路２に正常にデータを送信することができる。例えば、クロック信号（Tm1Clock）及びクロック信号（Tm2Clock）が共に５０％ずれる可能性がある場合、時間Ｔ１を１０ｎｓ、時間Ｔ２を４０ｎｓと設定しておけば、時間Ｔ１が５０％長くなって１５ｎｓとなり、時間Ｔ２が５０％短くなって２０ｎｓとなったとしても、Ｔ１＜Ｔ２であるため正常にデータを送信することができる。

なお、図２に例示した処理を繰り返し行うことにより、複数ビットのデータをマスタ通信回路１からスレーブ通信回路２に送信することが可能となる。この場合、制御回路１１は、転送終了信号（TransEndM）がＨレベルからＬレベルに変化することにより、１ビットのデータ送信が終了したことを検出し、次の送信データ（DataOutM）を出力した後に、データ出力要求信号（DataOutRq）をＨレベルに変化させればよい。また、複数ビットのデータをマスタ通信回路１からスレーブ通信回路２に送信する場合、スレーブ通信回路２のＤ−ＦＦ３６をシフトレジスタとすることも可能である。この場合、通信線１０がＨレベルからＬレベルに変化するタイミングで、タイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がシフトレジスタにシフト入力されるようにすればよい。

（２）データ受信
次に、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合の動作について説明する。図３は、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ３と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ４とは、Ｔ３＞Ｔ４の関係にあることとする。なお、時間Ｔ３が、本発明の請求項９における第１時間に相当し、請求項４及び請求項１０における第２時間に相当し、請求項５における第４時間に相当する。また、時間Ｔ４が、本発明の請求項４における第１時間に相当し、請求項５及び請求項９における第２時間に相当し、請求項１０における第４時間に相当する。

また、タイマ回路２５の検出時間のＴ１からＴ３への変更、および、タイマ回路３２の検出時間のＴ２からＴ４への変更は、前述したように、制御回路１１，１２等からの制御によって行うことができる。例えば、制御回路１１から出力される送受信モード信号（SendRecM）に応じてタイマ回路２５の検出時間が切り替えられ、制御回路１２から出力される送受信モード信号（SendRecS）に応じてタイマ回路３２の検出時間が切り替えられることとしてもよい。

まず、時刻ｔ１１に、制御回路１１から出力される初期化信号（Initialize）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルがＬレベルとなる。なお、時刻ｔ１２に、初期化信号（Initialize）がＬレベルとなっても、通信線１０の信号レベルは保持回路１３によりＬレベルに維持される。また、制御回路１２から、送信データ信号（DataOutS）"１"が入力される。

その後、時刻ｔ１３に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、通信線１０の信号レベルがＨレベルとなる。なお、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ４より短いこととする。このとき、マスタ通信回路１では、送受信モード信号（SendRecM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。一方、スレーブ通信回路２では、送信データ信号（DataOutS）が"１"、送受信モード信号（SendRecS）が"１"であるためＡＮＤ回路３４の出力はＨレベルであり、タイマ回路３２のリセット入力端子ＲはＨレベルとなったままである。したがって、スレーブ通信回路２のタイマ回路３２はカウント動作を開始しない。

そして、時刻ｔ１３から時間Ｔ３が経過して時刻ｔ１４になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、通信線１０の信号レベルがＬレベルとなる。そして、通信線１０の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＨレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＨレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"１"を受信したこととなる。

また、通信線１０の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ１５に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。

そして、制御回路１２は、通信線１０の信号レベルの変化に伴って転送終了信号（TransEndS）がＬレベルに変化すると、マスタ通信回路１へのデータ送信が完了したことを検知し、時刻ｔ１６に、次の送信データ信号（DataOutS）"０"の出力を開始する。

その後、時刻ｔ１７に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、通信線１０の信号レベルがＨレベルとなる。このとき、マスタ通信回路１では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。また、スレーブ通信回路２では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、通信線１０の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ４の検出動作を開始する。

そして、時刻ｔ１７から時間Ｔ４が経過して時刻ｔ１８になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。なお、Ｔ３＞Ｔ４であるため、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、通信線１０の信号レベルがＬレベルとなる。そして、通信線１０の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＬレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＬレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"０"を受信したこととなる。

また、通信線１０の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされる。また、通信線１０の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ１９に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

このように、マスタ通信回路１のタイマ回路２５で検出する時間Ｔ３と、スレーブ通信回路２のタイマ回路３２で検出する時間Ｔ４との関係をＴ３＞Ｔ４とし、スレーブ通信回路２のタイマ回路３２の検出動作を開始させるかどうかによって、マスタ通信回路１はスレーブ通信回路２から"１"又は"０"のデータを受信することができる。そして、クロック信号（Tm1Clock）及びクロック信号（Tm2Clock）の精度に応じてＴ３及びＴ４の時間差を設けておくことにより、時間Ｔ３及び時間Ｔ４がずれたとしても、マスタ通信回路１がスレーブ通信回路２から正常にデータを受信することができる。例えば、クロック信号（Tm1Clock）及びクロック信号（Tm2Clock）が共に５０％ずれる可能性がある場合、時間Ｔ３を４０ｎｓ、時間Ｔ４を１０ｎｓと設定しておけば、時間Ｔ３が５０％短くなって２０ｎｓとなり、時間Ｔ４が５０％長くなって１５ｎｓとなったとしても、Ｔ３＞Ｔ４であるため正常にデータを受信することができる。

なお、図３に例示した処理を繰り返し行うことにより、複数ビットのデータをマスタ通信回路１がスレーブ通信回路２から受信することが可能となる。この場合、制御回路１２は、転送終了信号（TransEndS）がＨレベルからＬレベルに変化することにより、１ビットのデータ送信が終了したことを検出し、次の送信データ（DataOutS）を出力すればよい。そして、制御回路１１は、転送終了信号（TransEndM）がＨレベルからＬレベルに変化することにより、１ビットのデータ受信が終了したことを検出し、次のデータを受信するためにデータ出力要求信号（DataOutRq）をＨレベルに変化させればよい。また、複数ビットのデータをマスタ通信回路１がスレーブ通信回路２から受信する場合、マスタ通信回路１のＤ−ＦＦ２９をシフトレジスタとすることも可能である。この場合、通信線１０がＨレベルからＬレベルに変化するタイミングで、タイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がシフトレジスタにシフト入力されるようにすればよい。

＝＝タイマ回路（他の形態）＝＝
図１に示した回路では、マスタ通信回路１がスレーブ通信回路２にデータ"１"を送信する場合、タイマ回路２５はリセットされたままであることとしたが、タイマ回路２５がカウント動作を行う状態とすることもできる。また、マスタ通信回路１がスレーブ通信回路２からデータ"１"を受信する場合、タイマ回路３２はリセットされたままであることとしたが、タイマ回路３２がカウント動作を行う状態とすることもできる。図４は、タイマ回路２５，３２が送受信モード及び送信データによらずカウント動作を行う場合のマスタ通信回路１及びスレーブ通信回路２の構成例を示す図である。

図４に示すように、マスタ通信回路１は、図１に示したＡＮＤ回路２７及びＯＲ回路２８を備えず、代わりに、ＮＡＮＤ回路５０及びＡＮＤ回路５１を備えている。この場合、タイマ回路２５、ＮＯＲ回路２６、ＮＡＮＤ回路５０、及びＡＮＤ回路５１により構成される回路が、本発明のタイマ回路（第１タイマ回路）に相当する。そして、ＮＯＲ回路２６から出力される信号がタイマ回路２５のリセット入力端子Ｒに入力されている。また、ＮＡＮＤ回路５０には、送信データ信号（DataOutM）と、送受信モード信号（SendRecM）とが入力されている。そして、ＡＮＤ回路５１には、ＮＡＮＤ回路５０から出力される信号と、タイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）とが入力されており、ＡＮＤ回路５１から出力される信号がＯＲ回路２２に入力されている。

また、スレーブ通信回路２は、図１に示したＡＮＤ回路３４及びＯＲ回路３５を備えず、代わりに、ＮＡＮＤ回路５２及びＡＮＤ回路５３を備えている。この場合、タイマ回路３２、ＮＯＲ回路３３、ＮＡＮＤ回路５２、及びＡＮＤ回路５３により構成される回路が、本発明のタイマ回路（第２タイマ回路）に相当する。そして、ＮＯＲ回路３３から出力される信号がタイマ回路３２のリセット入力端子Ｒに入力されている。また、ＮＡＮＤ回路５２には、送信データ信号（DataOutS）と、送受信モード信号（SendRecS）とが入力されている。そして、ＡＮＤ回路５３には、ＮＡＮＤ回路５２から出力される信号と、タイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）とが入力されており、ＡＮＤ回路５３から出力される信号がＮ型ＭＯＳＦＥＴ３０のゲートに入力されている。

図４に示す構成の場合、通信線１０の信号レベルがＨレベルに変化すると、送受信モード及び送信データにかかわらず、タイマ回路２５，３２のリセット入力端子Ｒの信号レベルがＬレベルになるため、タイマ回路２５，３２はカウント動作を開始する。そして、タイマ回路２５は、設定された所定の時間Ｔ１又はＴ３を検出すると、Ｈレベルのオーバフロー信号（Tm1Ovf）を出力する。また、タイマ回路３２は、設定された所定の時間Ｔ２又はＴ４を検出すると、Ｈレベルのオーバフロー信号（Tm2Ovf）を出力する。

そして、マスタ通信回路１からスレーブ通信回路２にデータ"１"が送信される場合、送受信モード信号（SendRecM）及び送信データ信号（DataOutM）が"１"であるため、ＮＡＮＤ回路５０から出力される信号がＬレベルとなる。この場合、ＡＮＤ回路５１から出力される信号は、タイマ回路２５のオーバフロー信号（Tm1Ovf）にかかわらず、Ｌレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２にデータ"１"を送信する場合、タイマ回路２５、ＮＯＲ回路２６、ＮＡＮＤ回路５０、及びＡＮＤ回路５１により構成される回路は、時間Ｔ１の検出動作を行っていないこととなる。また、マスタ通信回路１からスレーブ通信回路２にデータ"０"が送信される場合、送信データ信号（DataOutM）が"０"であるため、ＮＡＮＤ回路５０から出力される信号がＨレベルとなる。この場合、ＡＮＤ回路５１から出力される信号は、タイマ回路２５のオーバフロー信号（Tm1Ovf）に応じて変化することとなる。つまり、マスタ通信回路１がスレーブ通信回路２にデータ"０"を送信する場合、タイマ回路２５、ＮＯＲ回路２６、ＮＡＮＤ回路５０、及びＡＮＤ回路５１により構成される回路は、時間Ｔ１の検出動作を行っていることとなる。

そして、マスタ通信回路１がスレーブ通信回路２からデータ"１"を受信する場合、送受信モード信号（SendRecS）及び送信データ信号（DataOutS）が"１"であるため、ＮＡＮＤ回路５２から出力される信号がＬレベルとなる。この場合、ＡＮＤ回路５３から出力される信号は、タイマ回路３２のオーバフロー信号（Tm2Ovf）にかかわらず、Ｌレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２からデータ"１"を受信する場合、タイマ回路３２、ＮＯＲ回路３３、ＮＡＮＤ回路５２、及びＡＮＤ回路５３により構成される回路は、時間Ｔ３の検出動作を行っていないこととなる。また、マスタ通信回路１がスレーブ通信回路２からデータ"０"を受信する場合、送信データ信号（DataOutS）が"０"であるため、ＮＡＮＤ回路５２から出力される信号がＨレベルとなる。この場合、ＡＮＤ回路５３から出力される信号は、タイマ回路３２のオーバフロー信号（Tm2Ovf）に応じて変化することとなる。つまり、マスタ通信回路１がスレーブ通信回路２からデータ"０"を受信する場合、タイマ回路３２、ＮＯＲ回路３３、ＮＡＮＤ回路５２、及びＡＮＤ回路５３により構成される回路は、時間Ｔ３の検出動作を行っていることとなる。

＝＝無線通信＝＝
図１に示した回路では、マスタ通信回路１及びスレーブ通信回路２が１本の通信線１０を介してデータの送受信を行うこととしたが、同様の手順を磁界結合や電界結合等の無線通信により行うことも可能である。

（１）磁界結合
図５は、磁界結合により無線通信を行う場合のマスタ通信回路１及びスレーブ通信回路２の構成例を示す図である。図５に示すように、マスタ通信回路１は、図１に示した入出力端子２４を備えず、代わりに、コイル６０（無線通信回路）、エッジ検出回路６１，６２、及びＳＲ型フリップフロップ（以後「ＳＲ−ＦＦ」と表す）６３を備えている。なお、ＳＲ−ＦＦ６３が本発明の記憶回路に相当する。

コイル６０の一端には、Ｐ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２３との接続点の電圧が印加され、コイル６０の他端には中点電圧Ｖｒｅｆが印加されている。したがって、Ｐ型ＭＯＳＦＥＴ２１がオン、Ｎ型ＭＯＳＦＥＴ２３がオフの場合、Ｐ型ＭＯＳＦＥＴ２１からコイル６０に向かって電流が流れることとなる。また、Ｐ型ＭＯＳＦＥＴ２１がオフ、Ｎ型ＭＯＳＦＥＴ２３がオンの場合、コイル６０からＮ型ＭＯＳＦＥＴ２３に向かって電流が流れることとなる。

エッジ検出回路６１，６２には、Ｐ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２３との接続点の電圧、つまり、コイル６０の一端の電圧ＶＬ１が印加されている。そして、エッジ検出回路６１は、電圧ＶＬ１がＨレベルに変化したことを検出すると、例えばＨレベルの信号を出力する。また、エッジ検出回路６２は、電圧ＶＬ１がＬレベルに変化したことを検出すると、例えばＨレベルの信号を出力する。

ＳＲ−ＦＦ６３のデータ入力端子Ｓには、エッジ検出回路６１の出力信号が入力されている。また、ＳＲ−ＦＦ６３のデータ入力端子Ｒには、エッジ検出回路６２の出力信号が入力されている。したがって、電圧ＶＬ１がＨレベルに変化してエッジ検出回路６１の出力信号がＨレベルになると、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号がＨレベルとなる。また、電圧ＶＬ１がＬレベルに変化してエッジ検出回路６２の出力信号がＨレベルになると、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号がＬレベルとなる。そして、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号は、ＮＯＲ回路２６に入力されている。また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号は、反転されてＤ−ＦＦ２９のクロック入力端子に入力されている。また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号は、制御回路１１に対する転送終了信号（TransEndM）となっている。つまり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルは、図１に示した通信線１０の信号レベルと同等のものとなっている。

そして、スレーブ通信回路１は、図１に示した入出力端子３１を備えず、代わりに、コイル７０（無線通信回路）、エッジ検出回路７１，７２、及びＳＲ−ＦＦ７３（記憶回路）を備えている。

コイル７０の一端は、Ｎ型ＭＯＳＦＥＴ３０のドレインと接続され、コイル７０の他端には中点電圧Ｖｒｅｆが印加されている。したがって、Ｎ型ＭＯＳＦＥＴ３０がオンの場合、コイル７０からＮ型ＭＯＳＦＥＴ３０に向かって電流が流れることとなる。

エッジ検出回路７１，７２には、Ｎ型ＭＯＳＦＥＴ３０のドレインの電圧、つまり、コイル７０の一端の電圧ＶＬ２が印加されている。そして、エッジ検出回路７１は、電圧ＶＬ２がＨレベルに変化したことを検出すると、例えばＨレベルの信号を出力する。また、エッジ検出回路７２は、電圧ＶＬ２がＬレベルに変化したことを検出すると、例えばＨレベルの信号を出力する。

ＳＲ−ＦＦ７３のデータ入力端子Ｓには、エッジ検出回路７１の出力信号が入力されている。また、ＳＲ−ＦＦ７３のデータ入力端子Ｒには、エッジ検出回路７２の出力信号が入力されている。したがって、電圧ＶＬ２がＨレベルに変化してエッジ検出回路７１の出力信号がＨレベルになると、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号がＨレベルとなる。また、電圧ＶＬ２がＬレベルに変化してエッジ検出回路７２の出力信号がＨレベルになると、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号がＬレベルとなる。そして、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号は、ＮＯＲ回路３３に入力されている。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号は、反転されてＤ−ＦＦ３６のクロック入力端子に入力されている。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号は、制御回路１２に対する転送終了信号（TransEndS）となっている。つまり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルは、図１に示した通信線１０の信号レベルと同等のものとなっている。

そして、コイル６０，７０が磁界結合可能な程度にマスタ通信回路１及びスレーブ通信回路２を近接させた状態で、通信線１０を用いる場合と同様の手順を実行することにより、マスタ通信回路１及びスレーブ通信回路２の間でデータの送受信を行うことができる。

図６は、磁界結合によりマスタ通信回路１からスレーブ通信回路２にデータを送信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１からスレーブ通信回路２にデータを送信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ１と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ２とは、Ｔ１＜Ｔ２の関係にあることとする。

まず、時刻ｔ２０に、制御回路１１から、送信データ信号（DataOutM）"１"が入力される。その後、時刻ｔ２１に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、Ｐ型ＭＯＳＦＥＴ２１からコイル６０に向かって電流が流れ、電圧ＶＬ１はＨレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、Ｎ型ＭＯＳＦＥＴ３０からコイル７０に向かって電流が発生し、電圧ＶＬ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送信データ信号（DataOutM）が"１"、送受信モード信号（SendRecM）が"１"であるためＡＮＤ回路２７の出力はＨレベルであり、タイマ回路２５のリセット入力端子ＲはＨレベルとなったままである。したがって、マスタ通信回路１のタイマ回路２５はカウント動作を開始しない。一方、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。

なお、時刻ｔ２２にデータ出力要求信号（DataOutRq）がＬレベルになると、Ｐ型ＭＯＳＦＥＴ２１がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６２，７２は、この変化を検出しないこととする。また、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ１より短いこととする。

そして、時刻ｔ２１から時間Ｔ２が経過して時刻ｔ２３になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、コイル７０からＮ型ＭＯＳＦＥＴ３０に向かって電流が流れ、電圧ＶＬ２はＬレベルに変化する。そして、コイル７０に電流が流れることにより発生する磁界がコイル６０に伝達し、コイル６０からＮ型ＭＯＳＦＥＴ２３に向かって電流が発生し、電圧ＶＬ１がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＨレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＨレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"１"が送信されたこととなる。

また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ２４に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

なお、時刻ｔ２４にオーバフロー信号（Tm2Ovf）がＬレベルになると、Ｎ型ＭＯＳＦＥＴ３０がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６１，７１は、この変化を検出しないこととする。

そして、制御回路１１は、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルの変化に伴って転送終了信号（TransEndM）がＬレベルに変化すると、スレーブ通信回路２へのデータ送信が完了したことを検知し、時刻ｔ２５に、次の送信データ信号（DataOutM）"０"の出力を開始する。

その後、時刻ｔ２６に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、Ｐ型ＭＯＳＦＥＴ２１からコイル６０に向かって電流が流れ、電圧ＶＬ１はＨレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、Ｎ型ＭＯＳＦＥＴ３０からコイル７０に向かって電流が発生し、電圧ＶＬ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ１の検出動作を開始する。また、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。

なお、時刻ｔ２７にデータ出力要求信号（DataOutRq）がＬレベルになると、Ｐ型ＭＯＳＦＥＴ２１がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６２，７２は、この変化を検出しないこととする。

そして、時刻ｔ２６から時間Ｔ１が経過して時刻ｔ２８になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。なお、Ｔ１＜Ｔ２であるため、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、コイル６０からＮ型ＭＯＳＦＥＴ２３に向かって電流が流れ、電圧ＶＬ１はＬレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、コイル７０からＮ型ＭＯＳＦＥＴ３０に向かって電流が発生し、電圧ＶＬ２がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＬレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＬレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"０"が送信されたこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ２９に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされる。

なお、時刻ｔ２９にオーバフロー信号（Tm1Ovf）がＬレベルになると、Ｎ型ＭＯＳＦＥＴ２３がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６１，７１は、この変化を検出しないこととする。

また、図７は、磁界結合によりマスタ通信回路１がスレーブ通信回路２からデータを受信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ３と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ４とは、Ｔ３＞Ｔ４の関係にあることとする。

まず、時刻ｔ３０に、制御回路１２から、送信データ信号（DataOutS）"１"が入力される。その後、時刻ｔ３１に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、Ｐ型ＭＯＳＦＥＴ２１からコイル６０に向かって電流が流れ、電圧ＶＬ１はＨレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、Ｎ型ＭＯＳＦＥＴ３０からコイル７０に向かって電流が発生し、電圧ＶＬ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送受信モード信号（SendRecM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。一方、スレーブ通信回路２では、送信データ信号（DataOutS）が"１"、送受信モード信号（SendRecS）が"１"であるためＡＮＤ回路３４の出力はＨレベルであり、タイマ回路３２のリセット入力端子ＲはＨレベルとなったままである。したがって、スレーブ通信回路２のタイマ回路３２はカウント動作を開始しない。

なお、時刻ｔ３２にデータ出力要求信号（DataOutRq）がＬレベルになると、Ｐ型ＭＯＳＦＥＴ２１がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６２，７２は、この変化を検出しないこととする。また、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ４より短いこととする。

そして、時刻ｔ３１から時間Ｔ３が経過して時刻ｔ３３になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、コイル６０からＮ型ＭＯＳＦＥＴ２３に向かって電流が流れ、電圧ＶＬ１はＬレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、コイル７０からＮ型ＭＯＳＦＥＴ３０に向かって電流が発生し、電圧ＶＬ２がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＨレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＨレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"１"を受信したこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ３４に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。

なお、時刻ｔ３４にオーバフロー信号（Tm1Ovf）がＬレベルになると、Ｎ型ＭＯＳＦＥＴ２３がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６１，７１は、この変化を検出しないこととする。

そして、制御回路１２は、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルの変化に伴って転送終了信号（TransEndS）がＬレベルに変化すると、マスタ通信回路１へのデータ送信が完了したことを検知し、時刻ｔ３５に、次の送信データ信号（DataOutS）"０"の出力を開始する。

その後、時刻ｔ３６に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、Ｐ型ＭＯＳＦＥＴ２１からコイル６０に向かって電流が流れ、電圧ＶＬ１はＨレベルに変化する。そして、コイル６０に電流が流れることにより発生する磁界がコイル７０に伝達し、Ｎ型ＭＯＳＦＥＴ３０からコイル７０に向かって電流が発生し、電圧ＶＬ２がＨレベルに変化する。そして、マスタ通信回路１では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。また、スレーブ通信回路２では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ４の検出動作を開始する。

なお、時刻ｔ３７にデータ出力要求信号（DataOutRq）がＬレベルになると、Ｐ型ＭＯＳＦＥＴ２１がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６２，７２は、この変化を検出しないこととする。

そして、時刻ｔ３６から時間Ｔ４が経過して時刻ｔ３８になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。なお、Ｔ３＞Ｔ４であるため、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、コイル７０からＮ型ＭＯＳＦＥＴ３０に向かって電流が流れ、電圧ＶＬ２はＬレベルに変化する。そして、コイル７０に電流が流れることにより発生する磁界がコイル６０に伝達し、コイル６０からＮ型ＭＯＳＦＥＴ２３に向かって電流が発生し、電圧ＶＬ１がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＬレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＬレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"０"を受信したこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされる。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ３９に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

なお、時刻ｔ３９にオーバフロー信号（Tm2Ovf）がＬレベルになると、Ｎ型ＭＯＳＦＥＴ３０がオフとなり、電圧ＶＬ１及び電圧ＶＬ２に逆起電圧が発生することになるが、エッジ検出回路６１，７１は、この変化を検出しないこととする。

このように、コイル６０，７０による磁界結合を利用した無線通信により、マスタ通信回路１及びスレーブ通信回路２の間でデータを送受信することも可能である。

（２）電界結合
図８は、電界結合により無線通信を行う場合のマスタ通信回路１及びスレーブ通信回路２の構成例を示す図である。図８に示すように、マスタ通信回路１は、図５に示したコイル６０の代わりに、電極８０（無線通信回路）を備えている。また、スレーブ通信回路２は、図５に示したコイル７０の代わりに、電極８１（無線通信回路）を備えている。そして、電極８０，８１が電界結合可能な程度にマスタ通信回路１及びスレーブ通信回路２を近接させた状態で、磁界結合の場合と同様の手順を実行することにより、マスタ通信回路１及びスレーブ通信回路２の間でデータの送受信を行うことができる。

図９は、電界結合によりマスタ通信回路１からスレーブ通信回路２にデータを送信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１からスレーブ通信回路２にデータを送信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ１と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ２とは、Ｔ１＜Ｔ２の関係にあることとする。

まず、時刻ｔ２０に、制御回路１１から、送信データ信号（DataOutM）"１"が入力される。その後、時刻ｔ２１に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、電極８０の電圧ＶＣ１はＨレベルに変化する。そして、電極８０の電圧ＶＣ１がＨレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送信データ信号（DataOutM）が"１"、送受信モード信号（SendRecM）が"１"であるためＡＮＤ回路２７の出力はＨレベルであり、タイマ回路２５のリセット入力端子ＲはＨレベルとなったままである。したがって、マスタ通信回路１のタイマ回路２５はカウント動作を開始しない。一方、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。なお、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ１より短いこととする。

そして、時刻ｔ２１から時間Ｔ２が経過して時刻ｔ２３になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、電極８１の電圧ＶＣ２はＬレベルに変化する。そして、電極８１の電圧ＶＣ２がＬレベルになることにより発生する電界が電極８０に伝達し、電極８０の電圧ＶＣ１がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＨレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＨレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"１"が送信されたこととなる。

また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ２４に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

そして、制御回路１１は、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルの変化に伴って転送終了信号（TransEndM）がＬレベルに変化すると、スレーブ通信回路２へのデータ送信が完了したことを検知し、時刻ｔ２５に、次の送信データ信号（DataOutM）"０"の出力を開始する。

その後、時刻ｔ２６に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、電極８０の電圧ＶＣ１はＨレベルに変化する。そして、電極８０の電圧ＶＣ１がＨレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ１の検出動作を開始する。また、スレーブ通信回路２では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ２の検出動作を開始する。

そして、時刻ｔ２６から時間Ｔ１が経過して時刻ｔ２８になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。なお、Ｔ１＜Ｔ２であるため、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、電極８０の電圧ＶＣ１はＬレベルに変化する。そして、電極８０の電圧ＶＣ１がＬレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ３６のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路３２から出力されているＬレベルのオーバフロー信号（Tm2Ovf）がＤ−ＦＦ３６に取り込まれて受信データ信号（RecDataS）がＬレベルとなる。つまり、マスタ通信回路１からスレーブ通信回路２に"０"が送信されたこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ２９に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされる。

また、図１０は、電界結合によりマスタ通信回路１がスレーブ通信回路２からデータを受信する場合のタイミングチャートを示す図である。なお、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合、マスタ通信回路１のタイマ回路２５が検出する時間Ｔ３と、スレーブ通信回路２のタイマ回路３２が検出する時間Ｔ４とは、Ｔ３＞Ｔ４の関係にあることとする。

まず、時刻ｔ３０に、制御回路１２から、送信データ信号（DataOutS）"１"が入力される。その後、時刻ｔ３１に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、電極８０の電圧ＶＣ１はＨレベルに変化する。そして、電極８０の電圧ＶＣ１がＨレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＨレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＨレベルとなる。そして、マスタ通信回路１では、送受信モード信号（SendRecM）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。一方、スレーブ通信回路２では、送信データ信号（DataOutS）が"１"、送受信モード信号（SendRecS）が"１"であるためＡＮＤ回路３４の出力はＨレベルであり、タイマ回路３２のリセット入力端子ＲはＨレベルとなったままである。したがって、スレーブ通信回路２のタイマ回路３２はカウント動作を開始しない。なお、データ出力要求信号（DataOutRq）がＨレベルとなる時間はＴ４より短いこととする。

そして、時刻ｔ３１から時間Ｔ３が経過して時刻ｔ３３になると、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）がＨレベルとなる。これにより、Ｎ型ＭＯＳＦＥＴ２３がオンとなり、電極８０の電圧ＶＣ１はＬレベルに変化する。そして、電極８０の電圧ＶＣ１がＬレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＨレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＨレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"１"を受信したこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされ、時刻ｔ３４に、オーバフロー信号（Tm1Ovf）がＬレベルに変化する。

そして、制御回路１２は、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルの変化に伴って転送終了信号（TransEndS）がＬレベルに変化すると、マスタ通信回路１へのデータ送信が完了したことを検知し、時刻ｔ３５に、次の送信データ信号（DataOutS）"０"の出力を開始する。

その後、時刻ｔ３６に、制御回路１１から出力されるデータ出力要求信号（DataOutRq）がＨレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ２１がオンとなり、電極８０の電圧ＶＣ１はＨレベルに変化する。そして、電極８０の電圧ＶＣ１がＨレベルになることにより発生する電界が電極８１に伝達し、電極８１の電圧ＶＣ２がＨレベルに変化する。そして、マスタ通信回路１では、送受信モード信号（SendRecS）が"０"であるためＡＮＤ回路２７の出力はＬレベルであり、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路２６の出力はＬレベルとなり、タイマ回路２５のリセット入力端子ＲはＬレベルに変化する。したがって、マスタ通信回路１のタイマ回路２５は時間Ｔ３の検出動作を開始する。また、スレーブ通信回路２では、送信データ信号（DataOutM）が"０"であるためＡＮＤ回路３４の出力はＬレベルであり、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＨレベルであるためＮＯＲ回路３３の出力はＬレベルとなり、タイマ回路３２のリセット入力端子ＲはＬレベルに変化する。したがって、スレーブ通信回路２のタイマ回路３２は時間Ｔ４の検出動作を開始する。

そして、時刻ｔ３６から時間Ｔ４が経過して時刻ｔ３８になると、スレーブ通信回路２のタイマ回路３２から出力されるオーバフロー信号（Tm2Ovf）がＨレベルとなる。なお、Ｔ３＞Ｔ４であるため、マスタ通信回路１のタイマ回路２５から出力されるオーバフロー信号（Tm1Ovf）はＬレベルのままである。これにより、Ｎ型ＭＯＳＦＥＴ３０がオンとなり、電極８１の電圧ＶＣ２はＬレベルに変化する。そして、電極８１の電圧ＶＣ２がＬレベルになることにより発生する電界が電極８０に伝達し、電極８０の電圧ＶＣ１がＬレベルに変化する。これにより、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号はＬレベルとなる。そして、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、Ｄ−ＦＦ２９のクロック入力端子に入力される信号がＬレベルからＨレベルに変化し、タイマ回路２５から出力されているＬレベルのオーバフロー信号（Tm1Ovf）がＤ−ＦＦ２９に取り込まれて受信データ信号（RecDataM）がＬレベルとなる。つまり、マスタ通信回路１がスレーブ通信回路２から"０"を受信したこととなる。

また、ＳＲ−ＦＦ６３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路２５のリセット入力端子Ｒの信号レベルはクロック信号（Tm1Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路２５はリセットされる。また、ＳＲ−ＦＦ７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルになると、タイマ回路３２のリセット入力端子Ｒの信号レベルはクロック信号（Tm2Clock）に応じてＨレベルとＬレベルが交互に繰り返される状態となり、タイマ回路３２はリセットされ、時刻ｔ３９に、オーバフロー信号（Tm2Ovf）がＬレベルに変化する。

このように、電極８０，８１による電界結合を利用した無線通信により、マスタ通信回路１及びスレーブ通信回路２の間でデータを送受信することも可能である。

以上、本実施形態のマスタ通信回路１及びスレーブ通信回路２について説明した。前述したように、マスタ通信回路１がスレーブ通信回路２にデータを送信する場合、マスタ通信回路１のタイマ回路２５で検出する時間Ｔ１と、スレーブ通信回路２のタイマ回路３２で検出する時間Ｔ２との関係をＴ１＜Ｔ２とし、マスタ通信回路１のタイマ回路２５の検出動作を開始させるかどうかによって、"１"又は"０"のデータを送信することができる。したがって、マスタ通信回路１及びスレーブ通信回路２が高精度に制御される共通のタイミングで動作する必要がない。つまり、マスタ通信回路１及びスレーブ通信回路２がカウント動作に用いるクロックの精度が低い場合であっても、マスタ通信回路１はスレーブ通信回路２にデータを正しく送信することができる。また、マスタ通信回路１及びスレーブ通信回路２との間で同時に送受信される信号は１つのみであるため、通信に必要な端子数も最大で１つとすることができる。

そして、マスタ通信回路１及びスレーブ通信回路２が有線により通信する場合は、１本の通信線１０により接続すれば良い。そのため、集積回路とする場合、通信に必要な端子は１つだけで良く、チップサイズを小さくすることができる。

また、マスタ通信回路１又はスレーブ通信回路２が保持回路１３を備えることとすれば、通信線１０上に保持回路１３を設ける必要がなく、マスタ通信回路１とスレーブ通信回路２とを容易に接続することができる。なお、スレーブ通信回路２をデバッグ対象のマイクロコンピュータが搭載された集積回路に内蔵させる場合であれば、保持回路１３を通信線１０上又はマスタ通信回路１内に設けることにより、集積回路のチップサイズを小さくすることができる。

また、本実施形態においては、通信線１０の信号レベルがＬレベルに変化したタイミングでタイマ回路２５，３２がリセットされる。つまり、マスタ通信回路１からスレーブ通信回路２に対する１つのデータの送信が完了するとタイマ回路２５，３２がリセットされることとなる。したがって、次のデータが送信される際に、制御回路１１，１２がタイマ回路２５，３２のリセットを行う必要がない。また、マスタ通信回路１がスレーブ通信回路２に複数のデータを送信する場合、１つのデータが送信される度にタイマ回路２５，３２がリセットされるため、カウント動作に用いるクロックの精度が低い場合であっても時間のずれが累積されることがなく、正しくデータを送信することができる。

また、マスタ通信回路１がスレーブ通信回路２に無線でデータを送信することもできる。この場合、通信線１０及び入出力端子２４，３１が不要となる。したがって、例えばスレーブ通信回路２をデバッグ対象のマイクロコンピュータが搭載された集積回路に内蔵させる場合であれば、入出力端子３１が不要となることにより集積回路のチップサイズを小さくすることができる。

また、マスタ通信回路１がスレーブ通信回路２に無線でデータを送信する場合においては、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルに変化したタイミングでタイマ回路２５，３２がリセットされる。つまり、マスタ通信回路１からスレーブ通信回路２に対する１つのデータの送信が完了するとタイマ回路２５，３２がリセットされることとなる。したがって、次のデータが送信される際に、制御回路１１，１２がタイマ回路２５，３２のリセットを行う必要がない。また、マスタ通信回路１がスレーブ通信回路２に複数のデータを送信する場合、１つのデータが送信される度にタイマ回路２５，３２がリセットされるため、カウント動作に用いるクロックの精度が低い場合であっても時間のずれが累積されることがなく、正しくデータを送信することができる。

また、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合、マスタ通信回路１のタイマ回路２５で検出する時間Ｔ３と、スレーブ通信回路２のタイマ回路３２で検出する時間Ｔ４との関係をＴ３＞Ｔ４とし、スレーブ通信回路２のタイマ回路３２の検出動作を開始させるかどうかによって、"１"又は"０"のデータを受信することができる。したがって、マスタ通信回路１及びスレーブ通信回路２が高精度に制御される共通のタイミングで動作する必要がない。つまり、マスタ通信回路１及びスレーブ通信回路２がカウント動作に用いるクロックの精度が低い場合であっても、マスタ通信回路１はスレーブ通信回路２からデータを正しく受信することができる。また、マスタ通信回路１及びスレーブ通信回路２との間で同時に送受信される信号は１つのみであるため、通信に必要な端子数も最大で１つとすることができる。そして、マスタ通信回路１及びスレーブ通信回路２が有線により通信する場合は、１本の通信線１０により接続すれば良い。そのため、集積回路とする場合、通信に必要な端子は１つだけで良く、チップサイズを小さくすることができる。

また、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合においても、マスタ通信回路１又はスレーブ通信回路２が保持回路１３を備えることとすれば、通信線１０上に保持回路１３を設ける必要がなく、マスタ通信回路１とスレーブ通信回路２とを容易に接続することができる。なお、スレーブ通信回路２をデバッグ対象のマイクロコンピュータが搭載された集積回路に内蔵させる場合であれば、保持回路１３を通信線１０上又はマスタ通信回路１内に設けることにより、集積回路のチップサイズを小さくすることができる。

また、マスタ通信回路１がスレーブ通信回路２からデータを受信する場合においても、通信線１０の信号レベルがＬレベルに変化したタイミングでタイマ回路２５，３２がリセットされる。つまり、スレーブ通信回路２からマスタ通信回路１に対する１つのデータの送信が完了するとタイマ回路２５，３２がリセットされることとなる。したがって、次のデータが送信される際に、制御回路１１，１２がタイマ回路２５，３２のリセットを行う必要がない。そして、マスタ通信回路１がスレーブ通信回路２から複数のデータを受信する場合、１つのデータが受信される度にタイマ回路２５，３２がリセットされるため、カウント動作に用いるクロックの精度が低い場合であっても時間のずれが累積されることがなく、正しくデータを受信することができる。

また、マスタ通信回路１がスレーブ通信回路２から無線でデータを受信することもできる。この場合、通信線１０及び入出力端子２４，３１が不要となる。したがって、例えばスレーブ通信回路２をデバッグ対象のマイクロコンピュータが搭載された集積回路に内蔵させる場合であれば、入出力端子３１が不要となることにより集積回路のチップサイズを小さくすることができる。

また、マスタ通信回路１がスレーブ通信回路２から無線でデータを受信する場合においては、ＳＲ−ＦＦ６３，７３のデータ出力端子Ｑから出力される信号の信号レベルがＬレベルに変化したタイミングでタイマ回路２５，３２がリセットされる。つまり、スレーブ通信回路２からマスタ通信回路１に対する１つのデータの送信が完了するとタイマ回路２５，３２がリセットされることとなる。したがって、次のデータが送信される際に、制御回路１１，１２がタイマ回路２５，３２のリセットを行う必要がない。そして、マスタ通信回路１がスレーブ通信回路２から複数のデータを受信する場合、１つのデータが受信される度にタイマ回路２５，３２がリセットされるため、カウント動作に用いるクロックの精度が低い場合であっても時間のずれが累積されることがなく、正しくデータを受信することができる。

また、マスタ通信回路１及びスレーブ通信回路２は、送受信モード信号に応じて送信動作又は受信動作を切り替えることが可能である。つまり、マスタ通信回路１及びスレーブ通信回路２を用いて、双方向通信を行うことが可能である。

なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

本発明のマスタ通信回路及びスレーブ通信回路の一実施形態を含むデータ通信システムの構成図である。 マスタ通信回路からスレーブ通信回路にデータを送信する場合のタイミングチャートを示す図である。 マスタ通信回路がスレーブ通信回路からデータを受信する場合のタイミングチャートを示す図である。 タイマ回路が送受信モード及び送信データによらずカウント動作を行う場合のマスタ通信回路及びスレーブ通信回路の構成例を示す図である。 磁界結合により無線通信を行う場合のマスタ通信回路及びスレーブ通信回路の構成例を示す図である。 磁界結合によりマスタ通信回路からスレーブ通信回路にデータを送信する場合のタイミングチャートを示す図である。 磁界結合によりマスタ通信回路がスレーブ通信回路からデータを受信する場合のタイミングチャートを示す図である。 電界結合により無線通信を行う場合のマスタ通信回路及びスレーブ通信回路の構成例を示す図である。 電界結合によりマスタ通信回路からスレーブ通信回路にデータを送信する場合のタイミングチャートを示す図である。 電界結合によりマスタ通信回路がスレーブ通信回路からデータを受信する場合のタイミングチャートを示す図である。

符号の説明

１ マスタ通信回路 ２ スレーブ通信回路
１０ 通信線 １１，１２ 制御回路
１３ 保持回路 ２０，４０，４１ インバータ
２１ Ｐ型ＭＯＳＦＥＴ ２２，２８，３５ ＯＲ回路
２３，３０ Ｎ型ＭＯＳＦＥＴ ２４，３１ 入出力端子
２５，３２ タイマ回路 ２６，３３ ＮＯＲ回路
２７，３４，５１，５３ ＡＮＤ回路 ２９，３６ Ｄ−ＦＦ
４２ 抵抗 ５０，５２ ＮＡＮＤ回路
６０，７０ コイル ６１，６２，７１，７２ エッジ検出回路
６３，７３ ＳＲ−ＦＦ

Claims (10)

1. 一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ２）の検出動作を開始し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力される場合に一方の論理値を受信し、前記第１時間を検出する場合に他方の論理値を受信するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、
   所定の第２時間（時間Ｔ１）を検出可能であり、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値を送信する場合に前記第２時間の検出動作を開始するタイマ回路と、
   前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値又は前記他方の論理値を送信する場合に、前記第１出力信号を出力する第１出力回路と、
   前記タイマ回路が前記第２時間を検出すると前記第２出力信号を出力する第２出力回路と、
   を備え、
   前記第１時間及び前記第２時間の時間差は、
   前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第２時間より長くなるように予め設定されていること、
   を特徴とするマスタ通信回路。
2. 請求項１に記載のマスタ通信回路であって、
   出力された信号のレベルを保持可能な１本の通信線を介して前記スレーブ通信回路と接続可能であり、
   前記第１出力回路は、前記第１出力信号を前記通信線に出力し、
   前記第２出力回路は、前記タイマ回路が前記第２時間を検出すると前記第２出力信号を前記通信線に出力すること、
   を特徴とするマスタ通信回路。
3. 請求項１に記載のマスタ通信回路であって、
   １本の通信線を介して前記スレーブ通信回路と接続可能であり、
   前記通信線に信号が出力されると前記通信線の信号レベルを当該信号のレベルに保持可能な保持回路を更に備え、
   前記第１出力回路は、前記第１出力信号を前記通信線に出力し、
   前記第２出力回路は、前記タイマ回路が前記第２時間を検出すると前記第２出力信号を前記通信線に出力すること、
   を特徴とするマスタ通信回路。
4. 一方の論理値を送信する場合に、一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ４）の検出動作を開始し、前記第２時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、
   所定の第２時間（時間Ｔ３）を検出可能なタイマ回路と、
   前記タイマ回路の検出動作を開始させるとともに、前記第１出力信号を出力する第１出力回路と、
   前記スレーブ通信回路から送信される値を受信する受信回路と、
   を備え、
   前記受信回路は、
   前記タイマ回路が前記第２時間を検出せずに前記第２出力信号が入力された場合には、前記一方の論理値を出力し、
   前記タイマ回路が前記第２時間を検出した場合には、他方の論理値を出力し、
   前記第１時間及び前記第２時間の時間差は、
   前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第２時間より短くなるように予め設定されていること、
   を特徴とするマスタ通信回路。
5. 入力される送受信モード信号がマスタ通信回路からスレーブ通信回路に値を送信する第１モードを示す信号である場合、一方の論理レベルを有する信号である第１出力信号に応じて所定の第１時間（時間Ｔ２）の検出動作を開始し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力されるときに一方の論理値を受信し、前記第１時間を検出するときに他方の論理値を受信し、
   前記送受信モード信号が前記スレーブ通信回路から前記マスタ通信回路に値を送信する第２モードを示す信号である場合、前記一方の論理値を送信するときに、前記第１出力信号に応じて所定の第２時間（時間Ｔ４）の検出動作を開始し、前記第２時間を検出すると前記第２出力信号を出力するスレーブ通信回路と、通信可能に接続されるマスタ通信回路であって、
   所定の第３時間（時間Ｔ１）又は所定の第４時間（時間Ｔ３）を検出可能なタイマ回路と、
   前記第１出力信号を出力する第１出力回路と、
   前記タイマ回路が前記第３時間又は第４時間を検出すると前記第２出力信号を出力する第２出力回路と、
   前記スレーブ通信回路から送信される値を受信する受信回路と、
   を備え、
   前記送受信モード信号が前記第１モードを示す信号である場合、
   前記タイマ回路は、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値を送信するときに前記第３時間の検出動作を開始し、
   前記第１出力回路は、前記マスタ通信回路から前記スレーブ通信回路に前記一方の論理値又は前記他方の論理値を送信するときに、前記第１出力信号を出力し、
   前記送受信モード信号が前記第２モードを示す信号である場合、
   前記第１出力回路は、前記タイマ回路に前記第４時間の検出動作を開始させるとともに、前記第１出力信号を出力し、
   前記受信回路は、
   前記タイマ回路が前記第４時間を検出せずに、前記スレーブ通信回路から前記第２出力信号が入力されたときには、前記一方の論理値を出力し、
   前記タイマ回路が前記第４時間を検出したときには、前記他方の論理値を出力し、
   前記第１時間及び前記第３時間の時間差は、
   前記スレーブ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第３時間のカウントに用いるためのクロック信号の精度に応じて、前記第１時間が前記第３時間より長くなるように予め設定され、
   前記第２時間及び前記第４時間の時間差は、
   前記スレーブ通信回路で前記第２時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第４時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第４時間より短くなるように予め設定されていること、
   を特徴とするマスタ通信回路。
6. 所定の第１時間（時間Ｔ１）を検出可能であり、一方の論理レベルを有する信号である第１出力信号を出力し、一方の論理値を送信する場合に前記第１時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、
   前記第１出力信号に応じて所定の第２時間（時間Ｔ２）の検出動作を開始するタイマ回路と、
   前記マスタ通信回路から送信される値を受信する受信回路と、
   を備え、
   前記受信回路は、
   前記タイマ回路が前記第２時間を検出せずに前記第２出力信号が入力された場合には、前記一方の論理値を出力し、
   前記タイマ回路が前記第２時間を検出した場合には、他方の論理値を出力し、
   前記第１時間及び前記第２時間の時間差は、
   前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第１時間より長くなるように予め設定されていること、
   を特徴とするスレーブ通信回路。
7. 請求項６に記載のスレーブ通信回路であって、
   出力された信号のレベルを保持可能な１本の通信線を介して前記マスタ通信回路と接続可能であり、
   前記タイマ回路が前記第２時間を検出すると前記第２出力信号を前記通信線に出力する出力回路を更に備え、
   前記受信回路は、前記通信線の信号レベルが前記一方の論理レベルから前記他方の論理レベルに変化した際に、前記タイマ回路が前記第２時間を検出していない場合は前記一方の論理値を出力し、前記タイマ回路が前記第２時間を検出している場合は前記他方の論理値を出力すること、
   を特徴とするスレーブ通信回路。
8. 請求項６に記載のスレーブ通信回路であって、
   １本の通信線を介して前記マスタ通信回路と接続可能であり、
   前記通信線に信号が出力されると前記通信線の信号レベルを当該信号のレベルに保持可能な保持回路と、
   前記タイマ回路が前記第２時間を検出すると前記第２出力信号を前記通信線に出力する出力回路と、
   を更に備え、
   前記受信回路は、前記通信線の信号レベルが前記一方の論理レベルから前記他方の論理レベルに変化した際に、前記タイマ回路が前記第２時間を検出していない場合は前記一方の論理値を出力し、前記タイマ回路が前記第２時間を検出している場合は前記他方の論理値を出力すること、
   を特徴とするスレーブ通信回路。
9. 所定の第１時間（時間Ｔ３）を検出可能であり、一方の論理レベルを有する信号である第１出力信号を出力し、前記第１時間を検出せずに他方の論理レベルを有する信号である第２出力信号が入力される場合に一方の論理値を受信し、前記第１時間を検出する場合に他方の論理値を受信するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、
   前記スレーブ通信回路から前記マスタ通信回路に前記一方の論理値を送信する場合に、前記第１出力信号に応じて所定の第２時間（時間Ｔ４）の検出動作を開始するタイマ回路と、
   前記タイマ回路が前記第２時間を検出すると前記第２出力信号を出力する出力回路と、
   を備え、
   前記第１時間及び前記第２時間の時間差は、
   前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第２時間のカウントに用いるためのクロック信号の精度に応じて、前記第２時間が前記第１時間より短くなるように予め設定されていること、
   を特徴とするスレーブ通信回路。
10. 所定の第１時間（時間Ｔ１）又は所定の第２時間（時間Ｔ３）を検出可能であり、
    入力される送受信モード信号がマスタ通信回路からスレーブ通信回路に値を送信する第１モードを示す信号である場合、一方の論理レベルを有する信号である第１出力信号を出力し、一方の論理値を送信する場合に前記第１時間を検出すると他方の論理レベルを有する信号である第２出力信号を出力し、
    前記送受信モード信号が前記スレーブ通信回路から前記マスタ通信回路に値を送信する第２モードを示す信号である場合、前記第１出力信号を出力し、前記第２時間を検出せずに前記第２出力信号が入力されるときに前記一方の論理値を受信し、前記第１時間を検出するときに他方の論理値を受信するマスタ通信回路と、通信可能に接続されるスレーブ通信回路であって、
    前記第１出力信号に応じて、所定の第３時間（時間Ｔ２）又は所定の第４時間（時間Ｔ４）を検出可能なタイマ回路と、
    前記タイマ回路が前記第４時間を検出すると前記第２出力信号を出力する出力回路と、
    前記マスタ通信回路から送信される値を受信する受信回路と、
    を備え、
    前記送受信モード信号が前記第１モードを示す信号である場合、
    前記タイマ回路は、前記第１出力信号に応じて前記第３時間の検出動作を開始し、
    前記受信回路は、
    前記タイマ回路が前記第３時間を検出せずに前記第２出力信号が入力されたときには、前記一方の論理値を出力し、
    前記タイマ回路が前記第３時間を検出したときには、前記他方の論理値を出力し、
    前記送受信モード信号が前記第２モードを示す信号である場合、
    前記タイマ回路は、前記スレーブ通信回路から前記マスタ通信回路に前記一方の論理値を送信するときに、前記第１出力信号に応じて前記第４時間の検出動作を開始し、
    前記第１時間及び前記第３時間の時間差は、
    前記マスタ通信回路で前記第１時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第３時間のカウントに用いるためのクロック信号の精度に応じて、前記第３時間が前記第１時間より長くなるように予め設定され、
    前記第２時間及び前記第４時間の時間差は、
    前記マスタ通信回路で前記第２時間のカウントに用いるためのクロック信号及び前記タイマ回路で前記第４時間のカウントに用いるためのクロック信号の精度に応じて、前記第４時間が前記第２時間より短くなるように予め設定されていること、
    を特徴とするスレーブ通信回路。

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