CN1203405C - 为了检查目的具有二重核心逻辑电路和硬件故障输入的集成电子组件 - Google Patents

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Abstract

本发明具有至少两个同样的，可以同步运行的核心转换电路(KK0，KK1)的集成电子组件(ICT)有一个比较装置(VGL)，经过检查输入端(cpi)为了相互比较将核心转换电路(KK0，KK1)的相互对应的输出端(ou0-1，ou1-1；…；ou0-n，ou1-n)的信号输入给比较装置，其中将比较装置(VGA)的检查输入端(cpi)各自连接在经过故障控制输入端(cx0，cx1)可以控制的硬件故障输入(XR0，XR1)的前面。

Description

为了检查目的具有二重核心逻辑 电路和硬件故障输入的集成电子组件
技术领域
本发明涉及到具有很多接头，具有至少两个同类型的，按照同步运行方式运行的核心转换电路以及具有一个比较装置的一个集成电子组件，为了相互比较经过检查输入端将相互对应的核心转换电路输出端的信号输入给比较装置和比较装置有一个比较器输出端当这些信号不一致时用于输出一个故障信号。
背景技术
在集成组件(IC)的很多应用中，特别是例如在交换技术***或交通导向控制的符合应用的集成组件(A-SIC)中，由于安全技术原因要求更高的故障安全性。这是借助于集成转换电路内部的自监控和故障识别进行的。达到故障安全性的基本解决要点在于，将集成转换电路内重要的硬件部分制成为成倍的。因此转换电路包括的核心部件至少有两个同样的结构。这种成倍转换电路的运行方式例如是这样进行的，一个核心部件作为有效部件执行转换电路任务，而另外的核心部件是无效的和工作在空运转；或两个核心部件工作在微同步并联的“串联运行”中。
在WO94/08292 A1中叙述了成倍的处理器控制单元，这是由两个同样的，相互连接的各自具有一个处理器单元、一个RAM-数据存储器和外部设备转换电路的控制单元组成的。将每个处理器单元决定构成为，是否它是有效的或处于备用运行状态。有效处理器单元在RAM-存储器中的写入循环是与两个成倍的RAM存储器同步的或在两个RAM存储器的一个上进行的。备用单元保持备用状态直到由于有效单元故障将其调入，以代替目前的有效单元。因此按照WO94/08292 A1成倍的处理器单元的有效性原则上是不同步的和这种成倍的方式相对于本发明对象的分类是不同的。
此外WO94/08292 A1的两个处理器单元中的一个是用两个微处理器构成的，这些是按照微同步模式工作的。将两个微处理器的微同步性借助于一个比较器进行监控。比较器在任何时间监控两个处理器的地址信号，数据信号和控制信号的同一性；将偏差解释为有关处理器单元的故障。因此在成对微处理器上的微同步运行导致一个中断信号或者整个处理器单元的重新安排。在处理器单元内的成倍微处理器导致由统一节拍信号供应的“串联单元”。
对于本发明更重要的故障安全性的一个另外观点-这在上述WO94/08292 A1中当然没有涉及到-是涉及到借助于硬件-故障输入监控在故障情况时的性能。为了电子仪表的实验目的，特别是由客户从制造商验收时，除了其他之外将硬件故障进行仿真和将仪表的正确要求当出现这种故障时进行检查。此外将导线中断或播销接触，短路，互相拿错等进行仿真。一般来说试验是针对，是否和在仪表中这种故障识别，定位，追溯到其可能的原因到何程度和随后报告。例如将故障输入可以借助于中间适配器，开关，跳闸，专门组件，额外总线和很多其他方法实现。在所有这些方法中通过调整开关，***专门组件等例如将数据和地址转换，产生中断和其他类似故障的功能的硬件故障输入。
中请人在DE 197 35 163 A1中叙述了借助于一个控制逻辑电路在具有至少一个硬件故障输入的电子组件上的硬件故障模拟，控制逻辑电路是这样构成的，将经过组件接头引出的数据输入端输入的故障信号进行解码，从中推导出用于故障控制的指令和在其基础上将故障控制信号放在至少一个故障控制输出端上，故障控制输出端是与故障输入的信号输入端相连接的。此外特别是可以将控制逻辑电路构成为组件的边界扫描试验逻辑电路的一部分和将数据输入构成为边界扫描试验逻辑电路的所谓的TAP-接口。
边界扫描，德文意思是边界检查，是建立在IEEE-标准1149-1基础上的和用于作为组件上集成的，标准化的试验逻辑电路，例如在“边界扫描试验：一个实际的方法”，H.Bleeker，P.van Eijnden和F.de Jong，Dordrecht，Boston，Kluwer科学出版社1993，ISBN 0-7923-9296-5，中详细叙述的。边界扫描的初始目的是试验ICs之间的连接，在正常运行功能和控制一个ICs的自试验期间观察在IC-接头上的信号。在目前买到的ICs特别是ASICs中一般来说已经实现了边界扫描。
在DE 197 35 163 A1中当然叙述了用边界扫描辅助的故障输入只对于简单的ASICs情况；其中没有考虑成倍的应用逻辑电路的可能性。然而在成倍组件情况时存在附加要求，为了监控可靠识别成倍组件部件的偏差可以输入相互对应的故障。原则上成倍组件的这种监控，例如按照WO94/08292的微同步处理器，借助于按照DE 197 35 163 A1的故障输入从而达到，例如将故障信号只输入给两个处理器中的一个-这个故障输入例如可以是内部导线或特别是处理器的或者成倍核心部件的输出导线-或将两个不同的故障信号输入给两个处理器；然后监控故障状态的准确出现。然而这种方法当然是间接的和常常使故障功能的分析困难；这带来试验时间长和使故障安全性的监控变得复杂。
按照IEEE-标准1149-1的另外的特别有目的地监控比较功能的可能性将边界扫描单元引入到所有成倍部件的输出端。然而这个显著地提高了输出单元数目和特别是如果涉及到很多核心转换电路输出端和还有比较器输出端时，因此导致非常高的硬件费用以及显著地延长试验时间，特别是读出输出单元。
发明内容
因此本发明的任务是找到对于具有成倍部件的IC的改进的故障输入。特别是在成倍部件偏差情况时应该相互有可能直接检查故障处理和有故障部件的位置。
提出的问题是通过开始叙述的集成电子组件解决的，为了检查目的具有至少一个硬件故障输入，其中将故障输入连接在比较装置的至少一个检查输入端的前面，这个故障输入是可以至少由一个故障控制输入端控制的。
根据本发明的一种集成电子组件，具有一定数目的接头，具有至少两个同样的、按照同步运行方式运行的核心转换电路以及具有一个比较装置，经过检查输入端为了相互比较将核心转换电路相互对应的输出端的信号输入给比较装置，和为了输出故障信号当这些信号不一致时比较装置有一个比较器输出，其特征为，为了检查目的，至少一个硬件故障输入是可以由至少一个故障控制输入控制的，其中将故障输入端连接在比较装置的至少一个检查输入端的前面；具有一定数目边界检查输出单元的边界检查试验逻辑电路，其输入端各自是与核心转换电路之一的一个输出端和其输出端是与组件作为信号输出端伸出的接头相连接的；以及，具有至少一个由边界检查试验逻辑电路控制的乘法器装置，经过该乘法器装置在比较装置中将从检查输入端推导出来的比较结果信号输入给一个边界检查输出单元。
这种解决方法用简单的而且有效的方法满足了所提出的问题。这是通过将按照本发明的故障输入不是输入到原来的应用逻辑电路，而是输入到比较装置，和专门是输入到从成倍核心部件输出导线引导出来的比较装置的检查输入端。因此有可能一方面将边界扫描输出单元的数目保持得低，另外一方面进行可靠的和有区别的故障输入和故障分析。
本发明有益的实施形式具有一定数目的边界检查输出单元的边界检查试验逻辑电路，其输入端各自与核心转换电路的一个输出端和其输出端与作为信号输出的组件引导出来的接头相连接，以及至少一个由边界检查试验逻辑电路控制的乘法器装置，经过这个将比较装置中从检查输入端推导出来的比较结果信号输入给边界检查输出单元。这使得经过边界扫描输出单元读取比较装置的输出信号成为可能，因此由于比较装置的不同信号提供了有区别的信息。
此外有益的是，如果比较装置至少有一个比较手段，将相互对应的核心转换电路的输出，即每个核心转换电路的各自一个输出，作为检查输入输入给比较手段和从比较手段将由这些输出端比较相互确定的比较结果信号经过乘法器输入给一个边界检查输出单元。特别是可以将这种比较手段安排在核心转换电路的每个输出端。
本发明其他有益的实施结构，这个允许简单和柔性地控制按照本发明的故障输入此外使得试验过程显著合理化，有一个控制逻辑电路，这个控制逻辑电路有从组件引出的至少一个接头作为数据输入端用于将指令信号输入给控制逻辑电路以及至少有一个故障控制-输出端，这个是与故障控制输入端相连接的，其中将控制逻辑电路构成为将由数据输入端输入的指令信号进行解码，从中推导出用于故障控制的指令和相应地将这些指令放在至少一个故障控制输出端上。
此外特别适合的是，如果将控制逻辑电路构成为组件边界检查试验逻辑电路的一部分和将数据输入构成为边界检查试验逻辑电路试验接口的试验数据输入。这不仅减少了硬件费用而且通过使用边界扫描的标准化接口还改进了组件试验的逻辑电路。
有益的是至少一个故障控制输入端控制一组故障输入，即核心转换电路中一个的并联输出端的检查输入端的故障输入。因此在一个试验步骤中可以监控核心转换电路所有数目输出端的比较功能。此外有益的是对于每个核心转换电路可以各自安排控制一组故障输入的一个故障控制输入端。
附图说明
唯一的附图示出本发明的一个实施例。
具体实施方式
下面用附图电路简图上表示的关于成倍ASIC-组件的实施例详细叙述本发明。
在ASIC组件ICT上将应用逻辑电路成倍的按照两个核心转换电路KK0，KK1的形式实现。ASIC组件有一定数目的接头销INP、OUP，其中将输入接头INP按照已知的方式引导到两个核心转换电路的输入端in0，in1，然而核心转换电路KK0(“初始的”核心转换电路)只有一个输出组ou0经过输出接头OUP从组件中引导出来。输出组ou0包括n个输出ou0-1至ou0-n，其中在附图上只表示了第一个和最后一个；同样适用于属于输出的部件。将另外的(“次级的”)核心转换电路KK1的输出端ou1只用于借助于比较装置VGL监控无故障运行如下面还要详细叙述的。核心转换电路KK0，KK1是并联运行的，例如在共同节拍信号基础上按照微同步运行方式。(ASIC组件ICT部件的节拍供应由于明显起见在附图上没有表示。)
ASIC组件此外有一个边界扫描试验逻辑电路，这个有一个控制逻辑电路BSL，有从组件ICT引导出来的试验接口TAP以及有边界扫描输入单元BIZ和边界扫描输出单元BOZ。试验接口TAP(“试验存取端口”)是与IEEE标准1149-1一致的串行接口。将这个只用于检查目的和包括四个接头TDI，TMS，TCK和TDO以及一个选件重新安排-输入TRST(在附图上只明显地表示了接头TDI和TDO)。经过试验接口TAP例如控制具有16个状态的状态自动机，所谓的TAP-控制机，将指令成序列地移动到指令寄存器，以及将试验数据和鉴别数据移入和移出，其中安排的试验数据输入TDI和试验数据输出TDO是用于将边界扫描单元BIZ，BOZ以及上述指令寄存器的数据和指令移入和移出。
对于故障输入使用边界扫描可以追溯到DE 197 35 163 A1，其内容表示了这个公开文件的一部分。如在那里详细叙述的，边界扫描控制逻辑电路BSL有附加的故障控制输出端FIA，故障控制输出端是与安排在应用逻辑电路中的故障输入相连接的和控制这个，以便这样输入故障；例如在成倍的应用逻辑电路情况时将一定数目的故障控制输出端FI0，FI1引导到每个核心部件KK0，KK1。如在附图中在第一个核心转换电路KK0最后的输出ou0-n表示的例如可以将这个输出导线中断借助于一个故障输入FIN进行仿真，其中将一个故障控制输出fi1输入给故障输入的信号输入端，即输入给与-门的转换入口。
将边界扫描控制逻辑电路的指令寄存器中确定数目的指令组合为了边界扫描检查和所属的如IC自试验进行存储。将不用于边界扫描的指令提供给扩展使用。将扩展指令中的一些对应于DE 197 35 163 A1利用在经过故障输入-输出端FI0，FI1影响或窜改ICs的功能上。
因此这些扩展指令的功能是作为故障控制指令，在上面讨论的例子中用于中断部件KK0的输出信号ou0-n。
接头销INP，OUP的每个输入导线和输出导线是各自经过边界扫描输入单元或者输出单元BIZ，BOZ引导的。按照边界扫描结构将单元BIZ，BOZ是依照移动寄存器链的方式相互连接的。可以将数据经过一个输入端tdi(是从试验接口TAP的试验数据输入端TDI分开的)移入到这样构成的链中，以及从中将数据对应于核心部件接头INP，OUP的占用状态经过一个输出端tdo移出；一般来说将输出端tdo是安排在试验接口TAP的试验数据输出端TDO上的。(由于明显起见在附图中没有表示最后的输入单元链输出端boi与第一个输出单元BO1链输入端bsi的连接。)
边界扫描输出单元BOZ属于输出检查装置OCS，此外上述比较装置VGL属于输出检查装置。所表示实施例的比较装置VGL有一定数目的比较措施CZ1，…CZn，相当于一个部件KK0，或者KK1的输出端ou0-1，…，ou0-n的数目。为了检查输入端的比较目的将核心转换电路KK0，KK1相互对应的输出端作为检查输入端cpi输入给每个比较措施，即相互的输出端。将比较措施CZ1，…CZn的结构借助于第一个比较措施CZ1进行叙述，其余的比较措施有相似的结构。
比较措施CZ1有两个检查输入端cpi，这些是各自由两个核心部件KK0，KK1相应的输出端-在这种情况下是由各自的第一个输出端ou0-1或者ou1-1供应的。例如将上述检查输入端cpi引导到借助于XOR-寄存器实现的比较单元CPZ；比较单元通过比较结果信号co1，这个比较结果信号与检查输入端信号不一致时采取一个故障值(例如预先定义的高电平)。将比较装置的比较结果信号co1，…，con例如用总线cob形式综合在一起和输入给比较处理器VGG，在其中将比较信号cob适合目的地借助于或-逻辑电路进行处理。一旦例如借助于经过核心部件KK0，KK1相应的中断/重新安排-输入端rst的一个中断和一个重新安排求出一个比较误差，比较处理器VGG将结果进行存储和按照已知方式经过输出端VGS释放一个故障警报。
按照本发明比较装置CZ0的检查输入端cpi-和适合目的的同样其他比较装置的检查输入端-有故障输入XR0，XR1。这些在被表示的例于中是借助于通过这个可以实现信号变换的XOR-门实现的；当然其他的电路形式例如与-门(导线中断)同样是可以想象的。此外应该指出的是将故障输入连接在比较器的检查输入端cpi的前面和不是连接在输出信号的信号导线oup-1，…，oup-n上。按照本发明的思想用这种方法使得比较功能的监控有可能与核心部件KK0、KK1的运行无关。
将故障输入XR0、XR1通过故障控制输入端cx0，cx1进行控制。在被表示的实施例中各自将对应于一个核心部件输出端的每个检查输入端通过一个共同的故障控制输入端供应。则例如故障控制输入端cx0是与其检查输入端与核心部件KK0的输出端ou0-1，…，ou0-n相连接的那个故障输入XR0相连接的；相对应的涉及到其他核心部件KK1或者所属的故障输入XR1是故障控制输入端cx1。将故障控制输入端cx0，cx1有益的实现为边界扫描控制逻辑电路BSL的故障控制输出端。用这种方法可以借助于边界扫描结构，即不使用附加接头或其他的将涉及到两个核心部件中的各自一个的信号窜改输入。
依照本发明此外对于每个比较器CZ1，…，CZn安排了一个附加乘法器CMX，经过附加乘法器可以将比较结果信号co1，…，con输入给有关的边界扫描输出单元BO1，…，BOn。例如这可以这样实现(还是用第一个比较器CZ1和第一个单元BO1为例)，将一个信号xo1代替输出信号ou0-1输入给输出单元BO1的第一个乘法器EMX，这个信号来源于所属的比较结果乘法器CMX和一方面由输出信号ou0-1和另外一方面由比较结果信号co1相乘。按照本发明的状态，比较装置CZ1是直接连接在边界扫描输出单元BO1后面的，使得用简单方法经过边界扫描读取比较器状态co1成为可能。此外使用乘法器CMX避免了必须引入一个附加的边界扫描单元。此外在附图上表示的输出单元BO1，…，Bon的结构，特别是涉及到D-寄存器DRG和结束乘法器BMX是对应于在IEEE-标准1149-1中建议的边界扫描输出单元的结构。
比较结果-乘法器CMX是由乘法器控制输入cxm控制的。在被表示的实施例中比较措施CZ1，…，CZn的乘法器控制输入cxm-同样如故障控制输入cx0，cx1-是由边界扫描控制逻辑电路BSL共同的故障控制输出端供应的。这些信号cx0，cx1，cxm代表一个比较器故障控制fcx，这个使比较器故障的输入和经过边界扫描结构将其读出成为可能。
将边界扫描控制逻辑电路在DE 197 35 163 A1的意义上扩展三个指令，其中在所有这三个指令中将比较结果co1，…，con经过边界扫描单元BOZ在边界扫描寄存器中读出：
·FAULT_INJECTION_0＝组件ICT的“初级”核心部件KK0的故障输入。这是借助于有效的故障控制输入cx0实现的；将对应于输出ou0的比较器CPZ的所有检查输入进行转换，则所有比较装置的结果信号co1，…，con采取误差值。同时通过这个指令使得乘法器控制输入有效，则信号输入端xo1，…，xon用比较结果信号co1，…，con供应。然后比较结果信号可以按照已知方式例如按照边界扫描所谓的EXTEST借助于边界扫描单元BO1，…，Bon进行缓冲存储(获取-DR)。用这种方法监控比较器功能特别是监控有故障单元的位置是可能的。
·FAULT_INJECTION_1＝“次级的”核心部件KK1的故障输入。这是借助于故障控制输入cx1实现的；此外这个指令是对应于在这之前的。
·COMPARE_EXTEST＝由边界扫描输出单元没有故障输入读取比较器。此外故障控制输入端cx0，cx1变得不是有效的。因此这个指令提供了比较器在正常功能时的监控和定位，和也可以不损害ASIC-功能在完全运行时使用。因此通过这个指令只将乘法器控制输入端cxm激活，则信号输入端co1，…，con用比较结果信号co1，…，con供应。于是比较结果信号如同上面借助于边界扫描单元BO1，…，Bon可以缓冲存储和扫描。
当然三个扩展指令的名字(故障_输入_0，故障_输入_1以及比较_来自试验)只是示范性例子。
边界扫描试验逻辑电路不是按照成倍形式出现的。这不会降低ASIC-组件的成倍质量，因为将边界扫描试验以及故障输入只安排在试验情况时和在正常运行时边界扫描逻辑电路不是有效的。

Claims (6)

1.一种集成电子组件(ICT)，具有一定数目的接头(INP，OUP)，具有至少两个同样的、按照同步运行方式运行的核心转换电路(KK0，KK1)以及具有一个比较装置(VGL)，经过检查输入端(cpi)为了相互比较将核心转换电路(KK0，KK1)相互对应的输出端(ou0-1，ou1-1；...；ou0-n，ou1-n)的信号输入给比较装置，和为了输出故障信号当这些信号不一致时比较装置有一个比较器输出(vgs)，
其特征为，
为了检查目的，至少一个硬件故障输入(XR0，XR1)是可以由至少一个故障控制输入(cx0，cx1)控制的，其中将故障输入端(XR0，XR1)连接在比较装置(VGL)的至少一个检查输入端(cpi)的前面；
具有一定数目边界检查输出单元(BO1，...BOn)的边界检查试验逻辑电路，其输入端(oup-1，...，oup-n)各自是与核心转换电路之一的一个输出端(ou0-1，...，ou0-n)和其输出端是与组件(ITC)作为信号输出端伸出的接头(OUP)相连接的；以及
具有至少一个由边界检查试验逻辑电路控制的乘法器装置(CMX)，经过该乘法器装置在比较装置(VGL)中将从检查输入端(cpi)推导出来的比较结果信号(co1)输入给一个边界检查输出单元(BO1)。
2.按照权利要求1的集成电子组件，
其特征为，
比较装置(VGL)包括至少一个比较部件(CZ1)；
将核心转换电路相互对应的输出端(ou0-1，ou1-1)，即将每个核心转换电路(KK0，KK1)各自一个输出端引导到比较部件作为检查输入端(cpi)；和
从比较装置中将这些输出的比较相互确定的比较结果信号(co1)经过乘法器装置(CMX)输入给一个边界检查输出单元(BO1)。
3.按照权利要求1或2的集成电子组件，
其特征为，
控制逻辑电路(BSL)，至少有一个从组件(ITC)伸出的接头作为数据输入端(TDI)用于将指令信号输入给控制逻辑电路(BSL)以及至少与故障控制输入端(cx0，cx1)相连接的一个故障控制输出端(FIA)，其中将控制逻辑电路构成为，将经过数据输入端(TDI)输入的指令信号解码，从中推导出用于故障控制的指令和对应于这些指令放在至少一个故障控制输出端(FIA)上。
4.按照权利要求3的集成电子组件，
其特征为，
将控制逻辑电路(BSL)构成为组件的边界检查试验逻辑电路的一部分和将数据输入端(TDI)构成为边界检查试验逻辑电路试验接口(TAP)的试验数据输入端。
5.按照权利要求1或2的集成电子组件，
其特征为，
至少一个故障控制输入(cx0)控制一组故障输入，即核心转换电路之一(KK0)的并联的输出端(ou0-1，...，ou0-n)的检查输入端的故障输入(XR0)。
6.按照权利要求5的集成电子组件，
其特征为，
对于每个核心转换电路(KK0，KK1)各自安排了一个故障控制输入端(cx0，cx1)，故障控制输入端控制一组故障输入(XR0，XR1)。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10137697C2 (de) * 2001-08-01 2003-06-18 Infineon Technologies Ag Testeinrichtung für eine integrierte Schaltungsanordnung
US7890736B2 (en) * 2005-11-08 2011-02-15 St-Ericsson Sa Control device with flag registers for synchronization of communications between cores
US9866370B2 (en) * 2007-12-05 2018-01-09 Itt Manufacturing Enterprises, Llc Configurable ASIC-embedded cryptographic processing engine
EP2447844B1 (en) * 2010-10-26 2022-09-14 Bombardier Transportation GmbH Validating a correct operation of a HMI

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314033A (ja) * 1989-06-12 1991-01-22 Fujitsu Ltd マイクロプロセッサ比較チェック機能の検査方式
US5276690A (en) * 1992-01-30 1994-01-04 Intel Corporation Apparatus utilizing dual compare logic for self checking of functional redundancy check (FRC) logic
IT1255618B (it) * 1992-09-30 1995-11-09 Sits Soc It Telecom Siemens Unita' di controllo e di elaborazione duplicata per apparati di telecomunicazioni
DE19536226C2 (de) * 1995-09-28 2003-05-08 Infineon Technologies Ag Testbare Schaltungsanordnung mit mehreren identischen Schaltungsblöcken
DE19735163A1 (de) * 1997-08-13 1999-03-11 Siemens Ag Integrierter elektronischer Baustein mit Hardware-Fehlereinspeisung für Prüfzwecke

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Publication number Publication date
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EP1224547B1 (de) 2004-02-25
DE19951541C1 (de) 2000-10-26
EP1224547A2 (de) 2002-07-24

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