CN118248691A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的各实施例涉及半导体器件及其制造方法。增强了半导体器件的性能。浮置区域覆盖有源单元中的沟槽的底部表面。另外，该浮置区域覆盖无源单元中的沟槽的底部表面以到达该无源单元中的一对沟槽之间的半导体衬底。无源单元中的基极区域与该浮置区域之间的距离比该有源单元中的该基极区域与该浮置区域之间的距离小。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2022年12月23日提交的日本专利申请第2022-206230号的包括说明书、附图和摘要的公开内容通过引用以其整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且特别涉及一种设置有形成在沟槽中的栅极电极的半导体器件及其制造方法。
背景技术
近年来，包括诸如绝缘栅极双极晶体管(IGBT)的功率半导体元件的半导体器件已经被广泛使用。另外，作为具有低导通电阻的IGBT，采用栅极电极埋在沟槽中的结构的IGBT是已知的。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开第2013-140885号
[专利文献2]日本未审查专利申请公开第2017-157733号
例如，专利文献1公开了使用注入增强(IE)效应的具有GGEE结构的IGBT。IE效应是当IGBT处于导通状态时，通过使正空穴几乎不被释放到发射电极侧来增强漂移区域中累积的电荷浓度的技术。
应注意的是，GGEE结构中的“G”表示其中连接到栅极电势的栅极电极被埋在沟槽中的结构，并且被称为栅极沟槽。另外，GGEE结构中的“E”表示其中连接到发射极电势的栅极电极埋在沟槽中的结构，并且被称为发射极沟槽。因此，GGEE结构是其中一对发射极沟槽形成在与一对栅极沟槽分开一定程度的位置的结构。
同样如专利文献1中所公开的，为了使用IE效应，在一对栅极沟槽与一对发射极沟槽之间的半导体衬底中形成p型浮置区域。此p型浮置区域被形成为具有比一对栅极沟槽和一对发射极沟槽中的每一者更深的深度。另外，在被夹在一对栅极沟槽之间的半导体衬底中与被夹在一对发射极沟槽之间的半导体衬底中形成杂质浓度比漂移区域的杂质浓度高的n型空穴势垒区域。
另外，专利文献2公开了一种具有GGEEs结构的IGBT，其中GGEE结构的单元间距被缩小。在GGEEs结构中，一对发射极沟槽之间的距离被设置为比一对栅极沟槽之间的距离小。特别地，GGEEs结构的“s”表示一对发射极沟槽之间的距离缩小了。
发明内容
在IGBT的开关操作时的瞬态中，过多的正空穴可能累积在p型浮置区域中。因此，在瞬态中，在p型浮置区域中出现不可控的电势波动，并且该电势波动成为噪声生成的来源，使IGBT的性能降低。
专利文献1和2公开了使用寄生PMOS晶体管来释放p型浮置区域中过多的正空穴。寄生PMOS晶体管具有作为源极的p型浮置区域、作为沟道的n型空穴势垒区域和作为漏极的p型基极区域。
当正空穴被注入到p型浮置区域中时，源极的电势增加，使得在栅极电极和源极之间出现负电势差。因此，寄生PMOS晶体管导通，并且p型浮置区域中的正空穴向漏极释放。
该寄生PMOS晶体管形成在一对栅极沟槽和一对发射极沟槽两者中。这里，本申请的发明人已经在使用短路、反向偏置安全操作区(RBSOA)等的短路耐受测试中的稳健性方面研究了IGBT。因此，本申请的发明人已经发现，如果允许增加在一对发射极沟槽的寄生PMOS晶体管中流动的空穴电流、并且允许减少在一对栅极沟槽的寄生PMOS晶体管中流动的空穴电流，则可以增强稳健性。
本申请的主要目的是增强短路、RBSOA等的稳健性，从而增强具有此类IGBT的半导体器件的性能。根据本说明书和附图的描述，本发明的其他目的和新颖特征将变得显而易见。
在本申请公开的实施例中，本申请公开的典型发明将简要描述如下。
根据一个实施例的半导体器件包括：第一导电类型的半导体衬底，具有上表面和下表面；第一沟槽、第二沟槽、第三沟槽和第四沟槽，半导体衬底的上表面侧形成在半导体衬底中；第一栅极电极，形成在第一沟槽中，其中第一栅极绝缘膜***在第一栅极电极与第一沟槽之间；第二栅极电极，形成在第二沟槽中，其中第二栅极绝缘膜***在第二栅极电极与第二沟槽之间；第三栅极电极，形成在第三沟槽中，其中第三栅极绝缘膜***在第三栅极电极与第三沟槽之间；第四栅极电极，形成在第四沟槽中，其中第四栅极绝缘膜***在第四栅极电极与第四沟槽之间；第一导电类型的第一空穴势垒区域，半导体衬底的上表面侧上形成在第一沟槽与第二沟槽之间的半导体衬底中；第二导电类型的第一基极区域，该第二导电类型是与第一导电类型相反的导电类型，该第一基极区域形成在第一空穴势垒区域中；第一导电类型的发射极区域，形成在第一基极区域中；第一导电类型的第二空穴势垒区域，在半导体衬底的上表面侧形成在第三沟槽与第四沟槽之间的半导体衬底中；第二导电类型的第二基极区域，形成在第二空穴势垒区域中；以及第二导电类型的第一浮置区域，在半导体衬底的上表面侧形成在第二沟槽与第三沟槽之间的半导体衬底中。第一浮置区域覆盖第二沟槽的第二底部表面，并且覆盖第三沟槽的第三底部表面以到达第三沟槽与第四沟槽之间的半导体衬底，并且第二基极区域与第一浮置区域之间的第一距离比第一基极区域与第一浮置区域之间的第二距离小。
根据一个实施例的制造半导体器件的方法包括：(a)制备第一导电类型的半导体衬底，该半导体衬底具有上表面和下表面；(b)在半导体衬底的上表面侧，在半导体衬底中形成第一导电类型的第一空穴势垒区域和第一导电类型的第二空穴势垒区域；(c)在半导体衬底的上表面侧，在半导体衬底中形成导电类型与第一导电类型相反的第二导电类型的第一浮置区域；(d)在半导体衬底的上表面侧，在半导体衬底中形成第一沟槽、第二沟槽、第三沟槽和第四沟槽；(e)在(d)之后，在第一沟槽中形成第一栅极绝缘膜，在第二沟槽中形成第二栅极绝缘膜，在第三沟槽中形成第三栅极绝缘膜，并且在第四沟槽中形成第四栅极绝缘膜；(f)在(e)之后，在第一沟槽中形成第一栅极电极，其中第一栅极绝缘膜***在第一栅极电极与第一沟槽之间，在第二沟槽中形成第二栅极电极，其中第二栅极绝缘膜***在第二栅极电极与第二沟槽之间，在第三沟槽中形成第三栅极电极，其中第三栅极绝缘膜***在第三栅极电极与第三沟槽之间，并且在第四沟槽中形成第四栅极电极，其中第四栅极绝缘膜***在第四栅极电极与第四沟槽之间；(g)在(f)之后，在第一空穴势垒区域中形成第二导电类型的第一基极区域，并且在第二空穴势垒区域中形成第二导电类型的第二基极区域；以及(h)在(g)之后，在第一基极区域中形成第一导电类型的发射极区域。第一沟槽具有第一侧表面、与第一侧表面相对的第二侧表面以及将第一侧表面连接到第二侧表面的第一底部表面，第二沟槽具有第三侧表面、与第三侧表面相对的第四侧表面、以及将第三侧表面连接到第四侧表面的第二底部表面，第三沟槽具有第五侧表面、与第五侧表面相对的第六侧表面、以及将第五侧表面连接到第六侧表面的第三底部表面，第四沟槽具有第七侧表面、与第七侧表面相对的第八侧表面、以及将第七侧表面连接到第八侧表面的第四底部表面，第一沟槽和第二沟槽被设置成彼此间隔开以第二侧表面和第三侧表面彼此相邻，第三沟槽和第四沟槽被设置成彼此间隔开以第六侧表面和第七侧表面彼此相邻，第一空穴势垒区域形成在第二侧表面与第三侧表面之间的半导体衬底中，第二空穴势垒区域形成在第六侧表面与第七侧表面之间的半导体衬底中，第一浮置区域形成在第四侧表面和第五侧表面之间的半导体衬底中，覆盖第二底部表面，并且覆盖第三底部表面以延伸超过第六侧表面，并且第二基极区域与第一浮置区域之间的第一距离比第一基极区域与第一浮置区域之间的第二距离短。
根据一个实施例，可以增强半导体器件的性能。
附图说明
图1是示出根据第一实施例的半导体器件的平面图。
图2是示出根据第一实施例的半导体器件的主要部件的平面图。
图3是根据第一实施例的半导体器件的截面视图。
图4是示出根据第一实施例的半导体器件的主要部件的截面视图。
图5是由本申请的发明人进行的实验得到的实验数据。
图6是由本申请的发明人进行的实验得到的实验数据。
图7是指示根据第一实施例的半导体器件的制造过程的截面视图。
图8是指示从图7继续的制造过程的截面视图。
图9是指示从图8继续的制造过程的截面视图。
图10是指示从图9继续的制造过程的截面视图。
图11是指示从图10继续的制造过程的截面视图。
图12是指示从图11继续的制造过程的截面视图。
图13是指示从图12继续的制造过程的截面视图。
图14是指示从图13继续的制造过程的截面视图。
图15是指示从图14继续的制造过程的截面视图。
图16是指示从图15继续的制造过程的截面视图。
图17是示出根据第二实施例的半导体器件的截面视图。
图18是指示根据第二实施例的半导体器件的制造过程的截面视图。
图19是指示从图18继续的制造过程的截面视图。
图20是指示从图19继续的制造过程的截面视图。
图21是示出GGEEs结构和GGEE结构的截面视图。
图22是指示根据第三实施例的半导体器件的制造过程的截面视图。
图23是示出根据研究示例的半导体器件的主要部件的截面视图。
图24是指示根据研究示例的半导体器件的制造过程的截面视图。
图25是指示从图24继续的制造过程的截面视图。
具体实施方式
下面将参考附图详细描述本申请的实施例。应注意的是，在用于描述实施例的所有附图中，具有相同功能的组件由相同的附图标记表示，并且省略其重复描述。另外，除非在以下实施例中特别需要，否则原则上不重复相同或类似部件的描述。
另外，本申请中描述的X方向、Y方向和Z方向彼此交叉且正交。在本申请中，Z方向被用作结构元件的竖直方向、高度方向或厚度方向进行描述。另外，在本申请中使用的“平面图”、“在平面图中”或类似表达意味着由X方向和Y方向形成的平面是“平面”并且此“平面”是从Z方向观察的。
第一实施例
半导体器件的结构
在下文中，参考图1至图4，将描述根据第一实施例的半导体器件100的结构。
图1是示出半导体器件100的半导体芯片的平面图。如图1中所示，半导体器件100的大部件被发射极电极EE覆盖。在平面图中，栅极布线GW形成为围绕发射极电极EE。
尽管这里未示出，但是发射极电极EE和栅极布线GW覆盖有保护膜，诸如聚酰亚胺膜。在发射极电极EE和栅极布线GW上的部件保护膜中提供开口，在开口中暴露的区域用作发射极焊盘EP和栅极焊盘GP。诸如接合线或夹子(铜板)的外部连接构件连接在发射极焊盘EP和栅极焊盘GP上，使得半导体器件100电连接到另一半导体芯片、布线衬底等。
半导体器件100包括单元区域和围绕单元区域的周边区域。在单元区域中形成诸如IGBT的主半导体元件。在周边区域中形成栅极布线GW等。图1中示出的区域1A指示单元区域的一部分。
图2是示出对应于图1中示出的区域1的主要部件的平面图。图2中示出的IGBT是使用IE效应的GGEEs结构的IGBT。半导体器件100具有用于执行IGBT的主要操作的有源单元AC，以及除有源单元AC之外的无源单元IAC。
如图2中所示，多个沟槽TR在Y方向上延伸并且在X方向上彼此相邻。在有源单元AC中的沟槽TR中的每个沟槽中形成栅极电极GE1。在无源单元IAC中的沟槽TR中的每个沟槽中形成栅极电极GE2。形成在有源单元AC中的沟槽TR和形成在其中的栅极电极GE1构成栅极沟槽。形成在无源单元IAC中的沟槽TR和形成在其中的栅极电极GE2构成发射极沟槽。
有源单元AC中的栅极电极GE1具有与其电连接的栅极布线GW，以在IGBT操作时被供应栅极电势。无源单元IAC中的栅极电极GE2具有与其电连接的发射极电极EE，以在IGBT操作时被供应发射极电势。另外，有源单元AC中的基极区域PB和发射极区域NE以及无源单元IAC中的基极区域PB具有与其电连接的发射极电极EE，以在IGBT操作时被供应发射极电势。
图3是沿着图2中所示的线A-A截取的截面视图。半导体器件100包括具有上表面和下表面的n型半导体衬底SUB。半导体衬底SUB具有n型漂移区域NV。这里，n型半导体衬底SUB本身构成漂移区域NV。应注意的是，半导体衬底SUB可以是n型硅衬底和通过将磷(P)掺杂到硅衬底中以通过外延生长而生长而获得的n型硅层的层叠层。在此情况下，具有的杂质浓度低于n型硅衬底的n型硅层构成漂移区域NV。
在半导体衬底SUB的下表面侧，在半导体衬底SUB中形成n型场截止区域(杂质区域)NS。场截止区域NS的杂质浓度高于漂移区域NV的杂质浓度。提供场截止区域NS是为了在关断IGBT时防止从半导体衬底SUB的上表面侧上的pn结延伸的耗尽层到达p型集电极区域PC。
在半导体衬底SUB的下表面侧，在半导体衬底SUB中形成p型集电极区域(杂质区域)PC。集电极区域PC定位在场截止区域NS下方。
在半导体衬底SUB的下表面下方，形成集电极电极CE。集电极电极CE电连接到集电极区域PC，向集电极区域PC供应集电极电势。集电极电极CE例如是单层金属膜(诸如Au膜、Ni膜、Ti膜或AlSi膜)，或是通过适当地层叠这些膜而获得的多层金属膜。
在半导体衬底SUB的上表面侧上，在半导体衬底SUB中形成有沟槽TR。沟槽TR中的每个沟槽穿透稍后描述的发射极区域NE和基极区域PB，并且到达半导体衬底SUB。沟槽TR的深度例如为2μm或大于2μm且5μm或小于5μm。
在沟槽TR中形成栅极绝缘膜GI。在栅极绝缘膜GI***在栅极电极GE1或GE2与沟槽TR之间的情况下，栅极电极GE1或GE2形成在沟槽TR中。栅极绝缘膜GI是绝缘膜，并且例如是氧化硅膜。栅极电极GE1或GE2是导电膜并且例如是掺杂有n型杂质的多晶硅膜。栅极绝缘膜GI的厚度例如为70nm或大于70nm且150nm或小于150nm。
在有源单元AC中的半导体衬底SUB的上表面侧上，在一对沟槽TR(一对栅极电极GE1)之间的半导体衬底SUB中形成空穴势垒区域(杂质区域)NHB。空穴势垒区域NHB的杂质浓度比漂移区域NV的杂质浓度高。
在空穴势垒区域NHB中形成p型基极区域(杂质区域)PB。在p型基极区域PB中形成n型发射极区域(杂质区域)NE。发射极区域NE的杂质浓度比漂移区域NV的杂质浓度高。基极区域PB形成为比沟槽TR的深度浅，发射极区域NE形成为比基极区域PB的深度浅。
应注意的是，如图2中所示，多个发射极区域NE形成在一对沟槽TR(一对栅极电极GE1)之间以沿着Y方向彼此间隔开预定距离。定位在邻近栅极电极GE1的发射极区域NE下方的基极区域PB被用作沟道区域。
在无源单元IAC中的半导体衬底SUB的上表面侧上，在一对沟槽TR(一对栅极电极GE2)之间的半导体衬底SUB中形成空穴势垒区域NHB。另外，在栅极电极GE1与栅极电极GE2之间的半导体衬底SUB中形成p型浮置区域(杂质区域)PF。在空穴势垒区域NHB和浮置区域PF中形成p型基极区域PB。基极区域PB的杂质浓度低于浮置区域PF的杂质浓度。
浮置区域PF和形成在浮置区域PF中的基极区域PB没有电连接到栅极布线GW和发射极电极EE并且没有被供应电势，从而处于电浮置状态。
在有源单元AC和无源单元IAC中，在半导体衬底SUB的上表面之上形成层间绝缘膜IL以覆盖沟槽TR中的每个沟槽。层间绝缘膜IL例如是氧化硅膜。层间绝缘膜IL的厚度例如为600nm或大于600nm且1500nm或小于1500nm。
在有源单元AC中，孔CH穿透层间绝缘膜IL和发射极区域NE，并且到达基极区域PB的内部。孔CH形成为与发射极区域NE和基极区域PB接触。
在孔CH的上侧上，层间绝缘膜IL凹陷。特别地，定位得比半导体衬底SUB的上表面的孔CH高的开口的尺寸大于定位得比半导体衬底SUB的上表面低的孔CH的开口的尺寸。因此，发射极区域NE的上表面的一部分从层间绝缘膜IL暴露出来。因此，在接触孔CH中，发射极电极EE不仅与发射极区域NE的侧表面接触，而且与发射极区域NE的部件上表面接触。这使得可以减小发射极电极EE与发射极区域NE之间的接触电阻。
在无源单元IAC中，孔CH穿透层间绝缘膜IL并且到达基极区域PB的内部。另外，在平面图中，孔CH形成为与栅极电极GE2重叠。因此，无源单元IAC中的孔CH形成为与栅极电极GE2和基极区域PB接触。
在有源单元AC和无源单元IAC中的每一者中，在孔CH的底部部分周围的基极区域PB中形成p型高浓度扩散区域(杂质区域)PR。高浓度扩散区域PR的杂质浓度比基极区域PB的杂质浓度高。设置高浓度扩散区域PR以降低到发射极电极EE的接触电阻并且防止闩锁。
插塞PG埋在孔CH中。插塞PG包括势垒金属膜和形成在势垒金属膜上的导电膜。势垒金属膜例如是包括钛膜和形成在钛膜上的氮化钛膜的叠层膜。导电膜由例如钨膜形成。
应注意的是，尽管这里没有提供图示，但是孔CH也形成在栅极电极GE1中的每个栅极的一部分上，并且插塞PG也埋在该孔CH中。
发射极电极EE形成在层间绝缘膜IL上。发射极电极EE通过孔CH(插塞PG)电连接到发射极区域NE、基极区域PB、高浓度扩散区域PR和栅极电极GE2，向这些区域供应发射极电势。注意，尽管这里没有提供图示，但是在与发射极电极EE相同的过程中形成的栅极布线GW也形成在层间绝缘膜IL上。栅极布线GW通过孔CH(插塞PG)电连接到栅极电极GE1，向栅极电极GE1供应栅极电势。
此类发射极电极EE和栅极布线GW包括例如势垒金属膜和形成在势垒金属膜上的导电膜。势垒金属膜是例如TiW膜。导电膜是例如添加有铜或硅的铝合金膜。铝合金膜是发射极电极EE和栅极布线GW的主要导电膜，并且比TiW膜足够厚。
第一实施例的主要特征
图4是示出了图3中的截面结构的沟槽TR及其周边的细节的主要部件的截面视图。
如图4中所示，形成在有源单元AC中的一对沟槽TR中的一个沟槽TR具有侧表面SS1、与侧表面SS1相对的侧表面SS2以及将侧表面SS1连接到侧表面SS2的底部表面BS1。有源单元AC中的一对沟槽TR中的另一沟槽具有侧表面SS3、与侧表面SS3相对的侧表面SS4、以及将侧表面SS3连接到侧表面SS4的底部表面BS2。一个沟槽TR和另一个沟槽TR被设置成彼此间隔开，使得侧表面SS2与侧表面SS3彼此相邻。
另外，形成在无源单元IAC中的一对沟槽TR中的一个沟槽具有侧表面SS5、与侧表面SS5相对的侧表面SS6以及将侧表面SS5连接到侧表面SS6的底部表面BS3。无源单元IAC中的一对沟槽TR中的另一沟槽具有侧表面SS7、与侧表面SS7相对的侧表面SS8以及将侧表面SS7连接到侧表面SS8的底部表面BS4。一个沟槽TR和另一沟槽TR被设置成彼此间隔开，使得侧表面SS6与侧表面SS7彼此相邻。
注意到，无源单元IAC中的一对沟槽TR之间的间隔比有源单元AC中的一对沟槽TR之间的间隔小。换句话说，侧表面SS6与侧表面SS7之间的距离比侧表面SS2与侧表面SS3之间的距离小。
浮置区域PF中的每个浮置区域覆盖有源单元AC中的沟槽TR的底部表面BS1和底部表面BS中的每一者，并且覆盖无源单元IAC中的沟槽TR的底部表面BS3和底部表面BS4中的每一者。另外，浮置区域PF中的每个浮置区域也在横向方向(X方向)上扩散以到达有源单元AC中的沟槽TR之间的半导体衬底SUB，并且到达无源单元IAC中的沟槽TR之间的半导体衬底SUB。浮置区域PF不仅覆盖沟槽TR的底部表面，而且进一步在横向方向(X方向)上延伸，使得可以减轻沟槽TR正下方的电场集中，允许提高结击穿电压。
换句话说，形成在侧表面SS1侧上的半导体衬底SUB中的浮置区域PF覆盖底部表面BS1以延伸超过侧表面SS2。形成在侧表面SS4和侧表面SS5之间的半导体衬底SUB中的浮置区域PF覆盖底部表面BS2以延伸超过侧表面SS3。这些浮置区域PF(覆盖有源单元AC中的一对沟槽TR的底部表面的浮置区域PF)彼此不接触并且彼此间隔开。
另外，形成在侧表面SS4和侧表面SS5之间的半导体衬底SUB中的浮置区域PF覆盖底部表面BS3以延伸超过侧表面SS6。形成在侧表面SS8侧上的半导体衬底SUB中的浮置区域PF覆盖底部表面BS4以延伸超过侧表面SS7。这些浮置区域PF(覆盖无源单元IAC中的一对沟槽TR的底部表面的浮置区域PF)彼此接触。
注意，有源单元AC中的空穴势垒区域NHB形成在侧表面SS2与侧表面SS3之间的半导体衬底SUB中，无源单元IAC中的空穴势垒区域NHB形成在侧表面SS6与侧表面SS7之间的半导体衬底SUB中。
图5示出了一对沟槽TR之间的有源单元AC中的半导体衬底SUB的杂质浓度的分布(虚线)和一对沟槽TR之间的无源单元IAC中的半导体衬底SUB的杂质浓度的分布(实线)。注意，有源单元AC中的半导体衬底SUB的杂质浓度的分布(虚线)在靠近侧表面SS2或侧表面SS3的位置处获得，并且无源单元IAC中的半导体衬底SUB的杂质浓度的分布(实线)在靠近侧表面SS6或侧表面SS7的位置处获得。
这里，聚焦于有源单元AC和无源单元IAC中的每一者的寄生PMOS晶体管，无源单元IAC中的寄生PMOS晶体管的沟道长度比有源单元AC中的寄生PMOS晶体管的沟道长度短。
特别地，如图4和图5中所示，在无源单元IAC中基极区域PB与浮置区域PF之间的距离Diac比在有源单元AC中基极区域PB与浮置区域PF之间的距离Dac短。注意，距离Diac是沿侧表面SS6或侧表面SS7的距离，并且距离Dac是沿侧表面SS2或侧表面SS3的距离。换句话说，空穴势垒区域NHB沿侧表面SS6或侧表面SS7的深度比空穴势垒区域NHB沿侧表面SS3的侧表面SS2的深度大。
另外，如图5中所示，在无源单元IAC中的空穴势垒区域NHB中，在浮置区域PF与空穴势垒区域NHB之间的边界附近的部分处的空穴势垒区域NHB的杂质浓度比有源单元AC中在与上面所描述的部分相同的深度处的空穴势垒区域NHB的杂质浓度低。具体地，无源单元IAC中的寄生PMOS晶体管的沟道区域的一部分可能导通。
无源单元IAC中的寄生PMOS晶体管以上面所描述的方式配置，允许无源单元IAC中的寄生PMOS晶体管以比有源单元AC中的寄生PMOS晶体管更高的速度操作。
因此，在IGBT的开关操作时的瞬态中，当寄生PMOS晶体管导通时，流过无源单元IAC中的寄生PMOS晶体管的空穴电流增加，并且流过有源单元AC中的寄生PMOS晶体管的空穴电流减少。
下面，参考图6、图23、图24和图25，对第一实施例中的IGBT和研究示例中的IGBT执行比较。图23示出了由本申请的发明人基于专利文献1等执行的研究示例中的IGBT。应注意的是，与第一实施例的图4一样，图23示出了沟槽TR和沟槽TR周围的部件结构。
尽管稍后将给出详细描述，但是在第一实施例中，通过高能离子注入，离子注入层NHB1至NHB3以及离子注入层PF1和PF2形成在更靠近要形成浮置区域PF和空穴势垒区域NHB的区域的区域。例如，离子注入层PF1的杂质浓度的峰值位置与相应沟槽TR的底部表面BS1至BS4的位置基本上相同，或比相应沟槽TR的底部表面BS1至BS4的位置更深。然后，在形成沟槽TR之后，在例如1100℃的相对低的温度下对半导体衬底SUB进行热处理，并且相应地，形成了浮置区域PF和空穴势垒区域NHB。
同时，在研究示例中，如图24和图25中所示，在对半导体衬底SUB施加低能离子注入以形成离子注入层PF4和离子注入层NHB4之后，形成沟槽TR。此后，在高温下执行长时间的热处理，例如，在1200℃的条件下持续30分钟，包含在离子注入层PF4和离子注入层NHB4中的杂质扩散，从而形成浮置区域PF和空穴势垒区域NHB。
在该研究示例中，在杂质扩散时，杂质在横向方向上的扩散很可能被沟槽TR干扰。因此，浮置区域PF向一对沟槽TR之间的区域的扩散量在无源单元IAC与有源单元AC之间变得基本上相同。注意，当加强热处理以使扩散量更大时，覆盖无源单元IAC中的一对沟槽TR的底部表面的两个浮置区域PF也可以彼此接触。
具体地，如图23中所示，在研究示例中，距离Diac与距离Dac基本上相同。换句话说，无源单元IAC中的寄生PMOS晶体管的沟道长度与有源单元AC中的寄生PMOS晶体管的沟道长度基本上相同。
图6指示使用典型短路进行短路耐受测试的实验结果。应注意的是，在此测试中，电源电压被设置为400V，并且通过向栅极电极GE1施加0V至15V的电压来评估短路耐受时间。如图6的曲线图所示，很明显，第一实施例中的集电极电流Ic和集电极电压Vc的短路耐受时间两者都比研究示例中的改进得多。
另外，图6的表1指示通过计算负载短路所需的能量获得的结果。图6的表2指示在第一实施例和研究示例的每一者中的通过计算无源单元IAC的霍尔电流值相对于有源单元AC的霍尔电流值的比率的结果。很明显，第一实施例中负载短路所需的能量大于研究示例中的能量并且第一实施例中的短路耐受时间比研究示例中的短路耐受时间改进得多。另外，第一实施例中的无源单元IAC的霍尔电流值比研究示例中的无源单元IAC的霍尔电流值大。因此，在有源单元AC中不太可能发生闩锁击穿，并且减轻了有源单元AC上的热负载集中，使得可以改进RBSOA。
如上面所描述的，根据第一实施例，可以增强负载短路、RBSOA等的稳健性，使得可以增强具有IGBT的半导体器件100的性能。
半导体器件的制造方法
下面，参考图7至图16，将描述根据第一实施例的半导体器件100的制造方法中包括的每个过程。
如图7中所示，首先，提供具有上表面和下表面的n型半导体衬底SUB。如上面所描述的，尽管这里n型半导体衬底SUB本身构成漂移区域NV，但是半导体衬底SUB可以是n型硅衬底和通过向硅衬底中掺杂磷(P)以通过外延生长而生长的n型硅层的叠层。
如图8中所示，在半导体衬底SUB中形成离子注入层NHB1至NHB3。首先，在半导体衬底SUB的上表面上，形成抗蚀剂图案RP1。抗蚀剂图案RP1具有用于在后续步骤中打开将用作有源单元AC和无源单元IAC中的每一者的空穴势垒区域NHB的区域的图案。接下来，利用抗蚀剂图案RP1作为掩模，从半导体衬底SUB的上表面侧对半导体衬底SUB执行多次n型离子注入。这里，将给出要执行第三轮n型离子注入的情况作为示例。注意，在第三轮n型离子注入之后，执行灰化处理以去除抗蚀剂图案RP1。
第一轮n型离子注入是在以1000keV的能量和3.0×1012/cm2的剂量量注入磷(P)作为离子种类的条件下执行的。因此，在半导体衬底SUB中形成离子注入层NHB1。
第二轮n型离子注入是在以600keV的能量和3.0×1012/cm2的剂量量注入磷(P)作为离子种类的条件下执行的。因此，在半导体衬底SUB中形成离子注入层NHB2。在平面图中，离子注入层NHB2形成在半导体衬底SUB中、在与离子注入层NHB1重叠的区域处，并且被定位得比离子注入层NHB1高。
第三轮n型离子注入是在以300keV的能量和4.0×1012/cm2的剂量量注入磷(P)作为离子种类的条件下执行的。因此，在半导体衬底SUB中形成离子注入层NHB3。在平面图中，离子注入层NHB3形成在半导体衬底SUB中、在与离子注入层NHB2重叠的区域处，并且被定位得比离子注入层NHB2高。
在该情况下，能量越大，离子注入层形成得越深。然而，当执行离子注入时，在半导体衬底SUB中生成晶体缺陷。当从浅位置开始依次形成离子注入层时，在深位置处执行离子注入时，杂质浓度的分布可能由于在浅位置生成的晶体缺陷而被扰乱。因此，优选的是，可以首先在更深的位置处执行离子注入。
特别地，尽管第一轮至第三轮n型离子注入的能量彼此不同，但是优选地首先执行具有较大能量的n型离子注入。因此，优选的是，首先执行第一轮n型离子注入，其次执行第二轮n型离子注入，然后最后执行第三轮n型离子注入。
另外，当离子注入的剂量较大时，生成晶体缺陷的可能性变得较高。因此，优选的是，首先执行的离子注入的剂量是小的，并且随后执行的离子注入的剂量较大。因此，可以尽可能多地抑制由于晶体缺陷引起的杂质浓度分布的扰动。
另外，第一轮至第三轮n型离子注入以垂直于半导体衬底SUB的上表面的角度执行。在深位置的离子注入中，离子彼此碰撞并且很可能被散射。因此，要在更深位置处形成的离子注入层可能在横向方向上延伸。因此，离子注入层NHB1的宽度比离子注入层NHB2的宽度大，并且离子注入层NHB2的宽度比离子注入层NHB3的宽度大。
如图9中所示，在半导体衬底SUB中形成离子注入层PF1和PF2。首先，在半导体衬底SUB的上表面之上形成抗蚀剂图案RP2。抗蚀剂图案RP2具有用于打开将用作浮置区域PF的区域的图案。接下来，利用抗蚀剂图案RP2作为掩模，从半导体衬底SUB的上表面侧对半导体衬底SUB执行多次p型离子注入。这里，将给出第二轮p型离子注入的情况作为示例。注意，在第二轮p型离子注入之后，执行灰化处理以去除抗蚀剂图案RP2。
第一轮p型离子注入在硼(B)作为离子种类以1250keV的能量和1.25×1013/cm2的剂量注入的条件下执行。因此，离子注入层PF1形成在半导体衬底SUB中。
第二轮p型离子注入在以硼(B)作为离子种类以300keV的能量和2.75×1013/cm2的剂量注入的条件下执行。因此，离子注入层PF2形成在半导体衬底SUB中。在平面图中，离子注入层PF2形成在半导体衬底SUB中、在与离子注入层PF1重叠的位置处，并且被定位得比离子注入层PF1高。
同样在该情况下，用于第一轮和第二轮p型离子注入的能量彼此不同。然而，出于与第一轮至第三轮n型离子注入相同的原因，优选首先执行具有较大能量和低浓度的p型离子注入。因此，优选首先执行第一轮p型离子注入，然后执行第二轮p型离子注入。另外，第一轮和第二轮p型离子注入也以垂直于半导体衬底SUB的上表面的角度执行。出于与离子注入层NHB1至NHB3的每个宽度的关系相同的原因，离子注入层PF1的宽度比离子注入层PF2的宽度大。
应注意的是，可以在形成离子注入层NHB1至NHB3的制造过程之前执行形成离子注入层PF1和PF2的制造过程。
接下来，在形成离子注入层NHB1至NHB3以及离子注入层PF1和PF2之后，对半导体衬底SUB执行热处理。该热处理在充满惰性气体(诸如氮气(例如，在700℃或大于700℃且950℃或小于950℃的条件下))的气氛中执行30秒或大于30秒且150秒或小于150秒。更优选地，该热处理在950℃或小于950℃的条件下执行30秒。
该热处理激活被包含在离子注入层PF1和PF2中的每一者中的杂质(B)，同时激活被包含在离子注入层NHB1至NHB3中的每一者中的杂质(P)。另外，该热处理使得在离子注入时生成的晶体缺陷变得正常。
如图10中所示，在半导体衬底SUB的上表面侧上，在半导体衬底SUB中形成沟槽TR。首先，例如通过CVD在半导体衬底SUB的上表面之上形成氧化硅膜。接下来，在氧化硅膜之上形成具有开口的抗蚀剂图案。接下来，利用抗蚀剂图案作为掩模，执行各向异性蚀刻以在氧化硅膜上执行图案化，从而形成硬掩模HM。接下来，执行灰化处理以去除抗蚀剂图案。
接下来，利用硬掩模HM作为掩模，执行各向异性蚀刻以在半导体衬底SUB中形成沟槽TR。然后，例如，通过用包含氢氟酸的溶液进行湿法蚀刻，去除硬掩模HM。
如图11中所示，在沟槽TR内部和半导体衬底SUB的上表面之上形成牺牲氧化物膜IF1。因此，形成在半导体衬底SUB中的受损层被去除。随后，例如，通过用含氢氟酸的溶液进行各向同性蚀刻，去除牺牲氧化物膜。
注意，通过执行热处理在半导体衬底SUB上形成牺牲氧化物膜IF1。如图9中所示，该热处理是在比活化杂质的热处理更高的温度和更长的时间条件下执行的。例如，该热处理在充满氧气的气氛中，在1100℃的条件下执行30分钟或大于30分钟且60分钟或小于60分钟。因此，包含在离子注入层PF1和PF2中的每一者中的杂质(B)和包含在离子注入层NHB1至NHB3中的每一者中的杂质(P)扩散，使得形成P型浮置区域PF和n型空穴势垒区域NHB。
在第一实施例中，在图11中的热处理之前的时间点，已经执行了多轮离子注入，由此离子注入层NHB1至NHB3以及离子注入层PF1和PF2更靠近将要形成浮置区域PF和空穴势垒区域NHB的区域形成。特别地，预先在深的位置处形成离子注入层NHB1和离子注入层PF1。沟槽TR形成为使得沟槽TR的底部表面BS1至BS4的位置低于离子注入层PF1。例如，离子注入层PF1的杂质浓度的峰值位置与沟槽TR的底部表面BS1至BS4的位置基本上相同，或比沟槽TR的底部表面BS1至BS4的位置更深。在研究示例中，热处理在更高温度和更长时间(1200℃，30分钟)的条件下执行。然而，在第一实施例中，热处理可以在低温条件下执行。
另外，如在研究示例中，在图11中的热处理时，杂质的扩散不受沟槽TR的阻碍，因此，沟槽TR中的每个沟槽的底部部分容易被浮置区域PF中的每个浮置区域覆盖。另外，在无源单元IAC中的一对沟槽TR之间，两个相邻的浮置区域PF可能彼此接触。
在这一点上，浮置区域PF中的每个浮置区域和沟槽TR中的每个沟槽的位置关系如图4中所示。具体地，底部表面BS1至BS4中的每一者被浮置区域PF中的每个浮置区域覆盖。另外，在无源单元IAC中的一对沟槽TR之间，两个相邻的浮置区域PF彼此接触。另外，从半导体衬底SUB的上表面开始的无源单元IAC中的一对沟槽TR之间的浮置区域PF的位置比从半导体衬底SUB的上表面开始的有源单元AC中的一对沟槽TR之间的浮置区域PF的位置浅。
如图12中所示，在沟槽TR中形成栅极绝缘膜GI和导电膜CF1。首先，通过热氧化在沟槽TR中和半导体衬底SUB的上表面之上形成栅极绝缘膜GI。栅极绝缘膜GI是通过用氧气和氢气在例如950℃的条件下热处理60分钟而形成的氧化硅膜。
接下来，例如通过CVD，在沟槽TR中以及半导体衬底SUB的上表面之上形成导电膜CF1以掩埋沟槽TR中的每个沟槽TR的内部，其中栅极绝缘膜GI***在沟槽TR与导电膜CF1之间。导电膜CF1是掺杂有例如n型杂质的多晶硅膜。
如图13中所示，在沟槽TR中的每个沟槽中形成栅极绝缘膜G1和栅极电极GE1或GE2。首先，通过各向异性蚀刻，去除形成在沟槽TR外部的导电膜CF1。形成在沟槽TR中的每个沟槽中的导电膜CF1保留作为栅极电极GE1或GE2。接下来，通过各向同性蚀刻或各向异性蚀刻，或结合这些蚀刻技术执行的蚀刻，去除形成在中的沟槽TR中的每个沟槽外部的栅极绝缘膜GI。
如图14中所示，通过光刻和离子注入，在半导体衬底SUB的上表面侧，在半导体衬底SUB中形成p型基极区域PB(浮置区域PF和空穴势垒区域NHB)。接下来，通过光刻和离子注入，在有源单元AC的基极区域PB中选择性地形成n型发射极区域NE。随后，执行用于激活被包含在基极区域PB和发射极区域NE中的杂质的热处理。
应注意的是，在这一点上，浮置区域PF中的每个浮置区域和基极区域PB中的每个基极区域被形成为具有图4所示的距离Diac与距离Dac之间的关系。另外，配置了图5中示出的杂质浓度的分布。
如图15中所示，首先，在有源单元AC和无源单元IAC中，例如通过CVD，在半导体衬底SUB的上表面之上形成层间绝缘膜IL以覆盖沟槽TR。层间绝缘膜IL例如是氧化硅膜。
接下来，通过光刻和各向异性蚀刻，在有源单元AC中，在层间绝缘膜IL、发射极区域NE和基极区域PB中形成孔CH。孔CH的底部部分定位在基极区域PB中。
这里，在平面图中，孔CH也形成在无源单元IAC中，并且该孔CH形成为与栅极电极GE2重叠。因此，无源单元IAC中的孔CH形成为与栅极电极GE2和基极区域PB接触。应注意的是，尽管未图示，但是孔CH也形成在一些栅极电极GE1上方。
接下来，通过光刻和离子注入，在孔CH的底部部分处，在基极区域PB中选择性地形成p型高浓度扩散区域PR。接下来，层间绝缘膜IL经受各向同性蚀刻，使得层间绝缘膜IL凹陷。因此，定位在半导体衬底SUB的上表面上的孔CH的开口宽度变得比定位在半导体衬底SUB中的孔CH的开口宽度大。
如图16中所示，插塞PG形成在孔CH中。首先，在孔CH中和层间绝缘膜IL之上形成势垒金属膜。例如，通过溅射在孔CH中和层间绝缘膜IL之上形成钛膜，并且例如通过溅射在钛膜之上形成氮化钛膜，使得可以形成势垒金属膜。接下来，以掩埋孔CH的内部的方式，例如，通过CVD在势垒金属膜之上形成包括钨膜的导电膜。接下来，通过各向异性蚀刻，去除形成在孔CH外部的导电膜和势垒金属膜。因此，以掩埋孔CH的内部的方式形成插塞PG。
接下来，在层间绝缘膜IL上形成发射极电极EE。首先，例如，通过溅射在层间绝缘膜IL上形成TiW膜，并且例如，通过溅射在TiW膜上形成铝合金膜。接下来，通过光刻和干法蚀刻，TiW膜和铝合金膜被图案化以形成发射极电极EE。应注意的是，尽管这里未图示，但是栅极布线GW也通过与形成发射极电极EE相同的过程而形成在层间绝缘膜IL上。
此后，通过下面的制造过程，获得了图3中示出的结构。首先，从半导体衬底SUB的下表面侧执行离子注入，使得形成n型场截止区域NS和p型集电极区域PC。在执行离子注入以形成这些区域之后，对这些区域执行激光退火，激活包含在场截止区域NS和集电极区域PC中的杂质。接下来，在半导体衬底SUB的下表面下方，例如，通过溅射形成诸如Au膜、Ni膜和Ti膜或AlSi膜的金属膜。此金属膜用作集电极电极CE。根据需要，集电极电极CE可以是通过将上述金属膜层叠在另一个金属膜的顶部上而获得的层叠膜。
第二实施例
下面将参考图17至图21描述根据第二实施例的半导体器件100及其制造方法。注意，在下面的描述中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例的重复描述。
在第二实施例中，浮置区域PF的制造过程被设计成更明确地(positively)使得无源单元IAC的寄生PMOS晶体管的沟道长度变小。因此，在第二实施例中，如图17中所示，从半导体衬底SUB的上表面开始的无源单元IAC的一对沟槽TR之间的浮置区域PF的位置比第一实施例中的浅。因此，图4中描述的距离Diac比第一实施例中的距离短。
下面将参考图18至图20描述此类浮置区域PF的制造过程。执行图18至图20中示出的制造过程来代替图8至图10。
如图18中所示，在半导体衬底SUB中形成有多个离子注入层PF1。首先，在半导体衬底SUB的上表面之上形成抗蚀剂图案RP3。抗蚀剂图案RP3具有覆盖有源单元AC并且打开无源单元IAC的图案。
接下来，用抗蚀剂图案RP3作为掩模，从半导体衬底SUB的上表面侧对半导体衬底SUB执行第一轮p型离子注入。第一轮p型离子注入与图9中描述的相同。因此，多个离子注入层PF1形成在无源单元IAC的半导体衬底SUB中。在第二实施例中，与第一实施例不同，在平面图中，离子注入层PF1也形成在与要形成空穴势垒区域NHB(离子注入层NHB1至NHB3)的位置重叠的位置处。随后，执行灰化处理以去除抗蚀剂图案RP3。
如图19中所示，在半导体衬底SUB中形成多个离子注入层PF2。首先，在半导体衬底SUB的上表面之上形成抗蚀剂图案RP2。接下来，用抗蚀剂图案RP2作为掩模，从半导体衬底SUB的上表面侧对半导体衬底SUB执行第二轮p型离子注入。抗蚀剂图案RP2和第二轮p型离子注入与图9中描述的相同。因此，在半导体衬底SUB中形成离子注入层PF2。在平面图中，离子注入层PF2形成在半导体衬底SUB中、在与离子注入层PF1重叠的位置处并且被定位得比离子注入层PF1高。随后，执行灰化处理以去除抗蚀剂图案RP2。
如图20中所示，在形成离子注入层NHB1至NHB3以及离子注入层PF1和PF2之后，形成沟槽TR，然后形成牺牲氧化物膜IF1。用于形成牺牲氧化物膜IF1的热处理类似于图10中描述的热处理。
作为图20中热处理的结果，包含在离子注入层PF1和PF2中的每一者中的杂质(B)扩散以形成p型浮置区域PF，并且包含在离子注入层NHB1至NHB3中的每一者中的杂质(P)扩散以形成n型空穴势垒区域NHB。
以此方式，离子注入层PF1也预先形成在对应于无源单元IAC的一对沟槽TR之间的部分的位置处，导致侧表面SS5侧上的浮置区域PF与侧表面SS8侧上的浮置区域PF之间的正接触。
另外，离子注入层PF1形成在与离子注入层NHB1的一部分重叠的深度处。由于此原因，从半导体衬底SUB的上表面起的无源单元IAC的一对沟槽TR之间的浮置区域PF的位置比第一实施例中的更浅。
从使两个浮置区域PF彼此正接触的角度来看，第二实施例比第一实施例更好。然而，在第二实施例中，需要抗蚀剂图案RP3。因此，第一实施例更有利之处在于，与第二实施例相比，第一实施例中的制造成本的增加可以减少更多。
另外，第二实施例中描述的技术在GGEEs结构中是有效的并且在GGEE结构中更有效。
如图21中所示，在GGEEs结构中，无源单元IAC的一对沟槽TR之间的距离Wiac比有源单元AC的一对沟槽TR之间的距离Wac小。换句话说，侧表面SS6与侧表面SS7之间的距离Wiac比侧表面SS2与侧表面SS3之间的距离Wac小。相比之下，在GGEE结构中，距离Wiac与距离Wac相同。
在第一实施例中描述的技术中，随着距离Wiac变得更大，使无源单元IAC的一对沟槽TR之间的两个浮置区域PF彼此接触变得更加困难。然而，通过使用第二实施例中描述的技术，即使距离Wiac如GGEE结构中那样大，也可以更明确地使两个浮置区域PF彼此接触。
第三实施例
下面将参考图22描述根据第三实施例的半导体器件100及其制造方法。应注意的是，在下面的描述中，将主要描述与第一实施例和第二实施例的不同之处，并且将省略与第一实施例和第二实施例的重复描述。
在第三实施例中，如在第二实施例中，用于浮置区域PF的制造过程被设计成更明确地使得无源单元IAC的寄生PMOS晶体管的沟道长度更短。第三实施例的最终结构基本上与第二实施例中的图17的结构相同，将省略对其的重复描述。同样在第三实施例中，图4中描述的距离Diac比第一实施例中的距离短。
下面将参考图22描述此类浮置区域PF的制造过程。图22中的制造过程是在图10中的热处理之前执行的。
首先，已经在图9中描述的两轮p型离子注入导致离子注入层PF1和PF2的形成。在形成这些离子注入层PF1和PF2之前和之后，执行图22中的制造过程。
如图22中所示，首先，在半导体衬底SUB的上表面之上形成抗蚀剂图案RP4。抗蚀剂图案RP4具有用于在要形成空穴势垒区域NHB(离子注入层NHB1至NHB3)的位置开口的图案。接下来，用抗蚀剂图案RP4作为掩模，从半导体衬底SUB的上表面对半导体衬底SUB执行p型离子注入。因此，离子注入层PF3将形成在半导体衬底SUB中。然后，执行灰化处理以去除抗蚀剂图案RP4。
在平面图中，离子注入层PF3形成在与形成空穴势垒区域NHB(离子注入层NHB1至NHB3)的位置重叠的位置。换句话说，离子注入层PF3形成在两个离子注入层PF1之间的半导体衬底SUB中。
应注意的是，用于离子注入层PF3的p型离子注入是在硼(B)作为离子种类以1250keV的能量和1.25×1013/cm2的剂量注入的条件下执行的。
此后，形成沟槽TR，并且执行图10中描述的热处理，由此被包含在离子注入层PF1至PF3中的每个离子注入层中的杂质(B)被扩散以形成P型浮置区域PF，并且被包含在离子注入层NHB1至NHB3中的每个离子注入层中的杂质(P)被扩散以形成n型空穴势垒区域NHB。
因此，离子注入层PF3预先形成在对应于无源单元IAC的一对沟槽TR之间的部分的位置处，使得在第三实施例中也可以实现与第二实施例中的优点相同的优点。
另外，从使两个浮置区域PF彼此正接触的角度来看，第三实施例比第一实施例更加优异。然而，在第三实施例中，需要抗蚀剂图案RP4，因此，与第三实施例相比，可以减少第一实施例中的制造成本的增加。
另外，第三实施例中的技术在第二实施例中的GGEEs结构中是有效的，并且在GGEE结构中更有效。特别地，如图21所示，在距离Wiac像GGEE结构一样大的情况下，可以更明确地使两个浮置区域PF彼此接触。
在上文中，已经基于实施例具体描述了本发明。然而，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改和变更。

Claims (19)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，具有上表面和下表面；
第一沟槽、第二沟槽、第三沟槽和第四沟槽，在所述半导体衬底的所述上表面侧形成在所述半导体衬底中；
第一栅极电极，形成在所述第一沟槽中，其中第一栅极绝缘膜***在所述第一栅极电极与所述第一沟槽之间；
第二栅极电极，形成在所述第二沟槽中，其中第二栅极绝缘膜***在所述第二栅极电极与所述第二沟槽之间；
第三栅极电极，形成在所述第三沟槽中，其中第三栅极绝缘膜***在所述第三栅极电极与所述第三沟槽之间；
第四栅极电极，形成在所述第四沟槽中，其中第四栅极绝缘膜***在所述第四栅极电极与所述第四沟槽之间；
所述第一导电类型的第一空穴势垒区域，在所述半导体衬底的所述上表面侧形成在所述第一沟槽与所述第二沟槽之间的所述半导体衬底中；
第二导电类型的第一基极区域，所述第二导电类型是与所述第一导电类型相反的导电类型，所述第一基极区域形成在所述第一空穴势垒区域中；
所述第一导电类型的发射极区域，形成在所述第一基极区域中；
所述第一导电类型的第二空穴势垒区域，在所述半导体衬底的所述上表面侧形成在所述第三沟槽与所述第四沟槽之间的所述半导体衬底中；
所述第二导电类型的第二基极区域，形成在所述第二空穴势垒区域中；以及
所述第二导电类型的第一浮置区域，在所述半导体衬底的所述上表面侧形成在所述第二沟槽与所述第三沟槽之间的所述半导体衬底中，
其中所述第一浮置区域覆盖所述第二沟槽的第二底部表面，并且覆盖所述第三沟槽的第三底部表面，以到达所述第三沟槽与所述第四沟槽之间的所述半导体衬底，并且
其中所述第二基极区域与所述第一浮置区域之间的第一距离比所述第一基极区域与所述第一浮置区域之间的第二距离小。
2.根据权利要求1所述的半导体器件，
其中在所述第二空穴势垒区域中在所述第一浮置区域与所述第二空穴势垒区域之间的边界附近的第一部分处的所述第二空穴势垒区域的杂质浓度、比在与所述第一部分相同的深度处的所述第一空穴势垒区域的杂质浓度低。
3.根据权利要求1所述的半导体器件，
其中所述第一沟槽具有第一侧表面、与所述第一侧表面相对的第二侧表面、以及将所述第一侧表面连接到所述第二侧表面的第一底部表面，
其中所述第二沟槽具有第三侧表面、与所述第三侧表面相对的第四侧表面以及将所述第三侧表面连接到所述第四侧表面的所述第二底部表面，
其中所述第三沟槽具有第五侧表面、与所述第五侧表面相对的第六侧表面以及将所述第五侧表面连接到所述第六侧表面的所述第三底部表面，
其中所述第四沟槽具有第七侧表面、与所述第七侧表面相对的第八侧表面以及将所述第七侧表面连接到所述第八侧表面的第四底部表面，
其中所述第一沟槽和所述第二沟槽被设置成彼此间隔开，使得所述第二侧表面和所述第三侧表面彼此相邻，
其中所述第三沟槽和所述第四沟槽被设置成彼此间隔开，使得所述第六侧表面和所述第七侧表面彼此相邻，
其中所述第一浮置区域形成在所述第四侧表面与所述第五侧表面之间的所述半导体衬底中，并且覆盖所述第三底部表面以延伸超过所述第六侧表面，
其中所述第二距离是沿所述第三侧表面的距离，并且
其中所述第一距离是沿所述第六侧表面的距离。
4.根据权利要求3所述的半导体器件，还包括：
所述第二导电类型的第二浮置区域，在所述半导体衬底的所述上表面侧形成在所述第八侧表面侧的所述半导体衬底中；以及
所述第二导电类型的第三浮置区域，在所述半导体衬底的所述上表面侧形成在所述第一侧表面侧的所述半导体衬底中，
其中所述第三浮置区域覆盖所述第一底部表面，
其中所述第二浮置区域覆盖所述第四底部表面以延伸超过所述第七侧表面，
其中所述第一浮置区域和所述第三浮置区域彼此间隔开，并且
其中所述第一浮置区域和所述第二浮置区域彼此接触。
5.根据权利要求4所述的半导体器件，
其中所述第六侧表面与所述第七侧表面之间的距离比所述第二侧表面与所述第三侧表面之间的距离短。
6.根据权利要求4所述的半导体器件，
其中所述第六侧表面与所述第七侧表面之间的距离与所述第二侧表面与所述第三侧表面之间的距离相同。
7.根据权利要求1所述的半导体器件，还包括：
层间绝缘膜，形成在所述半导体衬底的所述上表面之上，以覆盖所述第一沟槽、所述第二沟槽、所述第三沟槽和所述第四沟槽；
栅极布线和发射极电极，形成在所述层间绝缘膜上；
所述第二导电类型的集电极区域，在所述半导体衬底的所述下表面侧形成在所述半导体衬底中；以及
集电极，形成在所述半导体衬底的所述下表面下方，
其中所述第一栅极电极电连接到所述栅极布线，
其中所述发射极区域、所述第一基极区域、所述第二栅极电极和所述第二基极区域电连接到所述发射极电极，并且
其中所述集电极区域电连接到所述集电极电极。
8.一种制造半导体器件的方法，所述方法包括：
(a)制备第一导电类型的半导体衬底，所述半导体衬底具有上表面和下表面；
(b)在所述半导体衬底的所述上表面侧，在所述半导体衬底中形成所述第一导电类型的第一空穴势垒区域和所述第一导电类型的第二空穴势垒区域；
(c)在所述半导体衬底的所述上表面侧，在所述半导体衬底中形成导电类型与所述第一导电类型相反的第二导电类型的第一浮置区域；
(d)在所述半导体衬底的所述上表面侧，在所述半导体衬底中形成第一沟槽、第二沟槽、第三沟槽和第四沟槽；
(e)在所述(d)之后，在所述第一沟槽中形成第一栅极绝缘膜，在所述第二沟槽中形成第二栅极绝缘膜，在所述第三沟槽中形成第三栅极绝缘膜，并且在所述第四沟槽中形成第四栅极绝缘膜；
(f)在(e)之后，在所述第一沟槽中形成第一栅极电极，其中所述第一栅极绝缘膜***在所述第一栅极电极与所述第一沟槽之间，在所述第二沟槽中形成第二栅极电极，其中所述第二栅极绝缘膜***在所述第二栅极电极与所述第二沟槽之间，在所述第三沟槽中形成第三栅极电极，其中所述第三栅极绝缘膜***在所述第三栅极电极与所述第三沟槽之间，并且在所述第四沟槽中形成第四栅极电极，其中所述第四栅极绝缘膜***在所述第四栅极电极与所述第四沟槽之间；
(g)在所述(f)之后，在所述第一空穴势垒区域中形成所述第二导电类型的第一基极区域，并且在所述第二空穴势垒区域中形成所述第二导电类型的第二基极区域；以及
(h)在所述(g)之后，在所述第一基极区域中形成所述第一导电类型的发射极区域，
其中所述第一沟槽具有第一侧表面、与所述第一侧表面相对的第二侧表面、以及将所述第一侧表面连接到所述第二侧表面的第一底部表面，
其中所述第二沟槽具有第三侧表面、与所述第三侧表面相对的第四侧表面、以及将所述第三侧表面连接到所述第四侧表面的第二底部表面，
其中所述第三沟槽具有第五侧表面、与所述第五侧表面相对的第六侧表面、以及将所述第五侧表面连接到所述第六侧表面的第三底部表面，
其中所述第四沟槽具有第七侧表面、与所述第七侧表面相对的第八侧表面、以及将所述第七侧表面连接到所述第八侧表面的第四底部表面，
其中所述第一沟槽和所述第二沟槽被设置成彼此间隔开，使得所述第二侧表面和所述第三侧表面彼此相邻，
其中所述第三沟槽和所述第四沟槽被设置成彼此间隔开，使得所述第六侧表面和所述第七侧表面彼此相邻，
其中所述第一空穴势垒区域形成在所述第二侧表面与所述第三侧表面之间的所述半导体衬底中，
其中所述第二空穴势垒区域形成在所述第六侧表面与所述第七侧表面之间的所述半导体衬底中，
其中所述第一浮置区域形成在所述第四侧表面与所述第五侧表面之间的所述半导体衬底中，覆盖所述第二底部表面，并且覆盖所述第三底部表面，以延伸超过所述第六侧表面，并且
其中所述第二基极区域与所述第一浮置区域之间的第一距离比所述第一基极区域与所述第一浮置区域之间的第二距离短。
9.根据权利要求8所述的制造半导体器件的方法，
其中所述第二距离是沿所述第三侧表面的距离，并且
其中所述第一距离是沿所述第六侧表面的距离。
10.根据权利要求8所述的制造半导体器件的方法，
其中在所述(c)中，所述第二导电类型的第二浮置区域形成在所述第八侧表面侧的所述半导体衬底中，并且所述第二导电类型的第三浮置区域形成在所述第一侧表面侧的所述半导体衬底中，
其中所述第三浮置区域覆盖所述第一底部表面，
其中所述第二浮置区域覆盖所述第四底部表面以延伸超过所述第七侧表面，
其中所述第一浮置区域和所述第三浮置区域彼此间隔开，并且
其中所述第一浮置区域和所述第二浮置区域彼此接触。
11.根据权利要求10所述的制造半导体器件的方法，
其中所述(c)包括：
(c1)在所述半导体衬底的所述上表面之上形成第一抗蚀剂图案；
(c2)用所述第一抗蚀剂图案作为掩模，从所述半导体衬底的所述上表面侧执行第一离子注入，由此在所述半导体衬底中形成第一离子注入层、第二离子注入层和第三离子注入层；
(c3)用所述第一抗蚀剂图案作为掩模，从所述半导体衬底的所述上表面侧执行第二离子注入，由此在平面图中在所述半导体衬底中在与所述第一离子注入层重叠的位置处形成第四离子注入层，在平面图中在所述半导体衬底中在与所述第二离子注入层重叠的位置处形成第五离子注入层，以及在平面图中在所述半导体衬底中在与所述第三离子注入层重叠的位置处形成第六离子注入层；
(c4)在所述(c2)和所述(c3)之后，去除所述第一抗蚀剂图案；以及
(c5)在所述(c4)之后，对所述半导体衬底执行第一热处理，由此使被包含在所述第一离子注入层和所述第四离子注入层中的每一者中的杂质扩散以形成所述第一浮置区域，使被包含在所述第二离子注入层和所述第五离子注入层中的每一者中的杂质扩散以形成所述第二浮置区域，并且使被包含在所述第三离子注入层和所述第六离子注入层中的每一者中的杂质扩散以形成所述第三浮置区域，
其中所述第一离子注入的能量比所述第二离子注入的能量大，并且
其中所述(d)在(c4)与所述(c5)之间执行。
12.根据权利要求11所述的制造半导体器件的方法，
其中所述(c)还包括：
(c6)在所述(c4)与所述(d)之间，对所述半导体衬底执行第二热处理，由此激活被包含在所述第一离子注入层、所述第二离子注入层、所述第三离子注入层、所述第四离子注入层、所述第五离子注入层和所述第六离子注入层中的每一者中的杂质，以及
其中所述第一热处理在比所述第二热处理高的温度和比所述第二热处理长的时间的条件下执行。
13.根据权利要求11所述的制造半导体器件的方法，
其中在所述(c5)之前，所述(c)还包括：
(c7)在所述半导体衬底的所述上表面之上形成第二抗蚀剂图案；
(c8)用所述第二抗蚀剂图案作为掩模，从所述半导体衬底的所述上表面侧执行第三离子注入，由此在所述第一离子注入层与所述第二离子注入层之间的所述半导体衬底中形成第七离子注入层；以及
(c9)在所述(c8)之后，去除所述第二抗蚀剂图案，
其中在所述(c5)中，被包含在所述第一离子注入层、所述第四离子注入层和所述第七离子注入层中的每一者中的杂质被激活以形成所述第一浮置区域，并且被包含在所述第二离子注入层、所述第五离子注入层和所述第七离子注入层中的每一者中的杂质被激活以形成所述第二浮置区域，
其中所述第三离子注入的能量比所述第二离子注入的能量大，并且
其中所述(d)在所述(c9)与所述(c5)之间执行。
14.根据权利要求10所述的制造半导体器件的方法，
其中所述(c)还包括：
(c10)在所述半导体衬底的所述上表面之上形成第一抗蚀剂图案；
(c11)用所述第一抗蚀剂图案作为掩模，从所述半导体衬底的所述上表面侧执行第一离子注入，由此在所述半导体衬底中形成第一离子注入层和第三离子注入层；
(c12)在所述(c11)之后，去除所述第一抗蚀剂图案；
(c13)在所述半导体衬底的所述上表面上形成第二抗蚀剂图案；
(c14)用所述第二抗蚀剂图案作为掩模，从所述半导体衬底的所述上表面侧执行第二离子注入，由此在平面图中，在所述半导体衬底中在与所述第一离子注入层重叠的位置处形成第四离子注入层和第五离子注入层，并且在平面图中，在所述半导体衬底中在与所述第三离子注入层重叠的位置处形成第六离子注入层；
(c15)在所述(c14)之后，去除所述第二抗蚀剂图案；以及
(c16)在所述(c12)和所述(c15)之后，对所述半导体衬底执行第一热处理，由此使被包含在所述第一离子注入层和所述第四离子注入层中的每一者中的杂质扩散以形成所述第一浮置区域，使被包含在所述第一离子注入层和所述第五离子注入层中的每一者中的杂质扩散以形成所述第二浮置区域，并且使被包含在所述第三离子注入层和所述第六离子注入层中的每一者中的杂质扩散以形成所述第三浮置区域，
其中在平面图中，所述第一离子注入层也形成在与在该处形成有所述第二空穴势垒区域的位置重叠的位置处，
其中所述第一离子注入的能量比所述第二离子注入的能量大，并且
其中所述(d)在所述(c12)和所述(c15)之后且在所述(c16)之前执行。
15.根据权利要求14所述的制造半导体器件的方法，
其中所述(c)还包括：
(c17)在所述(c12)和所述(c15)之后，并且在所述(d)
之前，对所述半导体衬底执行第二热处理，由此激活被包含在所述第一离子注入层、所述第三离子注入层、所述第四离子注入层、所述第五离子注入层和所述第六离子注入层中的每一者中的杂质，并且
其中所述第一热处理在比所述第二热处理高的温度和比所述第二热处理长的时间的条件下执行。
16.根据权利要求11所述的制造半导体器件的方法，
其中所述第六侧表面与所述第七侧表面之间的距离比所述第二侧表面与所述第三侧表面之间的距离短。
17.根据权利要求13所述的制造半导体器件的方法，
其中所述第六侧表面与所述第七侧表面之间的距离与所述第二侧表面与所述第三侧表面之间的距离相同。
18.根据权利要求14所述的制造半导体器件的方法，
其中所述第六侧表面与所述第七侧表面之间的距离与所述第二侧表面与所述第三侧表面之间的距离相同。
19.根据权利要求8所述的制造半导体器件的方法，其中所述方法还包括：
(i)在所述(h)之后，在所述半导体衬底的所述上表面之上形成层间绝缘膜以覆盖所述第一沟槽、所述第二沟槽、所述第三沟槽和所述第四沟槽；
(j)在所述(i)之后，在所述层间绝缘膜上形成栅极布线和发射极电极；
(k)在所述(j)之后，在所述半导体衬底的所述下表面侧在所述半导体衬底中形成所述第二导电类型的集电极区域；以及
(l)在所述(k)之后，在所述半导体衬底的所述下表面下方形成集电极电极，
其中所述第一栅极电极电连接到所述栅极布线，
其中所述发射极区域、所述第一基极区域、所述第二栅极电极和所述第二基极区域电连接到所述发射极电极，并且
其中所述集电极区域电连接到所述集电极电极。
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