CN117941068A - 成像装置 - Google Patents

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CN117941068A
CN117941068A CN202280061876.XA CN202280061876A CN117941068A CN 117941068 A CN117941068 A CN 117941068A CN 202280061876 A CN202280061876 A CN 202280061876A CN 117941068 A CN117941068 A CN 117941068A
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electric storage
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大泽尚幸
熊谷至通
坂东雅史
白方彻
秋山竣哉
阿部高志
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    • H01L27/144—Devices controlled by radiation
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    • H—ELECTRICITY
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Abstract

为了解决上述问题，本发明提供了一种由多个像素构成的成像装置，其中，所述多个像素之中的第一像素包括：第一光电转换元件；第一蓄电单元；第一传输元件，其使所述第一光电转换元件和所述第一蓄电单元之间进入导通状态或非导通状态；以及第一放大元件，其对基于与所述第一像素相邻的相邻像素中的至少任一者通过光电转换而存储的电荷的图像信号进行放大，所述相邻像素包括第二像素，所述第二像素包括：第二放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大，并且所述第一蓄电单元和所述第二放大元件之间的第二距离短于所述第一蓄电单元和所述第一放大元件之间的第一距离。

Description

成像装置
技术领域
本发明涉及一种成像装置。
背景技术
例如，以诸如CMOS(互补金属氧化物半导体)等MOS型图像传感器为代表的成像装置是已知的，其将存储在图像传感器中的信号电荷读出到浮动扩散部(FD)，并将浮动扩散部连接至放大器晶体管以将信号电荷转换为电压。另外，为了防止由于浮动扩散部和放大器晶体管的短路而导致信号不可读的目的，通常使用元件隔离结构。
引用文献列表
专利文献
专利文献1：JP 2008-205022A
发明内容
技术问题
然而，布置在像素中的元件分离区域需要具有用于在水平方向上分离扩散层的宽度。这增加了用于连接浮动扩散区和放大器晶体管的布线，从而增加了浮动扩散区中的布线部的寄生电容。
因此，本发明提供一种能够抑制浮动扩散部中的布线的寄生电容的成像装置。
技术方案
为了解决上述问题，根据本发明，在由多个像素构成的成像装置中，所述多个像素之中的第一像素包括：第一光电转换元件；第一蓄电单元；第一传输元件，其使所述第一光电转换元件和所述第一蓄电单元之间进入导通状态或非导通状态；以及第一放大元件，其对基于与所述第一像素相邻的相邻像素中的至少任一者通过光电转换而存储的电荷的图像信号进行放大，所述相邻像素包括第二像素，所述第二像素包括：第二放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大，并且所述第一蓄电单元和所述第二放大元件之间的第二距离短于所述第一蓄电单元和所述第一放大元件之间的第一距离。
所述成像装置还包括：贯通槽，其布置在所述第一像素与所述相邻像素之间；以及第一元件分离区域部，其通过绝缘物质来隔离和分离所述第一放大元件和所述第一蓄电单元，其中，所述第一放大元件和所述第一蓄电单元之间的在所述第一元件分离区域部中的宽度可以大于所述贯通槽的宽度。
所述第一蓄电单元和所述第二放大元件可以通过延伸跨越所述贯通槽的导电部连接。
所述成像装置还包括：半导体层；以及绝缘层，其中，所述半导体层可以包括所述第一光电转换元件、所述第一元件隔离区域部和所述贯通槽的至少一部分，所述绝缘层可以至少包括所述导电部和所述第二放大元件之中的所述导电部，并且所述导电部可以是金属布线、共用接触部和多晶接触部中的任一种。
所述绝缘层可以包括第一绝缘层和布线层，并且延伸跨越所述贯通槽的所述金属布线的区域可以布置在所述第一绝缘层或所述布线层中。
所述绝缘层可以布置在与成像光进入所述第一光电转换元件的一侧相反的后表面侧。
所述贯通槽可以是从所述后表面侧蚀刻的后表面贯通槽。
所述贯通槽可以是从进入所述成像光的一侧蚀刻的前表面贯通槽。
所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第三像素可以包括：第三光电转换元件；和第三蓄电单元，所述第一像素还可以包括第一放大元件，所述第一放大元件对基于所述第三光电转换元件的光电转换而存储在所述第三蓄电单元中的电荷的图像信号进行放大。
所述第一像素还可以包括：第一元件隔离区域部，其将所述第一蓄电单元和所述第一放大元件绝缘，所述第一元件分离区域部的宽度可以大于布置在所述第一像素和所述第二像素之间的贯通槽的宽度。
所述第一元件分离区域部可以具有氧化膜嵌入结构。
所述第一元件分离区域部可以具有通过离子注入获得的注入分离结构。
所述多个像素可以具有氧化膜嵌入结构和注入分离结构，作为元件分离区域部。
所述金属布线和所述第一蓄电单元之间的连接器可以具有接触部结构。
所述接触部结构可以是金属结构。
所述接触部结构可以是多晶硅结构。
多个像素中与第一像素和第二像素不同并且与第一像素相邻的第四像素可以包括：所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第四像素包括：第四光电转换元件；以及第四蓄电单元，所述第四蓄电单元可以连接到所述第一蓄电单元。
所述第一蓄电单元可以是浮动扩散单元。
所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第二像素相邻的第五像素可以包括：第五放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大。
所述第二放大元件和所述第五放大元件可以并联连接。
所述多个像素之中的与所述第一像素、所述第二像素和所述第四像素不同且与所述第二像素相邻的第五像素可以包括：复位元件，其一端连接所述第四蓄电单元和所述第一蓄电单元。
所述第一像素还可以包括：第二蓄电单元，其存储由所述第一光电转换元件获得的累积电荷；元件，其一端连接所述第一蓄电单元，并且另一端连接所述第二蓄电单元；以及复位元件，其一端连接到所述元件。
附图说明
图1是示出成像装置1的构造示例的框图。
图2是示出像素的电路构造示例的电路图。
图3是示出相邻像素的布局示例的图。
图4A是沿图3的A-A截取的截面图。
图4B是沿图3的A-A截取的截面图，其中元件分离区域部的材料与图4A所示的材料不同。
图5是示出比较例的图。
图6是示出根据第二实施例的像素的电路构造示例的电路图。
图7是示出根据第二实施例的像素布局示例的图。
图8是示出根据第二实施例的像素的另一布局示例的图。
图9是示出根据第三实施例的像素的电路构造示例的电路图。
图10是示出根据第三实施例的像素布局示例的图。
图11是示出根据第四实施例的像素的电路构造示例的电路图。
图12是示出根据第四实施例的像素布局示例的图。
图13是示出根据第五实施例的像素的电路构造示例的电路图。
图14是示出根据第五实施例的相邻像素的布局示例的图。
图15是示出根据第六实施例的相邻像素的布局示例的图。
图16是沿图15的A-A截取的截面图。
图17是示出图16的区域10的放大图。
图18是示出根据第七实施例的相邻像素的布局示例的图。
图19是沿图18的A-A截取的截面图。
图20是示出图19的区域20的放大图。
图21是示出根据第七实施例的相邻像素的布局示例的图。
图22是沿图21的A-A截取的截面图。
图23是示出图22的区域30的放大图。
图24是示出根据本实施例的成像装置1的层叠结构示例的图。
图25是示出根据第九实施例的像素的电路构造示例的电路图。
图26是示出采样保持电路的详细电路结构示例的电路图。
图27是示出根据第九实施例的相邻像素的布局示例的图。
具体实施方式
下文将参照附图对成像装置的实施例进行说明。在下文中，将主要说明成像装置的主要组件，但成像装置可以具有未示出或说明的组件或功能。以下说明不排除未示出或说明的组件或功能。
(第一实施例)
图1是示出应用了本发明的成像装置1的构造示例的框图。如图1所示，根据本应用示例的成像装置1是例如MOS型图像传感器。成像装置1包括：像素11，其包括光电转换元件；像素阵列部120，其中像素11二维布置成矩阵；垂直选择电路130；列电路140，其为信号处理电路；水平选择电路150；水平信号线160；输出电路170；时序发生器180等。
在像素阵列部120中，垂直信号线121针对布置成矩阵的像素的每列布线。稍后将说明像素11的具体电路构造。垂直选择电路130由移位寄存器等构成，并且通过逐行顺序输出用于驱动像素11的传输晶体管的控制信号以及用于驱动复位晶体管的控制信号来选择性地、一次一行地驱动像素阵列部120的每个像素11。注意，可以将根据本实施例的晶体管称为元件。
列电路140是针对像素阵列部120的每个水平像素(即，针对每个垂直信号线121)布置的信号处理电路，并且例如由S/H(采样和保持)电路、CDS(相关双采样)电路等构成。水平选择电路150由移位寄存器等构成，顺序选择从列电路140输出的各个像素11的信号，并且使水平信号线160输出信号。注意，为了简化附图，图1省略了水平选择开关的图示。该水平选择开关由水平选择电路150逐列顺序地开/关驱动。
通过水平选择电路150的选择性驱动，从列电路140逐列顺序输出的像素11的信号经由水平信号线160提供给输出电路170，并然后被该输出电路170进行诸如放大等处理，并且此后被输出到装置外部。时序发生器180生成各种时序信号，并基于这些各种时序信号来驱动和控制垂直选择电路130、列电路140、水平选择电路150等。
图2是示出像素的电路构造示例的电路图。图2主要示出了构成像素阵列部120(参见图1)的像素11a以及与其相邻的像素11b、11c的一部分。如图2所示，根据本电路示例的像素11a包括光电转换元件(PD)10a、传输晶体管(TG)12a、FD(浮动扩散层)部14a、复位晶体管(RST)16a以及放大晶体管18a。像素11b、11c具有与像素11a相同的构造。因此，在以下说明中，对像素11b的电路结构赋予b，对像素11c的电路结构赋予c，对与像素11a的电路构造相同的电路结构赋予相同的编号，并且可以省略像素11b和像素11c的电路构造的说明。在本实施例中，将说明具有复位晶体管(RST)16a的电路示例，但本实施例不限于此。像素中的这些晶体管例如使用nMOS晶体管。
另外，如稍后参考图3所说明，在本实施例中，像素11a、11b、11c被贯通槽围绕。在图2中，用20ac表示布置在像素11a和像素11c之间的贯通槽(全沟槽隔离部(Full TrenchIsolation：FTI))，并且用20ab表示布置在像素11a和像素11b之间的贯通槽(全沟槽隔离部(Full Trench Isolation：FTI))。
光电转换元件10a根据照射光的量产生电荷，并保持所产生的电荷。光电转换元件10a例如是光电二极管。传输晶体管12a、复位晶体管16a和放大晶体管18a例如是N沟道MOS晶体管。
更具体地，传输晶体管12a的源极连接到光电转换元件10a的阴极，并且漏极连接到FD部14a。光电转换元件10a的阳极接地。此外，FD部14a连接到相邻像素11b的放大晶体管18b的栅极。另外，复位晶体管16a的一端连接至FD部14a，并且复位晶体管16a的另一端连接至电源VDD。
另外，信号线Trga连接到传输晶体管12a的栅极，并且该栅极被提供控制信号。当该控制信号处于高电平时，传输晶体管12a进入导通状态，而当该控制信号处于低电平时，传输晶体管12a进入非导通状态。
信号线Rsta连接到复位晶体管16a的栅极，并且该栅极被提供控制信号。当该控制信号处于高电平时，复位晶体管16a进入导通状态，而当该控制信号处于低电平时，复位晶体管16a进入非导通状态。
传输晶体管12a将光电转换元件10a产生的电荷传输到FD部14a。即，该传输晶体管12a通过在光电转换元件10a和FD部14a之间进行传导来传输电荷。复位晶体管16a在处于导通状态时释放存储在FD部14a中的电荷。
像素11b的放大晶体管18b具有源极跟随器构造，其中其漏极连接到选择电源SELVDD并且源极连接到垂直信号线121，其中当选择电源SELVDD处于VDD电平时，放大晶体管18b进入操作状态以选择像素11a。因此，FD部14a的已被复位晶体管16a复位的电位被作为复位电平输出到垂直信号线121。此外，FD部14a的在传输晶体管12a传输信号电荷之后的电位被作为信号电平(图像信号)输出到垂直信号线121。注意，放大晶体管18b的漏极和复位晶体管16a的漏极可以以共用电源VDD的方式连接。在这种情况下，可以通过将未示出的选择晶体管(SELtrg)布置到放大晶体管18b的源极来进行行选择。
以此方式，像素11a的FD部14a连接到相邻像素11b的放大晶体管18b。因此，通过光电转换存储在像素11a的光电转换元件10a中的电荷被作为图像信号从相邻像素11b读取到垂直信号线121。
类似地，像素11c的传输晶体管12c的源极连接到光电转换元件10c的阴极，并且其漏极连接到FD部14c。光电转换元件10c的阳极接地。此外，FD部14c连接到相邻像素11a的放大晶体管18a的栅极。另外，复位晶体管16c的一端连接至FD部14c，并且复位晶体管16c的另一端连接至电源VDD。
另外，信号线Trgc连接到传输晶体管12c的栅极，并且该栅极被提供控制信号。当该控制信号处于高电平时，传输晶体管12c进入导通状态，而当该控制信号处于低电平时，传输晶体管12c进入非导通状态。
另外，信号线Rstc连接到复位晶体管16c的栅极，并且该栅极被提供控制信号。当该控制信号处于高电平时，复位晶体管16c进入导通状态，而当该控制信号处于低电平时，复位晶体管16c进入非导通状态。
传输晶体管12c将光电转换元件10c产生的电荷传输到FD部14c。即，该传输晶体管12c通过在光电转换元件10c和FD部14c之间进行传导来传输电荷。复位晶体管16a在处于导通状态时释放存储在FD部14c中的电荷。
像素11a的放大晶体管18a具有源极跟随器构造，其中其漏极连接到选择电源SELVDD并且源极连接到垂直信号线121，其中当选择电源SELVDD处于VDD电平时，放大晶体管18a进入操作状态以选择像素11c。因此，FD部14c的已被复位晶体管16c复位的电位被作为复位电平输出到垂直信号线121。此外，FD部14c的在传输晶体管12c传输信号电荷之后的电位被作为信号电平(图像信号)输出到垂直信号线121。
以此方式，像素11c的FD部14c连接到相邻像素11a的放大晶体管18a。因此，通过光电转换存储在像素11c的光电转换元件10c中的电荷被作为图像信号从相邻像素11a读取到垂直信号线121。
这里，在本实施例中使用图3和图4A、4B示出像素11a和像素11b的示例。图3是示出根据本实施例的相邻像素11a、11b的布局示例的图。即，图3是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。如图3所示，像素11a由光电转换元件(PD)10a、用作浮动扩散层(FD)的FD部14a、传输晶体管12a、复位晶体管16a和放大晶体管18a组成。其它像素具有相同的构造。以此方式，多个像素在像素阵列部120中布置成矩阵。例如，成行布置的相邻像素11a、11b等是平移对称的。换句话说，当像素11a在X方向上水平移动时，像素11a与像素11b重叠，并且像素11b与相邻像素重叠。注意，复位晶体管16a堆叠在具有传输晶体管12a和放大晶体管18a的电路基板层上，并且在本实施例中未示出。注意，复位晶体管16a可以与传输晶体管12a和放大晶体管18a布置在相同的层中。
像素11a被贯通槽20a和作为像素11a与像素11b之间的边界的贯通槽20ab围绕，并且与相邻像素绝缘。类似地，像素11b被贯通槽20b和作为像素11b与像素11a之间的边界的贯通槽20ab围绕，并且与相邻像素绝缘。
贯通槽20a、20b、20ab可以是后表面贯通槽(RFTI：后全沟槽隔离部)或前表面贯通槽(FFTI：前全沟槽隔离部)。贯通槽20a、20b、20ab包括例如氧化膜并且使像素彼此绝缘。通过从后表面蚀刻贯通槽20a、20b、20ab的沟槽来形成后表面贯通槽(RFTI)。另一方面，通过从与后表面相反的前表面蚀刻贯通槽20a、20b、20ab的沟槽来形成前表面贯通槽(FFTI)。
像素11a的FD部14a和像素11b的放大晶体管18b通过延伸跨越贯通槽20ab的导电部Fdl连接。导电部Fdl是由导体构成的布线，并且例如是金属布线。此外，像素11a的放大晶体管18a和FD部14a被元件分离区域部22a分离。
图4A是沿图3的A-A截取的截面图。如图4所示，在每个像素11a、11b中设置有一个圆形片上透镜240a、240b。例如，在层260a、260b中形成有平坦化层、接地绝缘层、滤色器层等。导电部Fdl设置在贯通槽20ab的后表面侧，并且以延伸跨越FD部14a、像素11b的放大晶体管18b和贯通槽20ab的方式连接。元件隔离区域部22a、22b是浅沟槽元件隔离区域，在该元件隔离区域中例如嵌入有诸如氧化硅膜等绝缘膜。
图4B是沿图3的A-A截取的截面图，其中元件分离区域部22a、22b的材料与图4A所示的材料不同。如图4B所示，元件隔离区域部22a、22b(参见图3A)可以例如通过P型离子注入的注入分离而由元件隔离区域部22_1a、22_1b构成。因此，元件分离区域部22a可以具有氧化膜嵌入结构或者通过例如通过P型离子注入的注入分离来获得。替代地，两者的组合也是可能的。元件隔离区域部22a(参见图3A)的宽度需要被构造为通常大于贯通槽20ab的宽度，以便保持相同的绝缘性能。
图5是示出比较例的图。图5示出了图3所示的像素11a的FD部14a和放大晶体管18a连接的示例。用于连接FD部14a和放大晶体管18a的导电部Fdl_2的长度Fdl_2L与导电部Fdl的长度FdlL具有以下关系，这是因为导电部Fdl_2延伸跨越元件分离区域部22a。即，该关系如下：Fdl_2L>FdlL。因此，导电部Fdl_2的寄生电容大于导电部Fdl的寄生电容。
[数学式1]
方程式(1)示出了作为CMOS图像传感器的成像装置1的转换效率η。q表示电子电荷，G表示源极跟随器电路的增益，并且CFD表示FD部14a的电容。FD部14a的电容CFD是FD扩散层的结电容、放大晶体管18b的栅极电容以及Fd、Fdl_2的寄生电容之和。由于转换效率η与FD电容的倒数成正比，因此FD电容CFD的增加导致转换效率的降低。此外，即使导电部Fdl_2的长度与导电部Fdl的长度相同，对于FD布线的寄生电容，导电部Fdl的寄生电容由于元件隔离区域部22a和贯通槽20ab之间的材料差异而小于导电部Fdl_2的寄生电容。因此，由于材料差异，当像素11a的FD部14a连接到相邻像素11b的放大晶体管18b时，导电部Fdl的寄生电容变得小于导电部Fdl_2的寄生电容，并且CMOS图像传感器的转换效率η变高。注意，通过贯通槽来构造元件分离区域部22a，阻挡经由片上透镜24a进入光电转换元件(PD)10a的光，从而降低CMOS图像传感器的光灵敏度。
如上所述，像素11a的FD部14a和相邻像素11b的放大晶体管18b连接。因此，可以使像素11a的FD部14a和相邻像素11b的放大晶体管18b之间的导电部Fdl的寄生电容小于在连接像素11a的FD部14a和放大晶体管18a时获得的寄生电容。因此，可以进一步提高成像装置1的转换效率η。
(第二实施例)
根据第二实施例的成像装置1与根据第一实施例的成像装置1的不同之处在于，多个像素的FD部共用相邻像素的放大晶体管。下面将说明与根据第一实施例的成像装置1的差异。
图6是示出根据第二实施例的像素的电路构造示例的电路图。图6主要示出了像素11a以及与其相邻的像素11b、11c、11e、11f的一部分。如图7所示，根据本电路示例的像素11a包括光电转换元件(PD)10a、传输晶体管(TG)12a、FD(浮动扩散)部14a、复位晶体管(RST)16a以及放大晶体管18a。在下面的说明中，相同的附图标记表示与像素11a的电路构造相同的电路构造，因此对像素11b的电路构造赋予b，对像素11c的电路构造赋予c，对像素11e的电路构造赋予e，对像素11f的电路构造赋予f，并且可以省略像素11b、11c、11e、11f的电路构造的说明。
在图6中，用20ac表示布置在像素11a和像素11c之间的贯通槽，并且用20ab表示布置在像素11a和像素11b之间的贯通槽。类似地，用20ae表示布置在像素11a和像素11e之间的贯通槽，并且用20af表示布置在像素11a和像素11f之间的贯通槽。类似地，用20ef表示布置在像素11e和像素11f之间的贯通槽，并且用20bc表示布置在像素11b和像素11c之间的贯通槽。用M0表示贯通槽的交叉点。
如图6所示，像素11a的FD部14a和像素11c的FD部14c连接到像素11b的放大晶体管18b的栅极。另外，复位晶体管16b的一端连接至FD部14a和FD部14c，并且复位晶体管16b的另一端连接至电源VDD。
传输晶体管12a将光电转换元件10a产生的电荷传输到FD部14a。类似地，传输晶体管12c将光电转换元件10c生成的电荷传输到FD部14c。即，该传输晶体管12c通过在光电转换元件10c和FD部14c之间进行传导来传输电荷。复位晶体管16b在处于导通状态时释放存储在FD部14a和FD部14c中的电荷。
像素11b的放大晶体管18b具有源极跟随器构造，其中其漏极连接到选择电源SELVDD并且源极连接到垂直信号线121，其中当选择电源SELVDD处于VDD电平时，放大晶体管18b进入操作状态以选择像素11a、11c。因此，FD部14a和FD部14c的已被复位晶体管16b复位的电位被作为复位电平输出到垂直信号线121。此外，FD部14a和FD部14c的在传输晶体管112传输信号电荷之后的电位被作为信号电平(图像信号)输出到垂直信号线121。因此，根据本实施例的FD部14a和FD部14c并联连接。
从上文可以理解，当同时执行传输晶体管12a的传输和传输晶体管12c的传输时，光电转换元件10a生成的电荷和光电转换元件10c生成的电荷被FD部14a和FD部14c相加在一起，并然后被作为图像信号从相邻像素11b读取到垂直信号线121。另一方面，通过一次执行一回传输晶体管12a的传输和传输晶体管12c的传输，可以按照时间顺序分别将光电转换元件10a生成的电荷和光电转换元件10c生成的电荷读取从相邻像素11b读取至垂直信号线121。
因此，像素11a的FD部14a和像素11c的FD部14c连接到相邻像素11b的放大晶体管18b。因此，光电转换元件10a生成的电荷和光电转换元件10c生成的电荷均被作为图像信号从相邻像素11a读取到垂直信号线121。此外，由于多个像素11a和11c共用放大晶体管18b，因此可以减少放大晶体管18b的数量，从而减小成像装置1的尺寸。
类似地，传输晶体管12e将光电转换元件10e产生的电荷传输到FD部14e。类似地，传输晶体管12f将光电转换元件10f产生的电荷传输到FD部14f。复位晶体管16a在处于导通状态时释放存储在FD部14e和FD部14f中的电荷。
类似地，像素11a的放大晶体管18a具有源极跟随器构造，其中其漏极连接到选择性电源SELVDD并且源极连接到垂直信号线121，其中当选择性电源SELVDD处于VDD电平时，放大晶体管18a进入操作状态以选择像素11e、11f。因此，FD部14e和FD部14f的已被复位晶体管16a复位的电位被作为复位电平输出到垂直信号线121。此外，FD部14e和FD部14f的在传输晶体管12e和12f传输信号电荷之后的电位被作为信号电平输出到垂直信号线121。
因此，像素11e的FD部14e和像素11f的FD部14f连接到相邻像素11a的放大晶体管18a。因此，光电转换元件10e生成的电荷和光电转换元件10f生成的电荷均被作为图像信号从相邻像素11a读取到垂直信号线121。
图7是示出根据第二实施例的像素11a至11d的布局示例的图。图7是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。如图7所示，像素11a至11d是四个相邻像素。像素11a由光电转换元件(PD)10a、作为浮动扩散层(FD)的FD部14a以及三个像素晶体管(即，传输晶体管12a、复位晶体管16a和放大晶体管18a)组成。像素11b具有与像素11a相同的构造。像素11c包括光电转换元件(PD)10a、作为浮动扩散层(FD)的FD部14c以及传输晶体管12c。换句话说，像素11c可以被构造为不包括复位晶体管和放大晶体管。像素11d具有与像素11c相同的构造。在正方形区域内彼此相邻的多个这样的四个像素在像素阵列部120中布置成矩阵。像素11a的FD部14a和像素11c的FD部14c共用放大晶体管18b以构成共用像素11ac。如同上文，复位晶体管16a、16b(参见图6)堆叠在例如具有传输晶体管12a和放大晶体管18a的电路基板层上，并且在本实施例中未示出。复位晶体管16a、16b(参见图6)可以布置在与传输晶体管12a和放大晶体管18a相同的层中。
像素11a至11d均被贯通槽20a至20d以及像素之间的贯通槽20ab、20ac、20cd围绕，并且与相邻像素绝缘。此外，像素11a的FD部14a和像素11b的放大晶体管18b通过延伸跨越贯通槽20ab、20cd的导电部Fdl_1连接。此外，像素11a的FD部14a和像素11c的FD部14c通过延伸跨越贯通槽20ac的导电部Fdl_3经由用于实现电接触的接触部结构连接。例如，导电部Fdl_3是具有金属接触部结构的布线。
像素11a的放大晶体管18a和FD部14a通过元件分离区域部22a分离。类似地，像素11b的放大晶体管18b和FD部14b通过元件分离区域部22b分离。像素11c、11d类似地具有元件分离区域部22c、22d。元件分离区域部22a至22d是浅沟槽元件分离区域，在这些元件分离区域中例如嵌入有诸如氧化硅膜等绝缘膜。元件分离区域部22a至22d可以具有氧化膜嵌入结构或者例如通过P型离子注入获得的注入分离结构。替代地，两者的组合也是可能的。元件分离区域部22a至22d的宽度需要被构造为通常大于贯通槽20ab、20cd的宽度，以便保持相同的绝缘性能。
如同上述比较例(参见图5)，在将像素11a的FD部14a连接到放大晶体管18a时布线的长度大于导电部Fdl_1的长度。因此，在将像素11a的FD部14a连接到放大晶体管18a时布线的寄生电容变得大于导电部Fdl_1的寄生电容。从上文可以理解，与在连接像素11a的FD部14a和放大晶体管18a时相比，在连接像素11a的FD部14a和相邻像素11b的放大晶体管18b时，CMOS图像传感器的转换效率η变得更高。
图8是示出根据第二实施例的像素11a至11d的另一布局示例的图。图8是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。在图8中，像素11a的FD部14a和像素11c的FD部14c通过导电部Fdl_5经由用于实现电接触的接触部结构连接。例如，导电部Fdl_5是具有多晶硅(Poly Si)接触部结构的布线。因此，接触部结构可以是多晶硅接触部结构。
如上所述，在根据本实施例的成像装置1中，多个像素11a、11c的FD部14a、14c共用相邻像素11b的放大晶体管18b。因此，与在连接像素11a的FD部14a和放大晶体管18a时相比，在连接像素11a的FD部14a和相邻像素11b的放大晶体管18b时，可以进一步减小布线的寄生电容，并且可以使作为共用像素中的CMOS图像传感器的成像装置1的转换效率η变高。
(第三实施例)
根据第三实施例的成像装置1与根据第二实施例的成像装置1的不同之处在于，在彼此相邻的四个像素的相邻点附近布置了多个像素的FD部、被这些FD部共用的相邻像素的放大晶体管以及复位晶体管。下文将说明与根据第二实施例的成像装置1的差异。
图9是示出根据第三实施例的像素的电路构造示例的电路图。图9示出了彼此相邻的四个像素11a、11b、11c、11d的一部分。另外，用20ab、20ac、20bc、20bd表示布置在像素之间的贯通槽，并且用N0、N2表示贯通槽的交叉点。
如图9所示，像素11a的FD部14a和像素11c的FD部14c连接到像素11b的放大晶体管18b的栅极。此外，像素11d的复位晶体管16d的一端连接至FD部14a和FD部14c，并且复位晶体管16d的另一端连接至电源VDD。
放大晶体管18b将FD部14a和FD部14c的已被复位晶体管16d复位的电位作为复位电平输出到垂直信号线121。此外，FD部14a和FD部14c的在传输晶体管12a和12c传输信号电荷之后获得的电位被作为信号电平输出到垂直信号线121。
图10是示出根据第三实施例的像素11a至11d的布局示例的图。图10是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。如图10所示，根据第三实施例的成像装置1与根据第二实施例的成像装置1的不同之处在于，像素11d的复位晶体管16d与传输晶体管(TG)12a、12c布置在相同的层中。因此，通过将FD部14a和FD部14c连接到像素11d的复位晶体管16d的一端，可以将复位晶体管16d、传输晶体管(TG)12a、12c和放大晶体管18b布置在彼此相邻的四个像素11a、11b、11c、11d的相邻点Mid附近。由此，能够缩短用于连接放大晶体管18b和复位晶体管16d的布线，并且除了根据第二实施例的成像装置1的效果之外，可以进一步减少放大晶体管18b和复位晶体管16d之间的布线的寄生电容。
(第四实施例)
根据第四实施例的成像装置1与根据第二实施例的成像装置1的不同之处在于，多个像素的放大晶体管被多个像素的FD部共用。下文将说明与根据第二实施例的成像装置1的差异。
图11是示出根据第四实施例的像素的电路构造示例的电路图。图11示出了彼此相邻的四个像素11a、11b、11c、11d的一部分。另外，用20ab、20ac、20bc、20bd表示布置在像素之间的贯通槽，并且用N0、N2表示贯通槽的交叉点。
如图11所示，根据第四实施例的成像装置1与根据第二实施例的成像装置1的不同之处在于，像素11a的FD部14a和像素11c的FD部14c连接到像素11b的放大晶体管18b的栅极和像素11d的放大晶体管18d的栅极。此外，放大晶体管18b的漏极和放大晶体管18d的漏极彼此电连接。换句话说，放大晶体管18b和放大晶体管18d并联连接。因此，可以增加放大晶体管的有效W长度，并且可以减少噪声，从而有助于提高图像质量。
因此，放大晶体管18b和放大晶体管18d将FD部14a和FD部14c的已被复位晶体管16d复位的电位作为复位电平输出到垂直信号线121。另外，FD部14a和FD部14c的在传输晶体管112传输信号电荷之后获得的电位被作为信号电平输出到垂直信号线121。
图12是示出根据第四实施例的像素11a至11d的布局示例的图。图12是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。如图12所示，根据第四实施例的成像装置1与根据第二实施例的成像装置1的不同之处在于，像素11d的放大晶体管18d布置在与传输晶体管(TG)12a、12c相同的层中。因此，放大晶体管18b和放大晶体管18d布置在彼此相邻的四个像素11a、11b、11c、11d的相邻点Mid附近并且并联连接。因此，可以增加根据第二实施例的成像装置1的效果和放大晶体管18b的有效W长度。
(第五实施例)
根据第五实施例的变形例的成像装置1与根据第一实施例的成像装置100的不同之处在于，像素电路AFD还包括浮动扩散层FD2，并且浮动扩散层的电容能够改变。下文将说明与根据第一实施例的成像装置100的差异。
图13是示出根据第五实施例的像素的电路构造示例的电路图。图13示出了像素11a、11b的一部分。另外，用20ab表示布置在像素之间的贯通槽。
如图13所示，像素11a还包括第二FD(浮动扩散层)(FD2)部26a、控制线Fgl和晶体管(FDG)28a。控制信号被提供给控制线Fgl并进入连接状态或断开状态。晶体管28a例如是N型MOS晶体管。
复位晶体管16a(RST)的一端连接至第二FD部26a，并且另一端连接至电源电压VDD。另外，晶体管28a的一端连接到FD部14a，并且另一端连接到第二FD部26a。晶体管28a的栅极连接至控制线Fgl。
在该构造中，晶体管28a可以进入导通状态，由此FD部14a和第二FD部26a并联连接，从而增加电容。因此，可以根据光电转换元件10a的成像光强度来切换使用FD部14a的情况和使用FD部14a和第二FD部26a的情况。
当使用FD部14a和第二FD部26a时，晶体管28a和复位晶体管16a基于控制信号进入导通状态。因此，存储在FD部14a和第二FD部26a中的电荷被放电。接下来，复位晶体管16a基于控制信号进入非导通状态。因此，在曝光时段完成之后，传输晶体管12a基于控制信号进入导通状态，由此FD部14a和第二FD部26a存储经由传输晶体管12a从光电转换元件10a传输的电荷。
如上所述，像素11b的放大晶体管18b具有源极跟随器构造，其中其漏极连接到选择性电源SELVDD并且源极连接到垂直信号线121，其中在选择电源SELVDD处于VDD电平时，放大晶体管18b进入操作状态以选择像素11a。因此，FD部14a和第二FD部26a的已被复位晶体管16a复位的电位被作为复位电平输出到垂直信号线121。此外，FD部14a和第二FD部26a的在传输晶体管112传输信号电荷之后获得的电位被输出到垂直信号线121。
当仅使用FD部14a时，晶体管28a(开关元件FDG)和复位晶体管16a(开关元件RST)基于控制信号进入导通状态。因此，存储在FD部14a和第二FD部26a中的电荷被放电。接下来，晶体管28a基于控制信号进入非导通状态。因此，在曝光时段结束之后，传输晶体管12a(开关元件TG)基于控制信号进入导通状态，由此FD部14a存储经由传输晶体管12a从光电转换元件10a传输的电荷。随后，执行与上述处理相同的处理。
图14是示出根据第五实施例的相邻像素11a、11b的布局示例的图。图14是从与光接收表面相反的后表面观察像素阵列部120(参见图1)的图。如图14所示，像素11a由光电转换元件(PD)10a、作为浮动扩散层(FD)的FD部14a、作为浮动扩散层(FD2)的第二FD部26a以及三个像素晶体管(即传输晶体管12a、放大晶体管18a和晶体管28a)组成。其它像素具有相同的构造。多个这些像素在像素阵列部120中布置成矩阵。复位晶体管16a堆叠在具有传输晶体管12a和放大晶体管18a的电路基板层上，该电路基板层在本实施例中未示出。复位晶体管16a(参见图13)也可以布置在与传输晶体管12a和放大晶体管18a相同的层中。
像素11a被贯通槽20a和作为像素11a与像素11b之间的边界的贯通槽20ab围绕，并且与相邻像素绝缘。同样地，像素11a被贯通槽20b和作为像素11b与像素11a之间的边界的贯通槽20ab围绕，并且与相邻像素绝缘。
FD部14a和像素11b的放大晶体管18b通过导电部Fdl连接。另外，像素11a的放大晶体管18a通过元件分离区域部22a而与FD部14a和第二FD部26a分离。
如上所述，在根据本实施例的变形例的成像装置100中，像素11a还包括第二FD部26a。因此，可以实现根据第一实施例的成像装置1的效果，并且可以根据光电转换元件10a的成像光强度改变浮动扩散层的电容。
(第六实施例)
根据第六实施例的成像装置1与根据第一实施例的成像装置100的不同点在于，延伸跨越贯通槽20ab的导电部Fdla由共用接触部构成。下文将说明与根据第一实施例的成像装置100的差异。
现在参照图15至图17说明根据第六实施例的像素11a和像素11b的构造示例。图15是示出根据第六实施例的相邻像素11a、11b的布局示例的图。即，根据第六实施例的成像装置1与根据第一实施例的成像装置100的不同点在于，如图15所示，延伸跨越贯通槽20ab的导电部Fdla由共用接触部构成。
图16是沿图15的A-A截取的截面图。如图16所示，像素11a的FD部14a被构造为更靠近贯通槽20ab。更具体地，像素11a的FD部14a被构造为与贯通槽20ab相邻。
图17示出图16的区域10的放大图。像素11a(参见图2)的光电转换元件10a、元件分离区域部22b以及贯通槽20ab的至少一部分形成在半导体层60内。另外，与半导体层60接触的绝缘层50包括第一绝缘层50a和布线相50b。在绝缘层50中形成有导电部Fdla和放大元件18b的至少一部分。更具体地，导电部Fdla通过共用接触部形成在第一绝缘层50内部。共用接触部例如由钨构成。
如图17所示，像素11a的FD部14a和像素11b的放大元件18b被构造为更靠近贯通槽20ab。另外，导电部Fdla以覆盖FD部14a和放大元件18b的表面的方式延伸跨越贯通槽20ab。由此可以理解，导电部Fdla的长度可以被构造为更短以电连接FD部14a和放大元件18b。因此，可以使方程式(1)所示的成像装置1的转换效率η大于第一实施例的转换效率η。
如上所述，根据本实施例，像素11a的FD部14a和像素11b的放大元件18b被构造为更靠近贯通槽20ab，并且导电部Fdla由共用接触部构造成覆盖FD部14a和放大元件18b。因此，可以使导电部Fdla的长度更短，并且可以提高成像装置1的转换效率η。
(第七实施例)
根据第七实施例的成像装置1与根据第一实施例的成像装置100的不同之处在于，延伸跨越贯通槽20ab的导电部Fdlb由多晶接触部构成。下文将说明与根据第一实施例的成像装置100的差异。
现在参照图18至图20说明根据第七实施例的像素11a和像素11b的构造示例。图18是示出根据第七实施例的相邻像素11a、11b的布局示例的图。即，根据第七实施例的成像装置1与根据第一实施例的成像装置100的不同之处在于，如图18所示，延伸跨越贯通槽20ab的导电部Fdlb由多晶接触部构成。
图19是沿图18的A-A截取的截面图。如图19所示，像素11a的FD部14a被构造为更靠近贯通槽20ab。更具体地，像素11a的FD部14a被构造为与贯通槽20ab相邻。
图20示出图19的区域20的放大图。像素11a(参见图2)的光电转换元件10a、元件分离区域部22b以及贯通槽20ab的至少一部分形成在半导体层60内。此外，与半导体层60接触的绝缘层50包括第一绝缘层50a和布线相50b。在绝缘层50中形成有导电部Fdlb和放大元件18b的至少一部分。更具体地，导电部Fdlb通过多晶接触部形成在第一绝缘层50内部。多晶接触部例如由多晶硅构成。
如图20所示，像素11a的FD部14a和像素11b的放大元件18b被构造为更靠近贯通槽20ab。另外，导电部Fdla以覆盖FD部14a和放大元件18b的表面的方式延伸跨越贯通槽20ab。由此可以理解，导电部Fdlb的长度可以被构造为更短以电连接FD部14a和放大元件18b。因此，可以使方程式(1)所示的成像装置1的转换效率η大于第一实施例的转换效率η。
如上所述，根据本实施例，像素11a的FD部14a和像素11b的放大元件18b被构造为更靠近贯通槽20ab，并且导电部Fdlb由多晶接触部构造成覆盖FD部14a和放大元件18b。因此，可以使导电部Fdlb的长度更短，并且可以提高成像装置1的转换效率η。
(第八实施例)
根据第八实施例的成像装置1与根据第一实施例的成像装置100的不同之处在于，延伸跨越贯通槽20ab的导电部Fdlc形成在第一绝缘层50a内部。下文将说明与根据第一实施例的成像装置100的差异。
现在参照图21至图23说明根据第八实施例的像素11a和像素11b的构造示例。参照图21至图23。图21是示出根据第七实施例的相邻像素11a、11b的布局示例的图。图22是沿着图21的A-A截取的截面图。根据第八实施例的成像装置1与根据第一实施例的成像装置100的不同之处在于，如图22所示，延伸跨越贯通槽20ab的导电部Fdlc被构造为更靠近FD部14a和放大元件18b。
图23示出图22的区域30的放大图。像素11a(参见图2)的光电转换元件10a、元件分离区域部22b以及贯通槽20ab的至少一部分形成在半导体层60内。此外，与半导体层60接触的绝缘层50包括第一绝缘层50a和布线相50b。在绝缘层50中形成导电部Fdlc和放大元件18b的至少一部分。更具体地，导电部Fdlc通过多晶接触部形成在第一绝缘层50a内部。导电部Fdlc例如由金属布线构成。
如图23所示，导电部Fdlc被构造为在第一绝缘层50a内延伸跨越贯通槽20ab。由此可以理解，导电部Fdlc的长度可以被构造为更短以电连接FD部14a和放大元件18b。因此，可以使方程式(1)所示的成像装置1的转换效率η大于第一实施例的转换效率η。
如上所述，根据本实施例，用于连接FD部14a和放大元件18b的导电部Fdlc形成在绝缘层50a内，并且其位置比布线层50b更靠近FD部14a和放大元件18b。因此，可以使导电部Fdlc的长度更短，并且可以提高成像装置1的转换效率η。
(第九实施例)
根据第九实施例的成像装置1与根据第一实施例的成像装置100的不同之处在于可以通过全局快门进行成像。下文将说明与根据第一实施例的成像装置100的差异。
现在参考图24至27说明根据第九实施例的像素11a的构造示例以及像素11b和像素11c的一部分的构造示例。图24是示出根据本实施例的成像装置1的层叠结构示例的图。该成像装置1包括电路芯片202和堆叠在电路芯片202上的光接收芯片201。这些芯片通过Cu-Cu接合、通孔(via)或凸块连接。
图25是示出根据第九实施例的像素的电路构造示例的电路图。图25示出了像素11a、11b的一部分。另外，用20ab表示布置在像素之间的贯通槽。如图25所示，根据第九实施例的像素11a、11b包括连接晶体管40、负载MOS晶体管42以及采样保持电路400a、400b。通过像素11b的采样保持电路400b来采样和保持像素11a的图像信号。类似地，通过像素11a的采样保持电路400a来采样和保持像素11c的图像信号。
连接晶体管40根据来自垂直选择电路130的控制信号PC来打开/闭合负载MOS晶体管42和输入节点350之间的路径。预定偏置电压VB被施加到负载MOS晶体管42的栅极。与偏置电压相对应的负载电流被提供给负载MOS晶体管42。所述的连接晶体管40、负载MOS晶体管42以及采样保持电路400a、400b例如形成在电路芯片202(参照图24)。
以此方式，在根据第九实施例的成像装置1中，形成了与每个像素11相对应的采样保持电路400。因此，可以通过采样保持电路400同时采样和保持与各个像素11的曝光相关的数据，从而能够通过使各个像素11同时曝光的全局快门进行成像。
图26是示出像素11b的采样保持电路400b的详细电路构造示例的电路图。注意，采样保持电路400b不限于具有图26所示的构造；也可以使用通用电路。
采样保持电路400b包括独立电容44和46、晶体管48、50、连接晶体管54、放大晶体管56、选择晶体管58和电流源60。在采样保持电路400b中使用的晶体管的示例包括nMOS晶体管。采样保持电路400a具有与采样保持电路400b相同的构造。
所使用的独立电容44和独立电容46的示例包括MIM元件。这些电容的电容值相同。此外，这些独立电容44和独立电容46的一侧(图中右侧)的端部经由晶体管48、50连接到输出侧节点n40。该输出侧节点n40的电压被表示为VG。另外，独立电容44和独立电容46的另一侧的端部连接至输入节点n30。
晶体管48根据来自垂直选择电路130的控制信号S1打开/闭合独立电容44的另一端(图中的左侧)和输出侧节点n40之间的路径。晶体管50根据来自垂直选择电路130的控制信号S2打开/闭合独立电容46的另一端(图中的左侧)和输出侧节点n40之间的路径。连接晶体管54根据来自垂直选择电路130的控制信号RB打开/闭合参考电压VREF的节点和输出侧节点n40之间的路径。
放大晶体管56放大输出侧节点n40的电压VG。选择晶体管58根据来自垂直选择电路130的控制信号SEL将由放大晶体管56放大后获得的电压的信号输出到垂直信号线121。垂直信号线121的信号被作为模拟输出信号Aout提供到列电路140(参见图1)。
图27是示出根据第九实施例的相邻像素11a、11b的布局示例的图。图27对应于图25和26的电路图。
(操作示例)
在从曝光时段即将结束之前的时刻起的整个脉冲时段内，垂直选择电路130将复位信号Rsta的电平设定为高电平。此外，切换开关62切换至电源VDD节点。因此，像素11a的FD部14a被初始化。像素信号在该初始化时的电平被称为复位电平。
接下来，垂直选择电路130将控制信号RB、SEL和S1的电平设定为高电平。在此时段期间，像素11a的复位电平被采样和保持。
接下来，垂直选择电路130将控制信号S1的电平设定为低电平，并将控制信号S2和传输信号TRG的电平设定为高电平。因此，与曝光量相对应的负载被传输到FD部14a。像素信号在此传输时间的电平被称为信号电平。另外，在此时段期间，对像素11a的信号电平进行采样和保持。垂直选择电路130将控制信号S1、S2、RB的电平设定为低电平。
然后，垂直选择电路130将复位信号Rsta的电平设定为高电平，并将控制信号PC的电平设定为低电平。同时对所有像素执行这种控制。即，通过全局快门进行曝光。通过这种全局快门，所有像素的曝光的开始和结束时刻可以匹配。
接下来，在开始读取时段的时刻，切换开关62切换至(读取)节点。垂直选择电路130将控制信号S1的电平设定为高电平，并且将控制信号SEL的电平设定为高电平。电压VG变为与复位电平相对应的电位，并且列电路140的ADC通过向下计数来执行与该电平相对应的AD转换(读出)。然后，垂直选择电路130将控制信号S2的电平设定为低电平，并将控制信号S1、SEL的电平设定为高电平。电压VG变成与信号电平相对应的电位，并且列电路140的ADC通过向上计数来执行与该电平相对应的AD转换(读出)。由于复位电平通过向下计数进行AD转换，所以通过随后执行的向上计数，复位电平作为偏移值而被消除。因此，列电路140读出与信号电平相对应的电位。
如上所述，在根据本实施例的成像装置1中，形成了与每个像素11相对应的采样保持电路400。因此，可以通过采样保持电路400同时采样和保持与各个像素11的曝光相关的数据，使得能够通过使各个像素11同时曝光的全局快门进行成像。
本技术还可以采用以下构造。
(1)一种由多个像素组成的成像装置，其中，
所述多个像素之中的第一像素包括：
第一光电转换元件；
第一蓄电单元；
第一传输元件，其使所述第一光电转换元件和所述第一蓄电单元之间进入导通状态或非导通状态；以及
第一放大元件，其对基于与所述第一像素相邻的相邻像素中的至少任一者通过光电转换而存储的电荷的图像信号进行放大，所述相邻像素包括第二像素，
所述第二像素包括：
第二放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大，并且
所述第一蓄电单元和所述第二放大元件之间的第二距离短于所述第一蓄电单元和所述第一放大元件之间的第一距离。
(2)根据(1)所述的成像装置，其还包括：
贯通槽，其布置在所述第一像素与所述相邻像素之间；以及
第一元件分离区域部，其通过绝缘物质来隔离和分离所述第一放大元件和所述第一蓄电单元，
其中，所述第一放大元件和所述第一蓄电单元之间的在所述第一元件分离区域部中的宽度大于所述贯通槽的宽度。
(3)根据(2)所述的成像装置，其中，所述第一蓄电单元和所述第二放大元件通过延伸跨越所述贯通槽的导电部连接。
(4)根据(3)所述的成像装置，其还包括：
半导体层；以及
绝缘层，
其中，所述半导体层包括所述第一光电转换元件、所述第一元件隔离区域部和所述贯通槽的至少一部分，
所述绝缘层至少包括所述导电部和所述第二放大元件之中的所述导电部，并且
所述导电部是金属布线、共用接触部和多晶接触部中的任一种。
(5)根据(4)所述的成像装置，其中，所述绝缘层包括第一绝缘层和布线层，并且
延伸跨越所述贯通槽的所述金属布线的区域布置在所述第一绝缘层或所述布线层中。
(6)根据(5)所述的成像装置，其中，所述绝缘层布置在与成像光进入所述第一光电转换元件的一侧相反的后表面侧。
(7)根据(6)所述的成像装置，其中，所述贯通槽是从所述后表面侧蚀刻的后表面贯通槽。
(8)根据(6)所述的成像装置，其中，所述贯通槽是从进入所述成像光的一侧蚀刻的前表面贯通槽。
(9)根据(8)所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第三像素包括：
第三光电转换元件；以及
第三蓄电单元，
所述第一像素还包括第一放大元件，所述第一放大元件对基于所述第三光电转换元件的光电转换而存储在所述第三蓄电单元中的电荷的图像信号进行放大。
(10)根据(9)所述的成像装置，其中，所述第一元件分离区域部具有氧化膜嵌入结构。
(11)根据(9)所述的成像装置，其中，所述第一元件分离区域部具有通过离子注入获得的注入分离结构。
(12)根据(1)所述的成像装置，其中，所述多个像素具有氧化膜嵌入结构和注入分离结构，作为元件分离区域部。
(13)根据(4)所述的成像装置，其中，所述金属布线和所述第一蓄电单元之间的连接器具有接触部结构。
(14)根据(13)所述的成像装置，其中，所述接触部结构是金属结构。
(15)根据(13)所述的成像装置，其中，所述接触部结构是多晶硅结构。
(16)根据(1)所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第四像素包括：
第四光电转换元件；以及
第四蓄电单元，
所述第四蓄电单元连接到所述第一蓄电单元。
(17)根据(1)所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第二像素相邻的第五像素包括：
第五放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大。
(18)根据(17)所述的成像装置，其中，所述第二放大元件和所述第五放大元件并联连接。
(19)根据(16)所述的成像装置，其中，所述多个像素之中的与所述第一像素、所述第二像素和所述第四像素不同且与所述第二像素相邻的第五像素包括：
复位元件，其一端连接所述第四蓄电单元和所述第一蓄电单元。
(20)根据(1)所述的成像装置，其中，所述第一像素还包括：
第二蓄电单元，其存储由所述第一光电转换元件获得的累积电荷；
元件，其一端连接所述第一蓄电单元，并且另一端连接所述第二蓄电单元；以及
复位元件，其一端连接到所述元件。
本发明的各方面不限于上述各个实施例，并且包括本领域技术人员能够实现的各种变形，并且本发明的效果也不限于上述细节。换句话说，在不脱离可从权利要求及其等同物中限定的细节导出的发明概念思想和主旨的情况下，可以进行各种添加、修改和部分删除。

Claims (20)

1.一种由多个像素组成的成像装置，其中，
所述多个像素之中的第一像素包括：
第一光电转换元件；
第一蓄电单元；
第一传输元件，其使所述第一光电转换元件和所述第一蓄电单元之间进入导通状态或非导通状态；以及
第一放大元件，其对基于与所述第一像素相邻的相邻像素中的至少任一者通过光电转换而存储的电荷的图像信号进行放大，所述相邻像素包括第二像素，
所述第二像素包括：
第二放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大，并且
所述第一蓄电单元和所述第二放大元件之间的第二距离短于所述第一蓄电单元和所述第一放大元件之间的第一距离。
2.根据权利要求1所述的成像装置，其还包括：
贯通槽，其布置在所述第一像素与所述相邻像素之间；以及
第一元件分离区域部，其通过绝缘物质来隔离和分离所述第一放大元件和所述第一蓄电单元，
其中，所述第一放大元件和所述第一蓄电单元之间的在所述第一元件分离区域部中的宽度大于所述贯通槽的宽度。
3.根据权利要求2所述的成像装置，其中，所述第一蓄电单元和所述第二放大元件通过延伸跨越所述贯通槽的导电部连接。
4.根据权利要求3所述的成像装置，其还包括：
半导体层；以及
绝缘层，
其中，所述半导体层包括所述第一光电转换元件、所述第一元件隔离区域部和所述贯通槽的至少一部分，
所述绝缘层至少包括所述导电部和所述第二放大元件之中的所述导电部，并且
所述导电部是金属布线、共用接触部和多晶接触部中的任一种。
5.根据权利要求4所述的成像装置，其中，所述绝缘层包括第一绝缘层和布线层，并且
延伸跨越所述贯通槽的所述金属布线的区域布置在所述第一绝缘层或所述布线层中。
6.根据权利要求5所述的成像装置，其中，所述绝缘层布置在与成像光进入所述第一光电转换元件的一侧相反的后表面侧。
7.根据权利要求6所述的成像装置，其中，所述贯通槽是从所述后表面侧蚀刻的后表面贯通槽。
8.根据权利要求6所述的成像装置，其中，所述贯通槽是从进入所述成像光的一侧蚀刻的前表面贯通槽。
9.根据权利要求8所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第三像素包括：
第三光电转换元件；以及
第三蓄电单元，
所述第一像素还包括第一放大元件，所述第一放大元件对基于所述第三光电转换元件的光电转换而存储在所述第三蓄电单元中的电荷的图像信号进行放大。
10.根据权利要求9所述的成像装置，其中，所述第一元件分离区域部具有氧化膜嵌入结构。
11.根据权利要求9所述的成像装置，其中，所述第一元件分离区域部具有通过离子注入获得的注入分离结构。
12.根据权利要求1所述的成像装置，其中，所述多个像素具有氧化膜嵌入结构和注入分离结构，作为元件分离区域部。
13.根据权利要求4所述的成像装置，其中，所述金属布线和所述第一蓄电单元之间的连接器具有接触部结构。
14.根据权利要求13所述的成像装置，其中，所述接触部结构是金属结构。
15.根据权利要求13所述的成像装置，其中，所述接触部结构是多晶硅结构。
16.根据权利要求1所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第一像素相邻的第四像素包括：
第四光电转换元件；以及
第四蓄电单元，
所述第四蓄电单元连接到所述第一蓄电单元。
17.根据权利要求1所述的成像装置，其中，所述多个像素之中的与所述第一像素和所述第二像素不同且与所述第二像素相邻的第五像素包括：
第五放大元件，其对基于通过所述第一光电转换元件的光电转换而存储在所述第一蓄电单元中的电荷的图像信号进行放大。
18.根据权利要求17所述的成像装置，其中，所述第二放大元件和所述第五放大元件并联连接。
19.根据权利要求16所述的成像装置，其中，所述多个像素之中的与所述第一像素、所述第二像素和所述第四像素不同且与所述第二像素相邻的第五像素包括：
复位元件，其一端连接所述第四蓄电单元和所述第一蓄电单元。
20.根据权利要求1所述的成像装置，其中，所述第一像素还包括：
第二蓄电单元，其存储由所述第一光电转换元件获得的累积电荷；
元件，其一端连接所述第一蓄电单元，并且另一端连接所述第二蓄电单元；以及
复位元件，其一端连接到所述元件。
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