CN117916874A - 半导体集成电路装置 - Google Patents

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Abstract

IO单元(10a)包括具有ESD保护二极管(1b)、保护电阻(Rsp)以及输出晶体管(P1)的输出电路(11)。保护电阻(Rsp)由形成在第一布线层(RMetal)的多个电阻元件(RU)构成，第一布线层在布线工序(BEOL：Back End of Line，后道工序)中形成。电阻元件(RU)经由过孔与形成在第二布线层(M4)的布线连接。在第二布线层(M4)中，在ESD保护二极管(1b)上形成有供给第一电源(VDDIO)的第一电源布线(75)。第一电源布线(74)与电阻元件(RU)在X方向上有重叠。

Description

半导体集成电路装置
技术领域
本公开涉及一种在芯片上布置有核心区和I/O区的半导体集成电路装置，特别是涉及一种布置在I/O区的I/O单元的版图构造。
背景技术
在半导体集成电路中，输入输出单元(I/O单元、IO单元)布置在核心区的周围，半导体集成电路经由I/O单元，进行与半导体集成电路装置外部的信号的输入输出、电源的供给。
近年来，在微细化工艺中，普遍利用高k栅极绝缘膜和金属栅极来构成晶体管的栅极。这样一来，作为电阻元件，便难以使用在FEOL(Front End of Line：基板工序)中形成的非硅化多晶硅电阻。现在，作为电阻元件，使用在BEOL(Back End of Line：布线工序)中在金属布线层之间形成的由氮化钛等金属化合物等形成的电阻元件。
在专利文献1中，公开了一种半导体集成电路装置，在BEOL中形成在金属布线层之间的电阻元件例如布置在作为ESD(Flectro-Static Discharge：静电放电)保护元件的二极管元件的上部。
专利文献1：美国专利公开公报2019/0304905号
发明内容
-发明要解决的技术问题-
在微细化工艺中，半导体集成电路的抗ESD性降低，在其设计中，需要详细地研究用于尽可能提高抗ESD性的布线构造。但是，在专利文献1中，没有进行这样的研究。
本公开的目的，在于：对使用在BEOL中形成的电阻元件的半导体集成电路装置提供一种使抗ESD性提高的构成。
-用以解决技术问题的技术方案-
本公开的第一方面是一种包括在第一方向上排列的多个IO单元的半导体集成电路装置，所述多个IO单元中的至少一个包括输出电路，所述输出电路包括外部输出端子、第一ESD保护二极管、第一保护电阻以及第一输出晶体管，所述第一ESD保护二极管的第一节点与所述外部输出端子连接，第二节点与第一电源连接，所述第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序中形成，所述第一保护电阻的一端与所述外部输出端子连接，所述第一输出晶体管连接在所述第一保护电阻的另一端与所述第一电源之间，所述第一保护电阻所包括的所述多个电阻元件经由过孔与在第二布线层形成的布线连接，在所述第二布线层中，在所述第一ESD保护二极管上形成供给所述第一电源的第一电源布线，所述第一电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
根据该方面，IO单元包括输出电路，所述输出电路包括第一ESD保护二极管、第一保护电阻以及第一输出晶体管。第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序(BEOL)中形成。第一保护电阻所包括的多个电阻元件经由过孔与形成在第二布线层的布线连接。在第二布线层中，在第一ESD保护二极管上形成有供给第一电源的第一电源布线，第一电源布线与第一保护电阻所包括的多个电阻元件的任一个在IO单元排列的第一方向上具有重叠。这样一来，在第一ESD保护二极管的上层的布线层，能够富裕地设置供给第一电源的电源布线。因此，能够抑制从第一电源到第一ESD保护二极管的路径的电阻值，从而能够得到良好的ESD保护特性。
本公开的第二方面是一种包括在第一方向上排列的多个IO单元的半导体集成电路装置，所述多个IO单元中的至少一个包括输出电路，所述输出电路包括外部输出端子、第一ESD保护二极管、第一保护电阻以及第一输出晶体管，所述第一ESD保护二极管的第一节点与所述外部输出端子连接，第二节点与第一电源连接，所述第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序中形成，所述第一布线层的一端与所述外部输出端子连接，所述第一输出晶体管连接在所述第一保护电阻的另一端与所述第一电源之间，所述第一保护电阻所包括的多个电阻元件经由过孔与形成在第二布线层的布线连接，在所述第二布线层中，在所述第一输出晶体管上形成有供给所述第一电源的第一电源布线，所述第一电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
根据该方面，IO单元包括输出电路，所述输出电路包括第一ESD保护二极管、第一保护电阻以及第一输出晶体管。第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序(BEOL)中形成。第一保护电阻所包括的多个电阻元件经由过孔与形成在第二布线层的布线连接。在第二布线层中，在第一输出晶体管上形成有供给第一电源的第一电源布线，第一电源布线与第一保护电阻所包括的多个电阻元件中的任一个在IO单元排列的第一方向上具有重叠。这样一来，在第一输出晶体管的上层的布线层中，能够富裕地设置供给第一电源的电源布线。因此，由于能够充分地使较大的电流流入第一输出晶体管，因此布线电阻下降，压降得到抑制。其结果是，能够抑制工作频率的劣化，能够提高信号波形的品质。
-发明的效果-
根据本公开，针对使用在BEOL中形成的电阻元件的半导体集成电路装置，能够进一步使抗ESD性提高。
附图说明
图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体构成的俯视图；
图2是第一实施方式所涉及的输出电路的电路构成图；
图3是第一实施方式中的IO单元版图的概要例；
图4是示出图3的IO单元版图的详情的俯视图；
图5是示出图3的IO单元版图的详情的剖视图；
图6是示出输出晶体管的版图的俯视图；
图7是示出ESD保护二极管的版图的俯视图；
图8是示出图3的IO单元版图的详情的剖视图；
图9是示出输出晶体管的版图的俯视图；
图10是示出ESD保护二极管的版图的俯视图；
图11是第二实施方式所涉及的输出电路的电路构成图；
图12是第二实施方式中的IO单元版图的概要例；
图13是示出图13的IO单元版图的详情的俯视图；
图14是变形例中的IO单元版图的概要例。
具体实施方式
下面，参照附图对实施方式进行说明。需要说明的是，在以下的说明中，“VDDIO”“VSS”是指电源电压或电源本身。此外，假设晶体管形成在P型基板和N型阱上。需要说明的是，晶体管既可以形成在P型阱上，也可以形成在N型基板上。
(第一实施方式)
图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体构成的俯视图。图1所示的半导体集成电路装置1包括形成有内部核心电路的核心区2、设置在核心区2与芯片边缘之间并形成有接口电路(I/O电路)的I/O区3。在I/O区3，以环状包围半导体集成电路装置1的周边部的方式，设置有IO单元列10A。在图1中，简化图示，在IO单元列10A中排列有构成接口电路的多个IO单元10。此外，在半导体集成电路装置1中布置有多个外部连接焊盘，在图1中省略图示。需要说明的是，IO单元列10A也可以设置在半导体集成电路装置1的周边部的一部分中。
IO单元10包括信号IO单元和电源IO单元。信号IO单元包括例如电平移位电路、输出缓冲电路、ESD保护用电路等电路，这些电路都是在与半导体集成电路装置1的外部之间或与核心区2之间收发信号所需的电路。电源IO单元是将供给到外部连接焊盘的各电源供给到半导体集成电路装置1的内部的单元，电源IO单元包括ESD保护用电路等。
图2是IO单元10中包括的输出电路11的电路构成图。需要说明的是，在实际的输出电路中，还包括图2所示的电路要素以外的要素，在图2中省略记载。
图2所示的输出电路11包括外部输出端子PAD、输出晶体管P1、N1、ESD(Flectro-Static Discharge：静电放电)保护二极管1a、1b以及保护电阻Rsn、Rsp。输出晶体管P1是P导电型晶体管，输出晶体管N1是N导电型晶体管。
输出晶体管P1和N1根据栅极接收的信号向外部输出端子PAD输出输出信号。输出晶体管P1的源极与VDDIO连接，漏极经由保护电阻Rsp与外部输出端子PAD连接。输出晶体管N1的源极与VSS连接，漏极经由保护电阻Rsn与外部输出端子PAD连接。在本实施方式中，保护电阻Rsp、Rsn由形成在布线层中的多个电阻元件构成，该布线层在BEOL(Back End ofLine：布线工序)中形成。需要说明的是，将输出晶体管N1与保护电阻Rsn之间的节点作为节点A，将输出晶体管P1与保护电阻Rsp之间的节点作为节点B。
ESD保护二极管1a设置在VSS与外部输出端子PAD之间，阳极与VSS连接，阴极与外部输出端子PAD连接。ESD保护二极管1b设置在VDDIO与外部输出端子PAD之间，阳极与外部输出端子PAD连接，阴极与VDDIO连接。当高压噪声输入到外部输出端子PAD时，电流经由ESD保护二极管1a、1b流入VDDIO、VSS，这样一来，输出晶体管P1、N1便受到保护。
图3是IO单元的版图的概要的一例。图3的版图相当于IO单元10a，该IO单元10a是在图1的半导体集成电路装置1的下边缘排列的IO单元10中的一个。此处，X方向(相当于第一方向)是沿着半导体集成电路装置1的外侧边的方向，是多个IO单元10排列的方向。Y方向(相当于第二方向)是与X方向垂直的方向。
IO单元一般具有包括用于向ESD保护用电路、半导体集成电路装置外部输出信号的输出缓冲器等的高电源电压区和包括用于向半导体集成电路装置内部输入输出信号的电路等的低电源电压区。并且，图3的IO单元10a在Y方向上分为两个低电源电压区6a、6b和高电源电压区7。低电源电压区6a位于核心区2侧，低电源电压区6b位于芯片边缘侧。高电源电压区7位于低电源电压区6a与低电源电压区6b之间。
低电源电压区6a位于靠近输出晶体管P1的位置，例如包括生成输入到输出晶体管P1的栅极的信号的电路。低电源电压区6b位于靠近输出晶体管N1的位置，例如包括生成输入到输出晶体管N1的栅极的信号的电路。
图3所示的IO单元10a由图2的输出电路11构成。在高电源电压区7中，从芯片边缘起依次布置有输出晶体管N1、ESD保护二极管1a、ESD保护二极管1b以及输出晶体管P1。在高电源电压区7中，在布置有输出晶体管N1、ESD保护二极管1a、ESD保护二极管1b以及输出晶体管P1的区域以外的区域上，在XY方向上阵列状地布置有电阻元件RU。借助布置在靠近输出晶体管P1的区域的上部的电阻元件RU彼此连接起来而构成保护电阻Rsp。通过将保护电阻Rsp布置在供布置构成其他电路的晶体管等器件的区域上，能够实现IO单元10a的小面积化。借助布置在靠近输出晶体管N1的区域的上部的电阻元件RU彼此连接起来而构成保护电阻Rsn。通过将保护电阻Rsn布置在供布置构成其他电路的晶体管等器件的区域上，能够实现IO单元10a的小面积化。
需要说明的是，电阻元件RU的连接方式可以是串联连接、并联连接或者串联连接和并联连接的结合中的任一种。此外，构成保护电阻Rsp的电阻元件RU，其一部分可以布置在低电源电压区6a上。构成保护电阻Rsn的电阻元件RU，其一部分可以布置在低电源电压区6b上。
图4和图5是示出IO单元的版图的详情的图。图4是示出图3的部分A1中的M3～M5布线层的构造的俯视图，图5是示出沿图4的X-X’线剖开的剖面构造的剖视图。
RMetal布线层形成在M4布线层与M3布线层之间，是用于形成电阻元件RU的布线层。RMetal布线层在BEOL(Back End of Line：布线工序)中形成。形成在RMetal布线层的电阻元件RU经由过孔与M4布线层的布线连接。
在M5布线层中，形成有在Y方向上延伸的M5布线21、22、23。M5布线21、23相当于节点B。M5布线22相当于外部输出端子PAD，与未图示的IO焊盘连接。M5布线21、23从供形成保护电阻Rsp的区域延伸到输出晶体管P1的上部。M5布线22从供形成保护电阻Rsp的区域延伸到输出晶体管P1的上部以及ESD保护二极管1b的上部。
在输出晶体管P1的上部，形成有在Y方向上延伸的M4布线24、25和在X方向上延伸的M3布线51、52。M4布线24在俯视时与M5布线21重叠，经由过孔与M5布线21连接。M4布线25在俯视时与M5布线23重叠，经由过孔与M5布线23连接。M3布线51经由过孔与M4布线24、25连接。M3布线52经由过孔与M4布线24、25连接。
在RMetal布线层形成有电阻元件RU。电阻元件RU在外部输出端子PAD与节点B之间各串联连接有两个。也就是说，以M5布线21(节点B)→过孔(M5-M4)→M4布线→过孔(M4-RMetal)→电阻元件RU→过孔(M4-RMetal)→M4布线→过孔(M4-RMetal)→电阻元件RU→过孔(M4-RMetal)→M4布线→过孔(M5-M4)→M5布线22(PAD)这样的路径，在节点B与外部输出端子PAD之间连接有电阻元件RU。同样，在M5布线22(PAD)与M5布线23(节点B)之间也各串联连接有两个电阻元件RU。保护电阻Rsp由多个电阻元件RU构成。
此处，在外部输出端子PAD与节点B之间串联连接有两个电阻元件RU是为了有效地进行散热。也就是说，根据图4所示的构造，能够将在电阻元件RU产生的热从与该电阻元件RU的两端连接的M4布线有效地进行散热。需要说明的是，也可以在外部输出端子PAD与节点B之间串联连接三个以上的电阻元件RU。或者，还可以在外部输出端子PAD与节点B之间连接一个电阻元件RU。
在供形成保护电阻Rsp的区域中，在M5布线21的附图左侧布置有在Y方向上延伸的M4布线71、72，在M5布线23的附图右侧布置有在Y方向上延伸的M4布线73、74。M4布线71、74是供给VDDIO的电源布线，M4布线72、73是供给VSS的电源布线。在供形成保护电阻Rsp的区域中，为了加强电源供给，布置有在X方向上延伸的M3布线45、46。M3布线45经由过孔与M4布线42、43连接。M3布线46经由过孔与M4布线41、44连接。M3布线45、46是用于加强电源供给的布线，因此也可以没有。
在输出晶体管P1和ESD保护二极管1b上，呈格子状地形成有M3布线53和M4布线75作为供给VDDIO的布线。M3布线53与M4布线75经由过孔彼此连接。M4布线75在X方向上与电阻元件RU具有重叠。换言之，在形成有电阻元件RU的X坐标的位置形成有供给VDDIO的M4布线75。
需要说明的是，构成保护电阻Rsp的电阻元件RU，其一部分也可以形成在输出晶体管P1上或ESD保护二极管1b上。
图6示出输出晶体管P1的版图。形成有分别在X方向上延伸且在Y方向上排列着布置的多个P导电型的鳍66和分别在Y方向上延伸且在X方向上排列着布置的多个栅极布线67。由俯视时重叠的鳍66和栅极布线67形成晶体管。各晶体管通过未图示的布线并联连接。各晶体管的漏极经由保护电阻Rsp与外部输出端子PAD连接。
图7示出ESD保护二极管1b的版图。ESD保护二极管1b包括由N导电型的鳍37形成的阴极部36和由P导电型的鳍39a、39b形成的阳极部38a、38b。鳍37、39a、39b在X方向上延伸。阴极部36与VDDIO连接，阳极部38a、38b与外部输出端子PAD连接。在N导电型的鳍37与P导电型的鳍39a、39b之间形成有二极管。
图8是示出图3的部分A2中的M3～M5布线层的构造的俯视图。图8示出形成有保护电阻Rsn的区域以及输出晶体管N1和ESD保护二极管1a的上部的区域的版图。图8的版图相当于将图4的版图上下(Y方向)倒过来并将VDDIO设为VSS、将节点B设为节点A而得到的版图。因为根据与图4的版图相关的说明便能够很容易地理解图8的版图，所以在此省略详细说明。
在RMetal布线层形成有电阻元件RU。电阻元件RU在外部输出端子PAD与节点A之间各串联连接有两个。保护电阻Rsn由多个电阻元件RU构成。
在输出晶体管N1和ESD保护二极管1a上，呈格子状地形成有M3布线54和M4布线76作为供给VSS的布线。M3布线54与M4布线76经由过孔彼此连接。M4布线76在X方向上与电阻元件RU具有重叠。换言之，在形成有电阻元件RU的X坐标的位置形成有供给VSS的M4布线76。
需要说明的是，构成保护电阻Rsn的电阻元件RU，其一部分也可以形成在输出晶体管N1上或ESD保护二极管1a上。
图9是输出晶体管N1的版图。如图9所示，形成有分别在X方向上延伸且在Y方向上排列着布置的多个N导电型的鳍61和分别在Y方向上延伸且在X方向上排列着布置的多个栅极布线62。由俯视时重叠的鳍61和栅极布线62形成晶体管。各晶体管通过未图示的布线并联连接。各晶体管的漏极经由保护电阻Rsn与外部输出端子PAD连接。
图10是ESD保护二极管1a的版图。如图10所示，ESD保护二极管1a包括由P导电型的鳍32形成的阳极部31和由N导电型的鳍34a、34b形成的阴极部33a、33b。鳍32、34a、34b在X方向上延伸。阳极部31与VSS连接，阴极部33a、33b与外部输出端子PAD连接。在P导电型的鳍32与N导电型的鳍34a、34b之间形成有二极管。
根据本实施方式，能够收到以下效果。也就是说，在本实施方式所涉及的构成中，构成保护电阻Rsp、Rsn的电阻元件RU布置在布置有输出晶体管P1、N1和ESD保护二极管1a、1b的区域以外的区域上。因此，在输出晶体管P1、N1和ESD保护二极管1a、1b的上层的布线层中，能够富裕地设置VDDIO、VSS的电源布线。
这样一来，关于输出晶体管P1、N1，能够充分地使较大的电流流入这些晶体管中。因此，布线电阻下降，压降得到抑制。其结果是，能够抑制工作频率的劣化，信号波形的品质会变好。此外，关于ESD保护二极管1a、1b，由于能够抑制从电源到该二极管的路径的电阻值，因此能够得到良好的ESD保护特性。
(第二实施方式)
图11是本实施方式所涉及的输出电路12的电路构成图。图11的电路构成与第一实施方式中的图2的电路构成大致相同，但保护电阻的***位置不同。也就是说，在图11的输出电路12中，设置有保护电阻Rs来替代图2中的保护电阻Rsn、Rsp。在图11中，输出晶体管P1、N1的漏极彼此连接，保护电阻Rs设置在外部输出端子PAD与输出晶体管P1、N1的漏极之间。需要说明的是，将输出晶体管P1、N1的漏极与保护电阻Rs之间的节点作为节点C。
图12是IO单元的版图的概要的一例。图12的版图相当于IO单元10a，该IO单元10a是在图1的半导体集成电路装置1的下边缘排列的IO单元10中的一个。图12的IO单元版图与图3的IO单元版图相比，高电源电压区和低电源电压区的布置状况不同。图12的IO单元10a在Y方向上分为低电源电压区8和高电源电压区9。低电源电压区8位于核心区2侧，高电源电压区9位于芯片边缘侧。
图12所示的IO单元10a构成图11的输出电路12。在高电源电压区9中，从芯片边缘起依次布置有ESD保护二极管1a、ESD保护二极管1b、输出晶体管P1以及输出晶体管N1。在高电源电压区9中，在布置有ESD保护二极管1a、ESD保护二极管1b、输出晶体管P1以及输出晶体管N1的区域以外的区域上，在XY方向上阵列状地布置有电阻元件RU。借助电阻元件RU彼此连接起来而构成保护电阻Rs。通过将保护电阻Rs布置在供布置构成其他电路的晶体管等器件的区域上，能够实现IO单元10a的小面积化。
需要说明的是，电阻元件RU的连接方式可以是串联连接、并联连接或者串联连接和并联连接的结合中的任一种。此外，构成保护电阻Rs的电阻元件RU的一部分也可以布置在低电源电压区8的上部。
此外，ESD保护二极管1a、ESD保护二极管1b、输出晶体管P1以及输出晶体管N1的排列状况不限于图12所示的排列状况。例如，输出晶体管P1和输出晶体管N1的布置位置可以互换，ESD保护二极管1a和ESD保护二极管1b的布置位置也可以互换。
图13是示出IO单元的版图的详情的俯视图，是示出图12的部分A3中的M3～M5布线层的构造的俯视图。需要说明的是，剖面构造和比图13靠下层的构成与第一实施方式相同，在此省略图示。
图13的版图与第一实施方式中的图4的版图相同。不过，不同之处在于M5布线21、23不是相当于节点B，而是相当于节点C。
在RMetal布线层形成有电阻元件RU。电阻元件RU在外部输出端子PAD与节点C之间各串联连接有两个。也就是说，通过M5布线21(节点C)→过孔(M5-M4)→M4布线→过孔(M4-RMetal)→电阻元件RU→过孔(M4-RMetal)→M4布线→过孔(M4-RMetal)→电阻元件RU→过孔(M4-RMetal)→M4布线→过孔(M5-M4)→M5布线22(PAD)这样的路径，在节点C与外部输出端子PAD之间连接有电阻元件RU。在M5布线22(PAD)与M5布线23(节点C)之间也同样连接有电阻元件RU。保护电阻Rs由多个电阻元件RU构成。
在输出晶体管P1和ESD保护二极管1b上，呈格子状地形成有M3布线55和M4布线77作为供给VDDIO的布线。M3布线55和M4布线77经由过孔彼此连接。M4布线77在X方向上与电阻元件RU具有重叠。换言之，在形成有电阻元件RU的X坐标的位置形成有供给VDDIO的M4布线77。
在输出晶体管N1和ESD保护二极管1a上，形成有M4布线78、79作为供给VSS的布线。M4布线78、79在X方向上与电阻元件RU具有重叠。换言之，在形成有电阻元件RU的X坐标的位置形成有供给VSS的M4布线78、79。
需要说明的是，构成保护电阻Rs的电阻元件RU，其一部分也可以形成在输出晶体管P1、N1上或ESD保护二极管1a、1b上。
在本实施方式中，能够收到与第一实施方式相同的作用效果。也就是说，在本实施方式所涉及的构成中，构成保护电阻Rs的电阻元件RU布置在布置有输出晶体管P1、N1和ESD保护二极管1a、1b的区域以外的区域上。因此，在输出晶体管P1、N1和ESD保护二极管1a、1b的上层的布线层中，能够富裕地设置VDDIO、VSS的电源布线。
这样一来，关于输出晶体管P1、N1，能够充分地使较大的电流流入这些晶体管中。因此，布线电阻下降，压降得到抑制。其结果是，能够抑制工作频率的劣化，信号波形的品质会变好。此外，关于ESD保护二极管1a、1b，由于能够抑制从电源到该二极管的路径的电阻值，因此能够得到良好的ESD保护特性。
(第二实施方式的变形例)
图14是第二实施方式的变形例所涉及的IO单元版图的概要。在图14的版图中，与图12的版图相比，输出晶体管N1的布置位置移动到附图上侧。保护电阻Rs布置在输出晶体管N1与输出晶体管P1之间的区域。
根据本变形例，除了第二实施方式的效果之外，还能够收到以下效果。由于在保护电阻Rs的两侧分别布置有输出晶体管N1和输出晶体管P1，因此在保护电阻Rs-输出晶体管N1之间的布线和保护电阻Rs-输出晶体管P1之间的布线中，能够使布线长度大致相等。这样一来，能够改善布线寄生成分的不平衡。
需要说明的是，构成保护电阻Rs的电阻元件RU，其一部分也可以布置在输出晶体管N1、P1的上部。
需要说明的是，在上述实施方式中，ESD保护二极管1a、1b和输出晶体管N1、P1是由鳍构成的，但并不限于此。
此外，在上述实施方式的输出电路中，P导电型晶体管和N导电型输出晶体管均为一级晶体管，但并不限于此，例如也可以是二级、三级等多级晶体管串联连接而成的构成。此外，上述实施方式中的输出电路也可以是包括输入电路的输入输出电路。
此外，在上述实施方式中，RMetal布线层形成在M4布线层与M3布线层之间，但并不限于此。RMetal布线层只要是在BEOL中形成的布线层即可。
-产业实用性-
在本公开中，关于使用在BEOL中形成的电阻元件的半导体集成电路装置，能够提高抗ESD性，因此例如对提高***LSI的性能是有用的。
-符号说明-
1 半导体集成电路装置
1a、1b ESD保护二极管
10、10a IO单元
11、12 输出电路
75、76、77、78、79 电源布线
N1、P1 输出晶体管
PAD 外部输出端子
Rsn、Rsp、Rs 保护电阻
RU 电阻元件

Claims (10)

1.一种半导体集成电路装置，其包括在第一方向上排列的多个IO单元，其特征在于：
所述多个IO单元中的至少一个包括输出电路，
所述输出电路包括外部输出端子、第一ESD保护二极管、第一保护电阻以及第一输出晶体管，
所述第一ESD保护二极管的第一节点与所述外部输出端子连接，第二节点与第一电源连接，
所述第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序中形成，所述第一保护电阻的一端与所述外部输出端子连接，
所述第一输出晶体管连接在所述第一保护电阻的另一端与所述第一电源之间，
所述第一保护电阻所包括的所述多个电阻元件经由过孔与形成在第二布线层的布线连接，
在所述第二布线层中，在所述第一ESD保护二极管上形成有供给所述第一电源的第一电源布线，
所述第一电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一保护电阻所包括的所述多个电阻元件包括两个以上串联连接在所述外部输出端子与所述第一输出晶体管之间的电阻元件。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一保护电阻所包括的所述多个电阻元件在所述第一布线层中在所述第一方向和与所述第一方向垂直的第二方向上布置成阵列状。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述输出电路包括第二ESD保护二极管、第二保护电阻以及第二输出晶体管，
所述第二ESD保护二极管的第一节点与第二电源连接，第二节点与所述外部输出端子连接，
所述第二保护电阻由形成在所述第一布线层的多个电阻元件构成，所述第二保护电阻的一端与所述外部输出端子连接，
所述第二输出晶体管连接在所述第二保护电阻的另一端与所述第二电源之间，
所述第二保护电阻所包括的所述多个电阻元件经由过孔与形成在所述第二布线层的布线连接，
在所述第二布线层中，在所述第二ESD保护二极管上形成有供给所述第二电源的第二电源布线，
所述第二电源布线与所述第二保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述输出电路包括第二ESD保护二极管和第二输出晶体管，
所述第二ESD保护二极管的第一节点与第二电源连接，第二节点与所述外部输出端子连接，
所述第二输出晶体管连接在所述第一保护电阻的另一端与所述第二电源之间，
在所述第二布线层中，在所述第二ESD保护二极管上形成有供给所述第二电源的第二电源布线，
所述第二电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
6.一种半导体集成电路装置，其包括在第一方向上排列的多个IO单元，所述多个IO单元中的至少一个包括输出电路，
所述输出电路包括外部输出端子、第一ESD保护二极管、第一保护电阻以及第一输出晶体管，
所述第一ESD保护二极管的第一节点与所述外部输出端子连接，第二节点与第一电源连接，
所述第一保护电阻由形成在第一布线层的多个电阻元件构成，所述第一布线层在布线工序中形成，所述第一保护电阻的一端与所述外部输出端子连接，
所述第一输出晶体管连接在所述第一保护电阻的另一端与所述第一电源之间，
所述第一保护电阻所包括的多个电阻元件经由过孔与形成在第二布线层的布线连接，
在所述第二布线层中，在所述第一输出晶体管上形成有供给所述第一电源的第一电源布线，
所述第一电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
7.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第一保护电阻所包括的所述多个电阻元件包括两个以上串联连接在所述外部输出端子与所述第一输出晶体管之间的电阻元件。
8.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述第一保护电阻所包括的所述多个电阻元件在所述第一布线层中在所述第一方向和与所述第一方向垂直的第二方向上布置成阵列状。
9.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述输出电路包括第二ESD保护二极管、第二保护电阻以及第二输出晶体管，
所述第二ESD保护二极管的第一节点与第二电源连接，第二节点与所述外部输出端子连接，
所述第二保护电阻由形成在所述第一布线层的多个电阻元件构成，所述第二保护电阻的一端与所述外部输出端子连接，
所述第二输出晶体管连接在所述第二保护电阻的另一端与所述第二电源之间，
所述第二保护电阻所包括的多个电阻元件经由过孔与形成在所述第二布线层的布线连接，
在所述第二布线层中，在所述第二输出晶体管上形成有供给所述第二电源的第二电源布线，
所述第二电源布线与所述第二保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
10.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述输出电路包括第二ESD保护二极管和第二输出晶体管，
所述第二ESD保护二极管的第一节点与第二电源连接，第二节点与所述外部输出端子连接，
所述第二输出晶体管连接在所述第一保护电阻的另一端与所述第二电源之间，
在所述第二布线层中，在所述第二输出晶体管上形成有供给所述第二电源的第二电源布线，
所述第二电源布线与所述第一保护电阻所包括的所述多个电阻元件中的任一个在所述第一方向上具有重叠。
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