CN1178987A - 改进了的dram用主放大电路和输入输出总线 - Google Patents

Abstract

存储器与写入放大器驱动并预充电二个I/O总线。主放大器包括分离和预充电区及激活区。激活区在总线分离时驱动预充电信号。还包括主输出总线和测试输出总线使存储器工作于正常模式和测试模式。测试模式可同时访问二倍存储单元,缩短测试时间。大数据宽度可生产相对大电容的输出总线,使其电阻小。小数据宽度可生产带有相对小的电容的输出总线,使其电阻大。结果各输出总线的时间常数非常接近。

Description

改进了的DRAM用主放大电路和输入输出总线

本发明一般涉及到半导体设计技术，更确切地说是涉及到提供动态随机存取存储器(DRAM)用的改进了的主放大器和输入输出总线的***和方法。

在设计电子***时，速度和时序制约一直是重要的考虑。大多数***设计必须符合全部所使用元件的时序要求，还必须为得到高的速度而进行优化。其结果是很多集成电路(即“芯片”)采用了同步设计。同步芯片是一种其中芯片的各个元件被连接于一个公用***时钟的芯片。同步芯片通常具有在同一单片芯片上的连接于其某些输入输出的锁存器、寄存器和/或计数器。而且，同步芯片为***设计者提供了诸如较少的外部逻辑芯片和高速运行的许多好处。

同步芯片的一个例子是同步动态随机存取存储器(SDRAM)。理论上，SDRAM简单地是一个带有在同一芯片上的寄存器和/或锁存器的动态随机存取存储器(DRAM)。但当晶体管的数目和晶体管的速度提高时，电路和总线的设计变得更为苛刻。例如，已有了常规的1 6兆位的SDRAM(1兆位等于1,048,576个存储单元即“位”)以及64兆位的DRAM。但还没有64兆位的SDRAM。产生64兆位SDRAM的一个简便方法是将用于16兆位SDRAM中的***电路(存储单元阵列***的电路)与64兆位DRAM的存储阵列组合起来。但由于同步操作所要求的运行速度较高以及增加存储单元所造成的更大的容性负载，这种组合会引起一系列新的问题。一个这样的问题就是时序冲突。时序冲突可能导致数据被不正确地读取并可能使器件无法工作。另一问题是电压电平偏差。电压电平偏差可能导致信号被连接到不同的电源，从而使电源短路。其结果是增大了功耗并使高温及电流之类的可靠性问题普遍出现。

为了说明这些问题，将讨论常规的64兆位DRAM和常规的16兆位SDRAM。64兆位DRAM将存储单元分割成分立的许多组。为举例起见，将采用四组。与存储单元各组相关的是多个主放大器，包括下面参照图1所讨论的主放大器电路。与存储单元各组相关的还有多个写入放大器，包括下面参照图2所讨论的写入放大器电路。主放大器和写入放大器二者都来自常规的16兆位SDRAM。

图1描述了常规16兆位SDRAM的主放大器电路10。主放大器电路10接收多个信号，包括一个组激活信号MASJ、一个主输入一输出分离信号MACBJ、一个主放大器激活信号MAEJ(图中未示出)、一个测试信号MATESTB以及一个主放大器预先电信号MAPJ。主放大器还驱动三个信号：一个主输入一输出信号MIOT、一个倒相了的主输入一输出信号M10B以及一个主放大器输出MOJ。而且，主放大器电路10被连接于包括一个外部正电源

一个外部负电 和一个正电源V₁的电源。在常规16兆位SDRAM中，电源V₁等于 但由于从下面的讨论而变得更为明显的理由，本说明书将对这二种电源加以区分。

主放大器电路10可被分隔成四个不同的区段，由一个NAND门12所代表的第一区段接收MASJ和MACBJ二个信号。每当主放大器电路10处于“激活”，MASJ信号就保持“高”位。每当主放大器电路10被用来访问其相关存储单元组中的存储单元，主放大器电路10就是激活的。每当放大器将MIOT和MIOB二个输出信号进行分离，MACBJ信号就转为“低”位。用来分离此二个输出信号的电路未示出，但本技术领域普通熟练人员是熟知这种电路的不同实现方法的。由于MASJ信号保持高位，故NAND门12具有输出N1，它是MACBJ信号的反相信号。

主放大器电路10的第二区段是一个预充电路14。预充电路14借助于在特定的时间内将输出信号MIOB和MIOT一起连接到

或V₁而对输出信号MIOB和MIOT进行预充电。当二个输出信号MIOT和MIOB未被分离时，预充电由MAPJ信号控制，而当与主放大器电路10相关的组不处于激活态时，受MASJ信号控制。

主放大器电路10的第三区段是一个触发器16。触发器16接收来自预充电电路14的信号N1和信号N2。触发器产生二个输出信号N3和N4。

主放大器电路10的第四区段是一个驱动电路18。驱动电路18接收触发器16的输出N3和N4以选择性地驱动主输出总线的输出信号MOJ。

此外，驱动电路18接收表明主放大器电路10处于测试模式的信号MATESTB。在进行16兆位SDRAM的测试过程中，为了缩短测试时间而使用测试模式。为了测试常规的16兆位SDRAM，每个存储单元都必须被访问。采用测试模式则允许同时读写多于一个存储单元，从而缩短测试时间。常规16兆位SDRAM有16个MOJ信号，组合起来形成主输出总线以便促成一个16位宽的SDRAM。而且，常规16兆位SDRAM有16个主放大器电路。因此，常规16兆位SDRAM可同时访问16个存储器位置，从而改善了测试时间。为了进一步改进测试时间，同时访问16个以上的存储单元将是有利的。

图2描述了常规16兆位SDRAM的写入放大电路20。写入放大器电路20接收多个信号，包括一个第一预充电信号MIPTIJ、一个第二预充电信号MIPBIJ、一个均衡信号MIEQIJ、一个第一写入信号MDIB以及一个第二写入信号MDIT。写入放大器电路还驱动主输入一输出信号MIOT和反相输入一输出信号MIOB。而且，写入放大器电路20被连接于外部负电源

和等于 的内部正电源V₁。

写入放大器电路20借助于在特定时间内将输出信号MIOB和MIOT连接到一起和/或连接于V₁，可使输出信号MIOB和MIOT相等。而且，写入放大器电路20借助于恰当地***写入信号MDIB、MDIT、MIPBIJ或MIPTIJ，可选择性地将输出信号MIOB和MIOT驱动到V₁或

常规64兆位DRAM有一个工作于

与

之间的中等电压电平的存储器阵列。由于本技术领域普通熟练人员所熟知的各种理由，而要求中等的电压电平。当工作于 与 的常规16兆位SDRAM的上述二个放大器电路与要求中等电压的64兆位存储单元阵列进行组合时，就出现了一个问题。第一个解决办法是改变的电压电平。但由于其它的***电路以及其它的***芯片要求

的电压电平处于更高的预定电平，故此方法是行不通的。第二个解决办法是将内部正电源V₁改变成等于中间电压电平。在此方法中， 的电压电平保持不变，而存储阵列的中间电压电平被降低了。但这一解决办法产生了下述的一系列问题。

图3示出了一个时序图，表示了上述的信号和电路，并说明了由不同电压电平

和V₁引起的问题的一个例子。输入信号的功能性基本上依赖于常规16兆位SDRAM包括的其它电路，但未示出。但显然，参照上述的信号描述，本技术领域的普通熟练人员将熟悉此输入信号及其伴生的波形。

如参考箭头22、24、26、28所示，主放大器电路10处于激活(MASJ处于高)，N1信号的波形就基本上是MACBJ信号的反相波形。这样，N1信号就简单地指示出主放大器电路10何时发生分离。每当N1信号为低，主放大器就能够驱动输出信号M10B和MIOT，通常以MIOx表示。因此，参照参考箭头30、32和34，当MAPJ信号为低时，主放大器电路10就将MIOx信号驱动到

同样，参照参考箭头36和38，写入放大器电路20也在特定的时间将MIOx信号驱动到V₁和 但在时间40和42期间，主放大器电路10和写入放大器电路20二者都同时驱动MIOx信号但驱动到不同的电压电平。由于MIOx信号在同一时间不会处于二个不同的电压，故在一个有限的时间内，相应电源之间就存在“短路”。为了改善64兆位SDRAM的可靠性和功耗，消除电源之间的任何短路将是有利的。

因此，本发明提供了一种带有主放大器电路的半导体存储器，此主放大器电路能够利用二个不同的正电压电平且结合写入放大器选择性地驱动并预充电二个I/O总线。此主放大器电路包括一个分离与预充电区段和一个激活区段。只有当二个I/O总线不被分离时，此激活区段才驱动激活第一区段的信号去对二个I/O信号进行预充电。

在另一种情况下，主放大器电路包括一个主输出总线和一个测试输出总线二者。这样，半导体存储器就可工作于正常模式和测试模式。在测试模式中，可同时访问二倍数目的半导体存储器的存储单元，从而缩短了测试时间。

在另一种情况下，半导体存储器可以是许多不同数据宽度中的一个，它具有与各个数据宽度相关的不同大小的输出总线。不同的数据宽度是用不同的金属掩模产生的。具有相当大的电容的输出总线可用大宽度产生，使它们具有相当小的电阻。相反，具有相当小的电容的输出总线可用小宽度产生，使它们具有相当大的电阻。其结果是，与各个不同宽度相关的输出总线的时间常数非常相似。

图1是常规16兆位SDRAM主放大器电路的示意图。

图2是常规16兆位SDRAM写入放大器电路的示意图。

图3是图1和2的常规电路的时序图。

图4是体现本发明特征的64兆位SDRAM的方框图。

图5是图4的64兆位SDRAM的一种改进了的主放大器电路的示意图。

图6是图5的改进了的主放大器电路的时序图，与图2的常规写入放大器一起，示出了本发明的特点。

图7a、7b和7c是图4的64兆位SDRAM主输出总线的版图。

图8是图4和9中SDRAM的存储单元的示意图。

图9是体现本发明特征的SDRAM的示意图。

图10是SDRAM所用读出放大器电路的示意图。

图11是SDRAM所用I/O选择电路的示意图。

图12是组激活动作的时序图。

图13是预充电动作的时序图。

图14是写放大器电路的时序图。

图15是主放大器电路的时序图。

如上所述，图1、2和3示出了与16兆位SDRAM的常规主放大器和写入放大器相关的电路和时序图。图2的常规写入放大器电路20也被本发明所采用，因而在下列描述中被提及。

参照图4，参考号100通常表示一个体现本发明特点的SDRAM器件。虽然在本发明的最佳实施例中，器件100是一个64兆位的SDRAM，但显然本发明不局限于采用SDRAM，而是可以结合采用任何要求带有不同正电压电平的多级放大器的阵列型集成电路器件，包括其它类型的随机存取存储器。而且，在最佳实施例中列出的电压电平仅仅是为了描述的目的，并不是用来限制本发明。

器件100通常输入焊点102和104分别接收外部正电源

和外部负电源

在最佳实施例中，

电压等于3.3V，而

电压等于0V。而且，器件100包含一个电压调节器106，它馈送约2.2V的内部电压

供器件的存储单元使用。对于大多数的常规64兆位DRAM，所有三个电压

都是典型的，故不再详述。

器件100通过输入焊点108a、108b、108c和108d接收地址输入和控制信号输入。在最佳实施例中，存在着更多的地址和控制输入焊点，但它们的功能性可用焊点108a-108d来说明。而且器件100包含多个控制和地址译码器电路，通常用地址译码器组110表示。对于大多数64兆位DRAM和/或16兆位SDRAM，地址译码器组110和输入焊点108a-108d是常规的，故不再详述。

器件100通过I/O焊点112a、112b、112c和112d发送并接收数据输入/输出(I/O)。I/O的数目决定了器件100的数据宽度，通常是4、8或16位宽。除非另行指出，为了举例，器件100都是一个只有四个I/O焊点112a-112d的四位宽器件。而且，器件100包含多个输入缓冲器、输出缓冲器和其它电路，通常以I/O电路组114表示。对于大多数64兆位DRAM和/或16兆位SDRAM，I/O电路组114和输入焊点112a-112d都是常规的，故不再详述。

器件100含有64兆(1兆等于1,048,576)个存储单元。这些存储单元工作于

与

之间的各电压电平。存储单元分成同等大小的四个组116、117、118、119，各带有分别由下标u或l表示的上部和下部。存储单元是常规的且采用多个不同的信号线、放大器电路和译码器电路。由于对大多数64兆位DRAM，组116-119包含常规的存储单元，故不再详述其功能。

与各组存储单元相关的还有多个主放大器和写入放大器电路。在器件100中，有8个主放大器和8个写入放大器与各组部分相关。例如，与组部116u相关有一个第一主放大器120和一个第一写入放大器122(通常用组A1表示)以及七个其它的主放大器和写入放大器(通常用组A2、A3、A4、A5、A6、A7、A8表示)。同样，各组部117u、118u、119u、1161、1171、1181和1191有8个主放大器和写入放大器，通常用组B1-B8、C1-C8、D1-D8、E1-E8、F1-F8、G1-G8和H1-H8分别表示。所有这些主放大器和所有这些写入放大器都是完全相同的，为简化起见，只进一步讨论第一主放大器120和第一写入放大器122，显然，其余的主放大器和写入放大器的运行是相同的。

各个主放大器连接于主输出总线124，而各个写入放大器连接于数据进入总线126。如上所述，器件100可以有4个、8个或16个I/O。因此，输出总线124和数据进入总线126分别各包含4个、8个或16个分立的总线。

参照图5，第一主放大器120的改进了的主放大器电路130采用与图1的常规主放大器电路10相同的多个信号。这些信号包括组激活信号MASJ、主输入-输出分离信号MACBJ、主放大器激活信号MAEJ、测试信号MATESTB、主放大器预充电信号MAPJ、主输入—输出信号MIOT、反相的主输入一输出信号MIOB以及主放大器输出MOJ。而且，主放大器电路130也被连接于

和电源。

主放大器电路130可分离成四个不同的区段。第一区段是一个NAND电路132。NAND电路132接收三个信号MAPJ、MASJ和MACBJ。每当放大器电路130分离二个输出信号MIOT和MIOB，MACBJ信号就转变为低。每当组部116u被激活，MASJ信号就转变为高。每当输出信号MIOT和MIOB待要预充电，MAPJ信号就转变为高。其结果是，NAND电路132有输出N1′，它响应于分离信号MACBJ和预充电信号MAPJ。从以下的讨论中，改进了的NAND电路132的好处将变得更为明显。

主放大器电路130的第二区段是一个预充电电路134。预充电电路134借助于将输出信号MIOB和MIOT连接到一些并在特定的时间内连接到 以及在不同的时间内连接到

而对输出信号MIOB和MIOT进行预充电。至 的预充电由信号MAPJ控制，且只当二个输出信号MIOT和MIOB不被分离的时候，即N1′处于低位时才发生。至 的预充电由信号MASJ控制，且只当组部116u被激活时才发生。

主放大器电路130的第三区段是一个触发器136。此触发器136接收来自预充电电路134的信号N5′以及信号N2′。触发器136产生二个输出信号N3′和N4′。

主放大器电路130的第四区段是一个驱动电路138。驱动电路138接收触发器136的输出N3′和N4′以便选择性地驱动主输出总线的MOJ信号。

驱动电路138还接收表明主放大器电路130处于测试模式的信号MATESTB以及输出激活信号MAOEJ以驱动MOJ信号。利用这二个信号以及输出N3′和N4′，驱动电路138可选择性地驱动MOJ总线或者主放大器测试输出总线MOTJ。MOTJ信号相似于MOJ总线但只在测试模式中使用。由于有64个主放大器电路，32个与上部组116u、117u、118u、119u相关，32个与下部组116l、117l、118l、119相关，故对于与各个主放大器电路相关的单个MOTJ总线，主测试输出总线124t包含64个总线。这样，在测试模式中可同时访问64个存储单元。用不着采用MOTJ信号和运行于正常模式，就可以同时访问最多16个存储单元(在16位宽器件100的情况下)。其结果是，当工作于测试模式时，访问全部64兆个存储单元所需的时间被缩短到四分之一。为进一步简化测试模式，主测试输出总线124t被连接到压缩和减压电路139，以确定来自所有被同时从存储单元读出的数据是否正确。显然这种压缩和减压电路被用在常规的16兆位SDRAM中，而且对本技术领域普通熟练人员来说是显而易见的。

如上所述，第一写入放器122包括图2的写入放大器电路20。但如上所述，电压V₁被连接于 电源。

参照图6，各种输入信号的波形依赖于位于器件100上的其它电路(未示出)。但显然，这些输入信号中的很多是相似于常规16兆位SDRAM的，而且参照上面的信号描述，本技术领域的普通熟练人员对这些输入信号及其伴生的波形是熟悉的。

为参考箭头140、142、144、146所示，每当主放大器电路130被启动(MASJ为高位)，信号N1′的波形是MACBJ和MAPJ二个信号的函数。这样，N1′就表明主放大器电路130何时发生分离以及何时不进行预充电。每当N1′信号为低位，主放大器130就能够将输出信号MIOB和MIOT(通常用MIOx表示)驱动到

因此，由于MAPJ信号控制着N1′信号，故在时间148、150和152期间，主放大器电路130不将MIOx信号驱动到

如参考箭头36和38所示，在特定时间，写入放大器电路20继续将MIOx信号驱动到 或 但由于冲突的电压被驱动到MIOx信号上而不存在短路。

再参照图4，器件100可以是4、8或16位宽，以下分别称为by-4、by-8或by-16型。在器件的生产过程中，要确定器件100是何种型。虽然器件100是用多个掩模层(未示出)生产的，各个型与一个唯一的金属掩模层(亦未示出)相关。显然，这种用只改变一个掩模层来生产不同型的器件的方法在本技术领域中是众所周知的，故不再详述。

器件100的具体型决定了输出总线124中和数据进入总线126中的总线数目。在by-4型情况下，输出总线124中有四个总线，二个与上部组116u、117u、118u、119u相关，二个与下部组116l、117l、118l、119l相关。在by-8型情况下，输出总线124中有8个总线，4个与上部组16u、117u、118u、119u相关，4个与下部组116l，117l，118l，119l相关。在by-16型情况下，输出总线124中有16个总线，8个与上部组116u，117u，118u，119u相关，8个与下部组116l、117l、118l、119l相关。数据进入总线126中的总线安排和数量与输出总线124中的相似。

器件100的型还决定着连接于主输出总线124或主数据进入总线126的放大器组A1-A8、B1-B8、C1-C8、D1-D8、E1-E8、F1-F8、G1-G8、H1-H8的数目。在by-4型情况下，有16个连接于单一总线的放大器组。由于组116、117、118、119被分离成上下层，故单一总线上的全部16个放大器组将在同一层内。作为第一个例子，虽然各组中的主放大器被连接于同一个总线，存取到by-4型器件100的存储器将激活组A1、A3、A5、A7、B1、B3、B5、B7、C1、C3、C5、C7、D1、D3、D5、D7中的一个主放大器。在第二例子中，虽然各组中的主放大器被连接于同一个总线，存取到by-4型器件100的存储器将激活组E2、E4、E6、E8、F2、F4、F6、F8、G2、G4、G6、G8、H2、H4、H6、H8中的一个主放大器。

在by-8型器件100的情况下，有8个连接于单一总线的放大器组。由于组116、117、118、119被分离成上下层，故单一总线上的全部8个放大器组将在同一层内。对于第一个例子，虽然各组中的主放大器被连接于同一个总线，存取到by-8型器件100的存储器将激活组A1、A5、B1、B5、C1、C5、D1、D5中的一个主放大器。在第二个例子中，虽然各组中的主放大器被连接于同一个总线，存取到by-8中型器件100的存储器将激活组E2、E6、F2、F6、G2、G6、H2、H6中的一个主放大器。

在by-16型器件100的情况下，有4个连接于单一总线的放大器组。由于组116、117、118、119被分离成上下层，故单一总线上的全部4个放大器组将在同一层内。对于第一个例子，虽然各组中的主放大器被连接于同一个总线，存取by-16型器件100的存储器将激活组A1、B1、C1、D1中的一个主放大器。在第二例子中，虽然各组中的主放大器被连接于同一个总线，存取by-16型器件100的存储器将激活组E4、F4、G4、H4中的一个主放大器。

由于对by-4、by-8和by-16型的器件100来说，不同数目的放大器组被同时连接到单一总线，故主输出总线124上的容性负载对各个型是不同的。在by-4型中，由16个连接的主放大器所引起的容性负载是相当大的，而在by-16型中，由4个连接的主放大器引起的容性负载相对地小。电容的这一偏差引起一些问题。一个问题是出现在I/O电路114中。由于by-4型和by-16型除一个以外共用所有的相同掩模层，故各型的I/O电路114实际上是相同的。但由于主输出总线124对不同的型有不同的容性负载，故被驱动到I/O电路114的信号在不同的时间到达。其结果是，由于信号在各型之间偏差而造成I/O电路中可能发生差错。另一问题是by-4型通常可能比by-8和by-16型运行得更慢。

借助于不仅改变不同型的主输出总线124中的总线的数目，而且改变总线的宽度，解决了这些问题。参照图7a-7c，示出了和上部组117u以及组B1、B2、B3、B4、B5、B6、B7、B8中的主放大器一起使用主输出总线124的一部分，由于每个主放大器有一个MOJ输出(图5)，故不同的主放大器输出分别用对应于组B1、B2、B3、B4、B5、B6、B7、B8中的主放大器电路的MOJ输出的参考号MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8表示。而且，显然组部117u仅仅代表每个组部及其到主输出总线124的连接。同样，由于主输出总线124对各个型是不同的，故以下对by-16、by-8和by-4型将分别用参考号124′、124″和124来表示。

图7a示出了用于by-16型器件100中的带有8个总线160a、160b、160c、160d、160e、160f、160g、160h的主输出总线124′。8个总线160a-160h中的每一个都有一个特定的宽度160w。而且，主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8中的每一个都被连接到8个总线160a-160h中的一个。主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8用与各个型一致的一种金属掩模层来构建。其结果是，各型器件100的各主放大器输出是相同的。而且，主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8用常规的通孔技术来连接到总线160a-160h。

图7b示出了用于by-8型器件100的带有4个总线162a、162b、162c、162d的主输出总线124”。4个总线162a-162d中的每一个都有一个比160w大的特定宽度162w。而且，主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8中的每一个被连接到4个总线162a-162d中的一个。由于每个型的器件100的主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8是恒定的，故如所示，总线162a-162d的宽度162w也大得足以覆盖适当的主放大器输出。

图7c示出了用于by-4型器件100的带有2个总线164a、164b的主输出总线124。二个总线164a-164b中的每一个都有一个特定的宽度164w，且164w＞162w＞160w。而且，主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8中的每一个被连接到二个总线164a-164b中的一个。如上述参照图7b所讨论的，由于各型器件100的主放大器输出MOB1、MOB2、MOB3、MOB4、MOB5、MOB6、MOB7、MOB8是恒定的，故如所示，总线164的宽度164w也大得足以覆盖适当的主放大器输出。

借助于提供在不同型的器件100之间有变化的总线宽度，使各型之间电容差别所引起的时间延迟得到了均衡。时间延迟决定于主输出总线124的总线RC常数，其中R表示各总线的电阻，C表示各总线的电容。借助于使总线变宽而减小各总线的电阻。这样，by-4型的总线164a-164b的R就相对地小，而总线的C相对地大。相反，by-16型的总线160a-160h的R相对地大，而总线的C相对地小。其结果是，在各型器件100中的总线时间延迟即RC常数都非常相近，因而在不同型的总线上的信号性能较为一致。

显然已描述了本发明的示范性实施例，但在前述公开中可做出修改、改变和替换，而且在某些情况下将采用本发明的某些特点而不必相应地采用其它特点。而且，可以增加额外的或变通的元件与其它电路而不改变本发明的范围。因此，所附权利要求显然是广义地以符合本发明范围的方式而提出的。

参照图9，器件200代表本发明适用的SDRAM的另一实施例。器件200是一个64兆位的SDRAM，它包含4个组BANK0-BANK3，各带有一个X锁存前置译码器、一个X译码器、一个Y锁存前置译码器、一个Y译码器、一个存储器阵列和一个读出放大器。但值得指出的是，本发明不局限于SDRAM，而是包括其它类型的随机存取存储器(RAM)，而且这种组结构也不是特别限定的。而且，本发明还可用于要求多个不同电源电压电平的阵列型集成电路。对电压电平的下列描述仅仅是为了说明问题而决不意味着对本发明的范围进行限制。

器件200通过输入焊点202、204而接收外部电源

和

外部电源

约为3.3V，而外部电源

约为0V。器件200有图8所示的存储单元并还包括一个馈送约2.2V的内部电源Vdl的电压调节器Vdl gen206。

器件200通过未示出的多个地址输入焊点而接收地址信号。地址信号通过地址一级电路LVC 208(它使LVTTL(低压晶体管一晶体管逻辑兼容的)电平转换成CMOS电平或芯片内电平)被馈至组BANK0-BANK3。Y锁存计数器210将接收到的地址信号锁存于脉冲串模式中且用计数器更新地址信号。地址一级电路LVC208和Y锁存计数器210可以是常规可得到的电路。

器件200通过未示出的I/O焊点而读或写数据。待要写或读的数据的电平被数据一级电路DQ0-DQ3 212，218改变为LVTTL电平、CMOS电平或预定电平。数据一级电路212、218被连接到多个由高阻抗控制电路Hi-Z Control 220控制的CMOS输入/输出缓冲器CMOS buff 222、228。高阻抗控制电路Hi-Z Control 220与地址一级电路208和数据一级电路212、218相似，对由外部电路输入的控制信号进行电平改变。高阻抗控制电路Hi-Z Control 220由输出内部控制信号的屏蔽控制电路DQM230控制。屏蔽控制意指根据工作时间而将数据输入/输出缓冲器控制到高阻抗或低阻抗。CMOS输入/输出缓冲器COMS buff 222、228分别被连接到多个等待锁存器电路Latency Latch 232、238。模式译码锁存电路240响应脉冲串模式被建立命令设定时产生的模式译码器锁存信号MRS而输出CAS等待CL和脉冲串等待BL。当CL和BL被输出时，等待控制电路244响应来自下面要描述的控制***电路242的锁存更新信号(内部时钟)而输出等待锁存电路232、238的控制信号。等待锁存电路232、238在接收到控制信号时，写入或读取对应于CL或BL的数据。

数据一级电路，CMOS输入/输出缓冲器、等待锁存电路以及未示出的I/O焊点的数目，决定着器件200的数据宽度。通常数据是4、8或16位宽。例如，器件200的数据宽度为4位且包括4个未示出的I/O焊点、4个数据一级电路(其中只代表性地示出了二个)、4个CMOS输入/输出缓冲器以及4个等待锁存电路。

器件200有一个控制***电路242，它从外部接收一个芯片选择命令CS/、一个行地址命令RAS/、一个列地址命令CAS/、一个写启动命令WE、一个时钟CLK以及一个时钟启动CKE，且根据这些命令而产生内部信号。符号“/”表示当命令输入处于低电平时，命令输入周期有效。根据输入的命令，内部控制***电路242输出一个模式译码锁存器设定信号MRS、一个信号Bcu、一个信号Bact/pre、一个信号R/W以及一个锁存更新信号。模式译码锁存器设定信号MRS是一个用来将内部地址信号锁存于模式译码锁存器中的信号。信号Bcu是读或写操作过程中取于地址信号的信号，而且在脉冲串模式中控制着Y锁存计数器210的计数。信号Bact/pre用来控制各个组，使它们激活并预充电。信号R/W用来控制各个组的读或写操作。锁存器更新信号是一个每当模式译码锁存器电路238输出CAS等待CL时就产生的内部时钟信号，用来控制等待控制电路244。

器件200有64兆(1兆等于1,048,756)个存储单元，其中的一个示于图8。各个存储单元工作于约0V(Vss)和约2.2V(Vdl)的电压电平。所提供的存储单元被分组成为储存器组BANK0-BANK3，其中的每一个包括一个X锁存前置译码器Xlatch pre-dec、一个X译码器Xdec、一个Y前置译码器Ypre-dec、一个Y译码器Ydec、存储器网Mat、一个图10所示的读出放大器电路SA、以及一个图11所示的I/O选择电路。I/O选择电路被用来选择本地输入/输出LIOT、LIOB与主输入/输出MIOB、MIOT之间是连接还是断开。图10所示的读出放大器电路SA以及图11所示的I/O选择电路将在下面详述。

图10和11示出了一个读出放大器电路SA 300和一个I/O选择电路400，二者都用于器件200中。图12示出了当器件200的组激活时，读出放大器电路SA300和I/O选择电路400的信号波形。图13示出了当组被预充电时，读出放大器电路SA 300和I/O选择电路400的信号波形。下面解释组激活时以及预充电时的工作。

图10、11和12示出了各电路的组激活工作。当组变成激活时，使读出放大器电路300的节点预充电到Vdl/2电平的操作被终止。亦即，控制信号BLEQB从高电平Vdd变为低电平Vss，读出放大器电路300中的预充电MOS场效应晶体管被关断以停止预充电，它反过来又使读出放大器电路300处于可工作状态。同时，使I/O选择电路400中的本地输入/输出LIOT、LIOB预充电到Vdl/2电平的操作被终止。亦即，控制信号BLEQBA从高电平Vdd变为低电平Vss。结果，倒相电路402、404的输出信号使I/O选择电路400中的预充电MOS场效应晶体管关断，使本地输入/输出LIOT、LI-OB的预充电停止。于是，I/O选择电路400的本地输入/输出LI-OT、LIOB的预充电在读出放大器电路300停止预充电操作的时刻之后经过倒相电路402、404的时间延迟而停止。控制信号BLEQB也用作连接本地输入/输出LIOT、LIOB与主输入/输出MIOT、MIOB以使它们处于可工作状态的控制信号。

在I/O选择电路400中的本地输入/输入LIOT、LIOB和主输入/输入MIOT、MIOB即将被连接之前，主输入/输出信号MIOT、MIOB处于Vdl电平，而读出放大器电路300和I/O选择电路400中的本地输入/输出信号LIOT、LIOB处于Vdl/2电平。当本地输入/输出LIOT、LIOB与主输入/输出MIOT、MIOB被连接时，主输入/输出MIOT、MIOB由Vdl电平变为Vdl/2电平，而本地输入/输出LIOT、LIOB由Vdl/2变为Vdl。如图2所示，写放大器电路20被连接到主输入/输出MIOT、MIOB。连接于主输入/输出MIOT、MIOB的写放大器电路20的信号线MILSB、MILST被连接于Vdl电压的预充电电路WAP预充电到Vdl电平。于是，连接于信号线MILSB、MILST的主输入/输出信号MIOT、MIOB的电压以及本地输入/输出信号LIOT、LIOB的电压就等于写放大器20的信号线MILSB、MILST的预充电电压电平Vdl。

当共用信号SHR0的电压电平转变为高于Vdd的Vpp时，位线BLOB、BLOT被连接到读出放大器电路300的信号线302、304，使位线BLOB和BLOT之间的电压电平差出现在图10所示的信号线302、304上。来自外部电路或地址锁存计数器的地址信号(见图9)使字线SWL0(见图8)变为Vpp电平。随着预定时间的推移，读出放大器激活信号SDP、SDN分别转变为Vdd和Vss电平，且位线BLOB和BLOT之间的电压电平差被读出放大器电路300的读出放大级SAN、SAP放大。此后，列选择信号YS被建立以写入外部数据或从存储单元读取数据。

图10、11和13说明了各电路的预充电操作。首先，在完成了写或读操作之后，字线SWL0从高电平Vpp转变为低电平Vss。当字线SWL0降低到Vss电平时，共用的控制信号SHR0和SHR1变为Vdd电平。然后，当控制信号BLEQB从低电平Vss转变到高电平Vdd时，读出放大器电路300的预充电MOSFET被接通，将读出放大器电路300的节点预充电到Vdl/2电平。

图9所示各个组的电路WA/MA246各有8个主放大器电路和8个写放大器电路。所用的主放大器电路和写放大器电路示于图5和图2。

图14示出了本发明的图2的写放大器电路20的以及图5的主放大器电路130的写操作过程中，输入信号和输出信号的详细波形。图14(c)示出了当执行图6的写操作时的更详细的波形。如图14(a)所示，内部控制信号的电压电平是高电平的Vdd和低电平的Vss。而第一和第二写信号MDIB和MDIT的高电平为Vdd。而第一和第二写信号MDIB和MDIT的电平为Vdd，低电平为Vss，写入到存储单元的信号(亦即主输入/输出信号MIOT、MIOB)的高电平为Vdl，低电平为Vss，如图14(b)所示。换言之，写入放大器电路20执行由Vdd到Vdl的电平改变。

当与主放大器预充电信号MAPJ同步的信号N1′在周期152中处于高电平时，主输入/输出MIOT、MIOB在其栅极接收信号N1′的PMOS(一对开关MOSFET Q1和Q2)的二侧上彼此分离。其结果是，一对数据线(l1，l2)的预充电电压电平Vdl可与另一对m1、m2)的预充电电压电平Vdd分离。

若在PMOS(Q1，Q2)的二侧上MIOT与MIOB未被分离，则由于数据线对(l1，l2)的电压电平低于预充电至Vdd电平的数据线对(m1、m2)，数据线对(l1，l2)就转变到Vdd电平。

由于信号线MIOT、MIOB在其栅极馈有信号N1′的PMOS的二侧上被分离成数据线对(l1，l2)和数据线对(m1，m2)，故有可能防止由于写放大器电路20的Vdl电压端与为数据线对(m1，m2)预充电的Vdd电压端之间的短路而造成的不希望有的电流的流动。亦即，当信号MAPJ所驱动的预充电MOSFET接通时，由信号N1′所控制的PMOS(Q1，Q2)断开，以致可防止由为数据线对(m1，m2)预充电的Vdd电压端与写放大器电路20 Vdl电压端之间的短路所造成的不希望有的电流消耗。

图15示出了当执行时图5所示的本发明的主放大器电路130的读操作时，输入和输出信号的详细波形。图15(d)示出了图6所示的读操作过程中的更详细的波形。如图15(a)所示，内部控制信号的高电平为Vdd，低电平为Vss。而从存储单元读出的以及写入到MIOT和MIOB中的信号的高电平为Vdl，主放大器输出信号MOJ的高电平为Vdd，如图15(b)所示。换言之，主放大器电路130执行从Vdl到Vdd的电平改变。

参照图15(c)，主放大器电路130的信号N1′、N2′、N5′的工作电压电平为高电平的Vdd与低电平的Vss。如图15(d)中144和146所示，当主放大器被启动(MASJ处高位)时，信号N1′依赖于主输入/输出分离信号MACBJ和主预充电信号MAPJ二者。

数据线对(l1，l2，m1，m2)可在其栅极接收信号N1′的PMOS(一对开关MOSFET Q1，Q2)的二侧上被分离。预充电电路134可将一个数据线对(l1，l2)预充电到Vdl电平，而将另一对数据线(m1，m2)预充电到Vdd电平。

当信号N1′处于低位时，读自存储单元的数据被从一对数据线(l1，l2)传送到另一对数据线(m1，m2)。此后，读出的数据被CMOS锁存放大器电路(Q3，Q4，Q5，Q6)放大，然后保持在触发电路136中。当第一和第二预充电信号MIPBIJ和MIPTIJ变为高电平而信号N1′处于低位时，从写放大器电路20到数据线对(l1，l2)的预充电被终止。

在预充电过程中，PMOS(Q1，Q2)关断，信号N5′和信号N2′被保持在数据线对(m1，m2)的预充电电平Vdd，从而防止信号N5′和N2′的电压电平降低时在触发器电路136中出现穿通电流。

如果在预充电过程中数据对(l1，l2，m1，m2)不在PMOS(Q1，Q2)的二侧分离，则预充电至Vdd电平的数据线对(m1，m2)和预充电至Vdl电平的数据线对(l1，l2)被短路，使数据线对(l1，l2)的电压电平变为Vdd电平。Vdd电平，即数据线对(m1，m2)的预充电电平于是下降，且信号N5′和N2′的电压电平的降低使上述的穿通电流在触发器电路136中流动。

因此，如图15(d)所示，在预充电周期150中，第一和第二主预充电信号MPBIJ和MIPTIJ被保持在低电平，写入放大器电路(图2)侧上的数据线对(l1，l2)被预充电至Vdl电平。CMOS锁存放大器电路(Q3-Q6)侧上的数据线对(m1，m2)如图15(c)所示被预充电到Vdd电平。亦即，由于用来分离预充电电路134的数据线对(l1，l2，m1，m2)的PMOS(Q1，Q2)被关断，故防止了预充电至Vdl电平的写入放大器电路侧上的数据线对(l1，l2)与预充电至Vdd电平的数据线对(m1，m2)之间的短路。

本实施例的存储器阵列具有设置成低于外部输出电压的内部电压，以便减小内部电路的功耗。此种安排要求读出信号电平在存储器中从内部低电压改变到外部高电压。为了信号电平的改变而采用一个新的电路会导致读出速度下降。因为改变电路要占有额外的时间。但本实施例借助于利用开关MOSFET(Q1，Q2)分离数据线(l1，l2，m1，m2)而执行电压电平改变，使内电路侧上的数据线对预充电至低电压而放大器电路(Q3-Q6)侧上的数据线对(m1，m2)预充电到高电压，并在读出时连接双方的数据线。这些处理基本上不引起电平改变所造成的延迟。本实施例采用接收来自放大器电路(Q3-Q6)的输出信号且保持此数据的保持电路136，这使没有可能在下一读出操作的准备中较早地开始放大器电路的预充电操作。

再者，用图5的CMOS锁存放大器电路(Q3-Q6)作为放大器电路(Q3-Q6)，使读出操作更快。亦即，读出中电平的改变使信号N2′，N5′从Vdd电平改变到Vdl电平(见图15(c))，且CMOS锁存放大器电路(Q3-Q6)迅速而互补地将一个信号放大至Vdd电平而将另一个信号放大到Vss电平。

如上所述，采用高于内部电源(Vdl)的电压(Vdd)作为放大器电路(Q3-Q6)的电源电压以及采用开关MOSFET(Q1，Q2)来将放大器电路的输入数据线预充电到高电压(Vdd)，这使得有可能与放大器电路的操作同时地执行电平转换。由于基本上可忽略电平改变所造成的延迟时间而可获得快速的读出操作。

Claims (22)

1、一种与写入放大器电路一起工作的用于半导体存储器的主放大器电路，二种电路都工作于第一正电压电平且能够选择性地将二个I/O总线驱动和预充电至第二正电压电平，此种主放大器电路包含：

一个能够分离二个I/O总线并能够预充电此二个I/O总线的预充电电路；以及

一个用来驱动信号以激活第一区段的激活电路；

其中的信号只当二个I/O总线被分离时才启动第一区段对二个I/O信号进行预充电。

2、权利要求1的主放大器电路，其中的主放大器第一区段在写入周期中不能对二个I/O总线预充电。

3、一种包含多个存储单元的半导体存储器和一种包含一个主输出总线和一个测试输出总线的主放大器电路，其中在正常工作中，只有主输出总线能够访问存储单元，而在测试模式工作中，主输出总线和测试输出总线二者能够同时访问存储单元。

4、权利要求3的半导体存储器还包含用来在测试模式中对从存储单元访问到的数据进行压缩和解压的装置。

5、权利要求3的半导体存储器，其中的主放大器电路包括输出激活信号和测试激活信号二者。

6、权利要求3的半导体存储器，其中有64兆个存储单元。

7、一种使用包括第一或第二金属掩模的多个掩模来生产半导体存储器的方法，其中带有第一数据宽度的第一半导体存储器用第一金属掩模生产，而带有第二数据宽度的第二半导体存储器用第二金属掩模生产，且其中第一和第二半导体存储器都有完全相同的用来接收输出总线上的输出信号的输出电路，其中第一半导体存储器的输出总线比第二半导体存储器的输出总线具有更大的电容，此方法包含：

选取一个第一总线宽度和一个第二总线宽度，使第一输出总线的电阻小于第二输出总线的电阻。

8、权利要求7的方法，其中各输出总线的时间常数相对地说是相同的。

9、权利要求7的方法，其中的半导体存储器各有64兆个存储单元。

10、权利要求9的方法，其中的第一宽度是4位，而第二宽度是16位。

11、权利要求7的方法，其中由于第一输出总线的总线宽度小于第二输出总线的总线宽度，故第一输出总线的电阻大于第二输出总线的电阻。

12、一种半导体存储器，它包含：

一个存储器阵列，它包括多个位线对、多个与位线对交叉的字线、多个动态存储单元以及多个连接于位线对的读出放大器电路；

与多个位线对中的一个预定位线对连接的数据线对；

连接于数据线对以输出第一脉冲电压电平的写入电路；

连接于数据线对以输出第二脉冲电压电平的读出放大器电路；

提供给数据线对以便将数据线对分成第一对和第二对的一对开关MOSFET；

一个用来将第一数据线对预充电到第一脉冲电压电平的第一预充电电路；以及

一个用来将第二数据线对预充电到第二脉冲电压电平的第二预充电电路；

其中的写入电路被连接于第一数据对，而读出放大器电路被连接于第二数据线对；

其中当第二预充电电路处于工作状态时，开关MOSFET对被关断。

13、根据权利要求12的半导体存储器，其中的第二脉冲电压电平高于第一脉冲电压电平。

14、根据权利要求13的半导体存储器，其中多个读出放大器的高电平输出电压是第一脉冲电压电平。

15、根据权利要求14的半导体存储器，其中的读出放大器电路是一个CMOS锁存电路。

16、一种半导体存储器，它包含：

一个存储器阵列，它包括多个位线对、多个与位线对交叉的字线、多个动态存储单元以及多个连接于位线对的读出放大器电路；

与多个位线对中的一个预定的位线对连接的数据线对；

连接于数据线对的一个读出放大器电路；

提供给数据线对以便将数据线对分成第一对和第二对的一对开关MOSFET；

一个用来将第一数据线对预充电到第一脉冲电压电平的第一预充电电路；以及

一个用来将第二数据线对预充电到高于第一脉冲电压电平的第二脉冲电压电平的第二预充电电路；

其中的预定的位线对被连接于第一数据对，而读出放大器电路被连接于第二数据线对；

其中放大器电路的电源电压是第二脉冲电压电平。

17、根据权利要求16的半导体存储器，其中的读出放大器电路是一个CMOS锁存电路。

18、根据权利要求17的半导体存储器，其中多个读出放大器的高电平输出电压是第一脉冲电压电平。

19、根据权利要求18的半导体存储器，还包含一个用来接收读出放大器电路的输出信号的保持电路，保持电路的电源电压是第二脉冲电压电平。

20、根据权利要求19的半导体存储器，还包含一个接收外部电源电压以产生第一脉冲电压电平的电源电压降压电路。

21、根据权利要求20的半导体存储器，还包含一个连接于数据线对且输出第一脉冲电压电平的写入电路。

22、根据权利要求19的半导体存储器，其中当第二预充电电路处于工作状态时，开关MOSFET对被关断。

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