CN117595873A - 列并行sar/ss adc前景斜坡共享移位校准方法 - Google Patents

列并行sar/ss adc前景斜坡共享移位校准方法 Download PDF

Info

Publication number
CN117595873A
CN117595873A CN202311624030.5A CN202311624030A CN117595873A CN 117595873 A CN117595873 A CN 117595873A CN 202311624030 A CN202311624030 A CN 202311624030A CN 117595873 A CN117595873 A CN 117595873A
Authority
CN
China
Prior art keywords
calibration
quantization
capacitor
adc
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311624030.5A
Other languages
English (en)
Inventor
张鹤玖
姚鑫蕊
余宁梅
吕楠
郭仲杰
王雨晗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Technology
Original Assignee
Xian University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Technology filed Critical Xian University of Technology
Priority to CN202311624030.5A priority Critical patent/CN117595873A/zh
Publication of CN117595873A publication Critical patent/CN117595873A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开的列并行SAR/SS ADC前景斜坡共享移位校准方法，在单独的校准周期中，利用列共用斜坡电压对各列电容阵列的最低位进行校准，其余电容自低位向高位逐一采用斜坡电压和已校准电容进行校准，校准后将各电容对应数字码的偏移量存储在列内寄存器中，供正常工作的ADC进行量化结果的校准。本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法，提供了一种高效、精准的对两步式SAR/SS ADC误差的校准方法，依靠于ADC架构的原始电路，增加少量数字控制电路与寄存器，并不大量增加功耗与面积，以极小的代价完成校准。

Description

列并行SAR/SS ADC前景斜坡共享移位校准方法
技术领域
本发明属于CMOS图像传感器读出转换电路技术领域，具体涉及列并行SAR/SS ADC前景斜坡共享移位校准方法。
背景技术
随着CMOS图像传感器应用需求的提高，其关键模块模数转换器(Analog-to-Digital Converter，ADC)的性能也不断提升，朝着高速、高精度、低功耗持续发展。在众多ADC架构中列并行两步式SAR/SS ADC凭借其优良的综合性能成为CMOS图像传感器的热门架构。但随着分辨率的提高，单列的误差问题越来越显著，影响着ADC的动态性能，各列间的误差问题更影响着CMOS图像传感器最终的成像质量，寻找一种高效、简单、代价小的校准方法成为推动两步式SAR/SS ADC发展的新方向。
现有的校准方案中，基于均衡的分割ADC校准，由于其快速收敛而适用于背景或前景校准，但这种技术需要将原ADC分成两个子ADC，大大增加了单列功率，在列宽有限下增加了ADC的设计难度；基于扰动的校准只需要一个ADC，但是需要一个峰值到峰值超过半满量程的时段输入来校准所有位，这限制了ADC输入信号的频率。在众多方法中并没有出现较好解决各列间误差的策略，同时对SS量化与SAR量化切换时引入的误差也并没有校准。
针对现有方法的不足，本发明提出的列并行SAR/SS ADC前景斜坡共享移位校准方法，利用SAR/SS ADC已有的结构同时对多列ADC进行校准，仅增加部分控制电路，以极小的代价同时校准列内与各列间的误差。
发明内容
本发明的目的在于提供列并行SAR/SS ADC前景斜坡共享移位校准方法，解决了两步式SAR/SS ADC列内与各列间误差校准的问题。
本发明所采用的技术方案是：列并行SAR/SS ADC前景斜坡共享移位校准方法，在单独的校准周期中，利用列共用斜坡电压对各列电容阵列的最低位进行校准，其余电容自低位向高位逐一采用斜坡电压和已校准电容进行校准，校准后将各电容对应数字码的偏移量存储在列内寄存器中，供正常工作的ADC进行量化结果的校准。
本发明的特点还在于，列并行SAR/SS ADC前景斜坡共享移位校准方法，包括以下步骤：
步骤1、校准周期开始，利用列共用斜坡电压同时对各列电容阵列自最低位电容起开始逐位校准，各列ADC输入端、电容阵列各电容上极板与除第i位电容外的电容下极板接参考电压VCM。
步骤2、第i位电容下极板接参考电压Vref1，随后电容上极板与其他电容下极板均断开与参考电压VCM的连接，第i位电容下极板接参考电压VCM。
步骤3、校准量化开始，若第i位电容为电容阵列最低位电容，则直接采用斜坡电压进行SS校准量化，电容阵列其他电容不参与校准量化，得到P+1位(校准周期中SS满量程量化所对应的数字码大于等于电容阵列最低位电容参与量化所对应的数字码)校准量化结果，若第i位电容不是最低位电容，则由第i-1位电容开始校准量化，直至SS校准量化结束，电容阵列高位电容不参与校准量化，得到P+i位校准量化结果，记结果为Di,0，暂存至后级校准量化寄存器中。
步骤4、将第i位电容下极板改接Vref2，重复步骤1至步骤3，得到Di,1，存至后级校准量化寄存器中。
步骤5、在校准处理电路的控制下，对Di,0与Di,1进行运算处理，得到第i位电容的实际数字码与其理想数字码的偏移值，最终存储在校准量化寄存器中，第i位电容校准完成，继续对i+1位电容进行校准；具体包括以下步骤：
步骤5.1、在校准处理电路的控制下，计算暂存在校准量化寄存器中；
步骤5.2、对Wi,cal的首位进行判断，若首位为1，则符号位为0，计算Wi＝Wi,cal-Wi,ideal，若首位为0，则符号位为1，计算Wi＝Wi,ideal-Wi,cal；
步骤5.3、在校准量化寄存器中存储一个P+2位的值作为校准电容与其理想数字码的偏移值，该值首位为符号位，其余值为Wi的低P+1位。
步骤6、所有电容均完成校准后，各列电容阵列的每个电容数字码偏移值均存储在该列的校准量化寄存器中，校准周期结束，ADC进入正常工作周期，量化结果存贮在ADC量化寄存器中，在数字处理电路的控制下，结合校准量化寄存器中存储的数字码偏移值，计算得到校准后的量化结果；具体包括以下步骤：
步骤6.1、进入ADC正常工作周期，一个量化周期结束，各列量化结果存储在ADC量化寄存器中，数字处理电路对每列数据进行处理，率先读取ADC量化寄存器中的量化结果，根据量化结果，在校准量化寄存器中查找量化结果为1的位所对应的数字码偏移值；
步骤6.2、根据符号位所表征的数值正负进行相应计算，将各偏移量累计，暂存在校准量化寄存器；
步骤6.3、将偏移量累计值同量化结果进行运算(加或减)，最终得到校准后的量化结果，作为ADC的量化输出。
本发明的有益效果是：本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法，提供了一种高效、精准的对两步式SAR/SS ADC误差的校准方法，依靠于ADC架构的原始电路，增加少量数字控制电路与寄存器，并不大量增加功耗与面积，以极小的代价完成校准。
附图说明
图1是本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法用在的待校准ADC结构示意图；
图2是本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法中电容阵列校准逻辑示意图；
图3是本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法中校准处理流程示意图；
图4是本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法中数字处理流程示意图。
图中，1.列共用电压基准电路，2.列共用斜坡发生器，3.电容阵列，4.采样开关，5.比较器，6.计数器，7.SAR逻辑控制电路，8.ADC量化寄存器，9.校准量化寄存器，10.数字处理电路，11.校准逻辑控制电路，12.校准处理控制电路。
具体实施方式
下面结合附图以及具体实施方式对本发明进行详细说明。
实施例1
本发明提供了列并行SAR/SS ADC前景斜坡共享移位校准方法，在单独的校准周期中，利用列共用斜坡电压对各列电容阵列的最低位进行校准，其余电容自低位向高位逐一采用斜坡电压和已校准电容进行校准，在校准列内误差的同时，由于各列校准参考均为同一斜坡电压，也能将各列之间的误差进行校准。校准后将各电容对应数字码的偏移量存储在列内寄存器中，供正常工作的ADC进行量化结果的校准。
通过上述方式，本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法，提供了一种高效、精准的对两步式SAR/SS ADC误差的校准方法，依靠于ADC架构的原始电路，增加少量数字控制电路与寄存器，并不大量增加功耗与面积，以极小的代价完成校准。
实施例2
本发明的核心思想是利用列共用斜坡电压对多列电容阵列进行前景斜坡共享移位校准，待校准的两步式SAR/SS ADC整体结构如图1所示。ADC正常工作时，量化产生N位二进制码，其中高Q位由SAR ADC进行量化，低P位由SS ADC进行量化。参考电压由列共用电压基准电路1产生，分别由校准周期接入到ADC输入端与电容阵列的VCM、代表权重为0的VREF1与代表权重为1的VREF2。列共用斜坡发生器2产生的斜坡电压Vramp接在各列电容阵列3的dummy电容下级板上，dummy电容的权重与电容阵列最低位电容相同。列共用斜坡发生器2在ADC正常工作时产生低P位所对应的斜坡电压用于量化，在校准阶段则产生P+1位所对应的斜坡电压对电容阵列3进行校准。各列电容阵列3在SAR逻辑控制电路7控制下产生逐次逼近的输出电压进行ADC高M位的量化。比较器5两个输入端的一端接电容阵列3上极板，另一端接采样开关4，ADC正常量化阶段通过比较ADC的输入电压与电容阵列3输出电压进而得到量化码值。比较器5输出端接SAR逻辑控制电路7与计数器6。SAR逻辑根据每一位比较结果控制电容阵列3下极板所接参考电压，量化结果也会存储在开关控制信号中；计数器6则自SS ADC量化开始进行计数，当比较器5比较结果翻转时，计数器6终止计数。ADC的整体量化结果存储在ADC量化寄存器8中。在校准周期中校准逻辑控制电路11对各列电容阵列3均有控制，同时对校准处理控制电路12也有着时序控制。校准处理控制电路12能够控制各列上的校准量化寄存器9，存储校准量化后的数字码偏移值。当全部校准完成，ADC进入正常工作周期后，在数字处理电路10的控制下，结合校准量化寄存器9中存储的数字码偏移值，与ADC量化寄存器8中存储的量化结果计算得到校准后的量化结果。
实施例3
本发明的列并行SAR/SS ADC前景斜坡共享移位校准方法，具体按照以下步骤实施：
在校准信号的控制下，ADC进入校准周期，如图2所示。首先在校准逻辑控制电路11的控制下各列采样开关4对VCM进行采样，各列ADC输入端、电容阵列3上极板与除C0外的电容下极板接参考电压VCM。C0下极板接Vref1，维持该电压连接，断开电容阵列3中的上极板与除C0外的下极板。再断开C0下极板与Vref1，改接参考电压VCM。Cd下极板接斜坡电压，开始对C0所采样的电压进行量化，由于其为电容阵列3最低位电容，无更高位电容参与量化，只有斜坡电压参与量化，量化完成后，产生P+1位数字码，记为D0,0，暂存至各列后级校准量化寄存器9中。
再次将各列电容阵列3中的上极板与除C0外的下极板全部接VCM。C0下极板接Vref2，重复上述操作，得到量化值D0,1，暂存至各列后级校准量化寄存器9中。如图3所示校准处理流程，在校准处理控制电路12的控制下，计算暂存在校准量化寄存器9中。对W0,cal的首位进行判断，若首位为1，则符号位为0，计算W0＝W0,cal-W0,ideal；若首位为0，则符号位为1，计算W0＝W0,ideal-W0,cal。最后根据计算结果，在校准量化寄存器9中存储一个P+2位的值作为C0与其理想数字码的偏移值，该值首位为符号位，其余值为W0。对C0的校准工作完成。
在校准逻辑控制电路11的控制下，各列开始对C1进行校准，采样开关4仍对VCM进行采样，各列电容阵列3中的上极板与除C1外的下极板全部接VCM。C1下极板接Vref1，维持该电压连接，断开电容阵列3中的上极板与除C1外的下极板，再断开C1下极板与Vref1，改接接参考电压VCM。Cd下极板接斜坡电压，开始对C1所采样的电压进行量化，首先进入SAR量化阶段，仅由低于校准位的电容进行量化，最后由SS完成最终量化。得到P+2位校准量化数字码，记为D1,0，暂存至各列后级校准量化寄存器9中。
再次将各列电容阵列3中的上极板与除C1外的下极板全部接VCM。C1下极板接Vref2，重复上述操作，得到量化值D1,1，暂存至各列后级校准量化寄存器9中。在校准处理控制电路12的控制下，流程如附图3所示，计算暂存在校准量化寄存器9中。对W1,cal的首位进行判断，若首位为1，则符号位为0，计算W1＝W1,cal-W1,ideal；若首位为0，则符号位为1，计算W1＝W1,ideal-W1,cal。最后根据计算结果，在校准量化寄存器9中存贮一个P+2位的值作为C0校准量化数字码与其理想数字码的偏移值，该值首位为符号位，其余值为W1的低P+1位。至此，对C1的校准工作完成。
重复以上步骤直至所有电容校准均完成。各列上电容阵列3的数字码偏移值均被存储在校准量化寄存器9中，校准周期结束。
ADC进入正常工作周期，一个量化周期结束，各列量化结果存储在ADC量化寄存器8中。如图4所示为数字处理流程，数字处理电路10对每列数据进行处理，率先读取ADC量化寄存器8中的量化结果，根据量化结果，在校准量化寄存器9中查找量化结果为1的位所对应的数字码偏移值。
根据符号位所表征的数值正负进行相应计算，将各偏移量累计，暂存在校准量化寄存器9。将偏移量累计值同量化结果进行运算(求和)，最终得到校准后的量化结果，作为ADC最终量化输出。

Claims (5)

1.列并行SAR/SS ADC前景斜坡共享移位校准方法，其特征在于，在单独的校准周期中，利用列共用斜坡电压对各列电容阵列的最低位进行校准，其余电容自低位向高位逐一采用斜坡电压和已校准电容进行校准，校准后将各电容对应数字码的偏移量存储在列内寄存器中，供正常工作的ADC进行量化结果的校准。
2.如权利要求1所述的列并行SAR/SS ADC前景斜坡共享移位校准方法，其特征在于，包括以下步骤：
步骤1、校准周期开始，利用列共用斜坡电压同时对各列电容阵列自最低位电容起开始逐位校准，各列ADC输入端、电容阵列各电容上极板与除第i位电容外的电容下极板接参考电压VCM；
步骤2、第i位电容下极板接参考电压Vref1，随后电容上极板与其他电容下极板均断开与参考电压VCM的连接，第i位电容下极板接参考电压VCM；
步骤3、校准量化开始，若第i位电容为电容阵列最低位电容，则直接采用斜坡电压进行SS校准量化，电容阵列其他电容不参与校准量化，得到P+1位校准量化结果，若第i位电容不是最低位电容，则由第i-1位电容开始校准量化，直至SS校准量化结束，电容阵列高位电容不参与校准量化，得到P+i位校准量化结果，记结果为Di,0，暂存至后级校准量化寄存器中；
步骤4、将第i位电容下极板改接Vref2，重复步骤1至步骤3，得到Di,1，存至后级校准量化寄存器中；
步骤5、在校准处理电路的控制下，对Di,0与Di,1进行运算处理，得到第i位电容的实际数字码与其理想数字码的偏移值，最终存储在校准量化寄存器中，第i位电容校准完成，继续对i+1位电容进行校准；
步骤6、所有电容均完成校准后，各列电容阵列的每个电容数字码偏移值均存储在该列的校准量化寄存器中，校准周期结束，ADC进入正常工作周期，量化结果存贮在ADC量化寄存器中，在数字处理电路的控制下，结合校准量化寄存器中存储的数字码偏移值，计算得到校准后的量化结果。
3.如权利要求2所述的列并行SAR/SS ADC前景斜坡共享移位校准方法，其特征在于，所述步骤3的校准周期中SS满量程量化所对应的数字码大于等于电容阵列最低位电容参与量化所对应的数字码。
4.如权利要求2所述的列并行SAR/SS ADC前景斜坡共享移位校准方法，其特征在于，所述步骤5具体包括以下步骤：
步骤5.1、在校准处理电路的控制下，计算暂存在校准量化寄存器中；
步骤5.2、对Wi,cal的首位进行判断，若首位为1，则符号位为0，计算Wi＝Wi,cal-Wi,ideal，若首位为0，则符号位为1，计算Wi＝Wi,ideal-Wi,cal；
步骤5.3、在校准量化寄存器中存储一个P+2位的值作为校准电容与其理想数字码的偏移值，该值首位为符号位，其余值为Wi的低P+1位。
5.如权利要求2所述的列并行SAR/SS ADC前景斜坡共享移位校准方法，其特征在于，所述步骤6具体包括以下步骤：
步骤6.1、进入ADC正常工作周期，一个量化周期结束，各列量化结果存储在ADC量化寄存器中，数字处理电路对每列数据进行处理，率先读取ADC量化寄存器中的量化结果，根据量化结果，在校准量化寄存器中查找量化结果为1的位所对应的数字码偏移值；
步骤6.2、根据符号位所表征的数值正负进行相应计算，将各偏移量累计，暂存在校准量化寄存器；
步骤6.3、将偏移量累计值同量化结果进行加或减的运算，最终得到校准后的量化结果，作为ADC的量化输出。
CN202311624030.5A 2023-11-30 2023-11-30 列并行sar/ss adc前景斜坡共享移位校准方法 Pending CN117595873A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311624030.5A CN117595873A (zh) 2023-11-30 2023-11-30 列并行sar/ss adc前景斜坡共享移位校准方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311624030.5A CN117595873A (zh) 2023-11-30 2023-11-30 列并行sar/ss adc前景斜坡共享移位校准方法

Publications (1)

Publication Number Publication Date
CN117595873A true CN117595873A (zh) 2024-02-23

Family

ID=89914767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311624030.5A Pending CN117595873A (zh) 2023-11-30 2023-11-30 列并行sar/ss adc前景斜坡共享移位校准方法

Country Status (1)

Country Link
CN (1) CN117595873A (zh)

Similar Documents

Publication Publication Date Title
WO2016183836A1 (zh) 高精度逐次逼近型模数转换器及其基于dnl的性能提升方法
JP4897047B2 (ja) 非同期電流モード循環比較を使用するアナログ／ディジタル変換
CN105049049B (zh) 一种提高逐次逼近模数转换器dnl/inl的电容交换方法
CN109150183B (zh) 基于亚稳态检测的sar-adc的电容失配校准方法
US8004448B2 (en) Dual DAC structure for charge redistributed ADC
CN111556266B (zh) 一种基于背照式图像传感器的高动态范围读出电路
CN111431529B (zh) 具有电容失配校正功能的逐次逼近型模数转换器
CN111327324B (zh) 一种适用于逐次逼近型模数转换器的电容阵列结构
CN110190854B (zh) 一种面向两步式sar adc共用一组参考电压的实现电路及方法
CN113794475B (zh) 电容阵列型逐次逼近模数转换器的校准方法
CN111565042A (zh) 一种适用于两步式adc的校正方法
CN111446964A (zh) 一种新型十四比特流水线-逐次逼近型模数转换器
CN114389613A (zh) 一种分段式逐次逼近型adc的电容失配校准方法
CN103427841A (zh) 一种提高列并行单斜率adc转换速率的***及方法
CN117595873A (zh) 列并行sar/ss adc前景斜坡共享移位校准方法
CN112600560A (zh) 高精度两步型逐次逼近寄存器模数转换器
CN112153313A (zh) 用于cmos图像传感器的高速列级adc电路
CN116318161A (zh) 用于图像传感器的多步式单斜模数转换电路及控制方法
CN115802185A (zh) 两步锯齿状单斜adc
CN112398472B (zh) 一种用于图像传感器的误差量化10位单斜adc
KR102110482B1 (ko) 시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서
US11075646B2 (en) Σ-Δmodulator and method for reducing nonlinear error and gain error
CN114584727B (zh) 电容dac多列共用sar/ss列并行adc及应用
CN114827505B (zh) 一种应用于图像传感器的两步式逐次逼近式模数转换器
CN210804503U (zh) 计数器电路及像素数据转换电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination