CN112153313A - 用于cmos图像传感器的高速列级adc电路 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种用于CMOS图像传感器的高速列级ADC电路，该电路包括：传感器列输出接口电路、输入PGA电路、高精度ADC内核、高性能采样开关、保持电路、比较器、FIFO电路、数据求和电路以及数字校准电路。本发明列级ADC在传统高精度ADC内核基础上增加了模拟信号跟踪量化电路，实现模拟信号的高速跟随和量化，达到提升ADC转换速率的目的。该跟踪量化电路仅包括高性能采样开关、保持电路、比较器、FIFO电路、数据求和电路，在不需要成倍增加硬件和功耗开销的条件下，快速提升列级ADC转换速度，降低CMOS传感器***列读出电路的复杂度，具有低成本优势。

Description

用于CMOS图像传感器的高速列级ADC电路

技术领域

本发明涉及一种高精度模数转换器(ADC)的转换速度提升技术，属于模拟集成电路技术领域。

背景技术

随着集成电路技术的进一步发展和CMOS工艺的成熟，以其为基础的有源像素图像传感器问世，CMOS图像传感器(CMOS Image Sensor，CIS)的图像质量得到很大的提升。CIS中像素阵列，像素信号转换电路，数字处理电路集成在一块芯片上，具有高的集成度。近几年，CMOS图像传感器的优势及潜力逐渐显露出来，其市场需求也越来越大，市场份额已经超过了CCD型图像传感器。

CMOS图像传感器主要包括数字部分和模拟部分，其中数字部分包括：时序控制电路、数字输出总线接口、存储电路等，模拟部分包括：像素阵列、模数转换器、基准电路等。模数转换器(Analog to Digital Converter,ADC)作为CIS里模拟信号转换成数字信号的重要模块，其性能决定CIS的整体性能，对于列级ADC架构的CIS，列级ADC的转换速度决定着CIS的帧频，列级ADC的列宽和功耗分别决定着CIS的面积和功耗。为实现高帧频、高分辨率、低功耗、小面积的CMOS图像传感器，需要采用高性能的列级ADC。

在CIS中每一列像素的输出都由该列对应的ADC完成模数转换，则称该ADC为列并行ADC如图1所示。CIS中从上到下依次是像素阵列、列ADC、输出电路，有源像素阵列的每一列和列级ADC是一一对应的，每一列像素曝光后的电压值依次被送到对应的列ADC中完成量化。像素电压量化的过程为：像素阵列中第一行像素单元同时由二极管进行曝光，然后列总线将曝光得到的电压信号送入到列ADC中进行量化，同时第二行像素单元进行曝光，在列ADC对输入的电压信号完成量化后，此时第二行像素完成曝光，ADC读入第二行像素曝光的电压值，对第二行像素电压进行量化，以此类推，直至完成最后一行像素电压的量化。列级ADC相比芯片级ADC，其CIS处理速度是像素阵列行的个数和ADC转换速度的乘积，极大的降低了***对于列ADC转换速度的要求，列级ADC相比于像素级ADC，一个像素一个ADC变成一列像素一个ADC，像素单元内的ADC被移到了像素阵列外的列电路上，因此，列ADC架构的像素单元具有更高的光电转换效率和填充因子。受像素单元宽度的限制，在版图设计时需考虑列宽和像素单元宽度的匹配，而且由于工艺的影响，列电路之间会引入随机失配，造成列间误差。采用列并行ADC的结构可以提高CMOS图像传感器的性能，但随着像素尺寸的不断缩小，面阵和线阵CMOS图像传感器应用越来越广泛，列并行ADC的性能要求也随之提高。

ADC是将模拟信号转换成数字信号的一个量化过程，其在各种应用中，都起到将模拟信号采样，转换为数字信号的工作，广泛应用于各种电子器件中，并且往往在整个电路***中起着决定性的作用。采样与转换功能是A/D转换器的核心功能。A/D转换器将输入信号与基准信号进行对比，并把结果转换为数字输出。在输入摆幅以内，电平被平均的分割为许多小阶梯，每个阶梯对应一个数字输出，A/D转换器依照这个阶梯对照表，将输入电压转换为数字输出。由于模拟信号在时域中为连续无限可分信号，A/D转换器必须对其进行采样，在采样阶段，输入的信号大小被存储起来，A/D转换器采样速度被称为采样速率。采样以后的信号，经过A/D转换器的量化转换，形成N位的数字输出，N被称为A/D转换器的位数，即转换精度。

为适用不同的应用***，A/D转换器出现了许多种结构，不同的结构侧重于不同的需求，有的侧重于高精度，有的侧重于高速度，有的侧重于低功耗，有的侧重于低硬件消耗。通常用于实现精度大于16位、转换速度大于1MSPS的中高速高精度ADC的主要ADC结构包括SAR、流水线及Pipeline-SAR混合结构等。对ADC设计来说，采样速率与转换精度之间存在一个折衷，在给定的工艺条件和功耗开销条件下，想要实现一个高采样速率的高精度ADC是比较困难的，所能实现的高精度ADC的速度和精度存在一定的上限。例如，在常规1.8V电压条件下，采用SAR结构实现的16-18位单通道ADC内核的转换速度被限制在5MSPS以下；采用流水线结构实现的16位单通道ADC内核的转换速度被限制在200MSPS以下；采用Pipeline-SAR等混合结构实现的16位单通道ADC内核的转换速度被限制在50MSPS以下。

为了快速提高ADC的转换速率，采用时间交织技术让多个ADC平行工作，可以实现上述结构ADC的速度倍增，每通道ADC等时间间隔采样输入信号，如图2所示，T为采样间隔，单个ADC的采样速率为fs/M，这样M通道ADC的采样速率是单个ADC采样速率的M倍。对于等时间间隔采样，ADC输出完全重构输入信号，没有引入高次谐波分量，也没有降低ADC的信噪比，速度提高了M倍，可见多通道时间交叉ADC能突破集成电路工艺的限制，在保持ADC精度的情况下，大大提高ADC的采样速率。但是，多个ADC平行工作所需要的硬件和功耗开销会成倍增加，大幅增加芯片面积和硬件开销，成倍增加ADC芯片成本。

为此，提供一种不需要成倍增加列级ADC硬件和功耗开销的转换速度提升技术，对于CIS传感器的性能提升有明确的现实意义。本发明在现有技术基础上，提出了一种不需要成倍增加硬件和功耗开销的高精度列级ADC电路。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种用于CMOS图像传感器的高速列级ADC电路。

按照本发明提供的技术方法，所述的用于CMOS图像传感器的高速列级ADC电路包括：传感器列输出接口电路、输入PGA电路、高精度ADC内核、高性能采样开关、保持电路、比较器、FIFO电路、数据求和电路以及数字校准电路；其中，所述高性能采样开关、保持电路、比较器和FIFO电路构成模拟信号跟踪量化电路；

上述电路的连接关系如下：传感器列输出接口电路的M个输入开关左侧依次连接CMOS图像传感器的M列像素，M为自然数，M个输入开关右侧均连接输入PGA电路的输入端；输入PGA电路输出的输入模拟电压信号Vin被同时输入到高精度ADC内核和高性能采样开关的模拟信号输入端，高性能采样开关的第一模拟信号输出端在时钟CK1控制下连接到比较器的正输入端，高性能采样开关的第二模拟信号输出端在时钟CK2控制下连接到保持电路的信号输入端，保持电路的模拟信号输出端在时钟CK1控制下连接到比较器的负输入端，比较器的量化输出端连接到FIFO电路的数据输入端，FIFO电路的数据输出端连接到数据求和电路的第一数据输入端，高精度ADC内核的数据输出端连接到数据求和电路的第二数据输入端，数据求和电路的输出数据输入到数字校准电路，经误差校准得到整体模数转换器的最终数字量化输出码；所述数字校准电路输出的校准模拟电压信号Vcal连接到高性能采样开关的模拟信号输入端；

所述高精度ADC内核的采样时钟为Ck_ad，传感器列输出接口电路、输入PGA电路、高性能采样开关、保持电路、比较器、FIFO电路、数据求和电路以及数字校准电路的控制时钟为Ck_trac；时钟Ck_trac的频率是时钟Ck_ad的M倍。

具体的，所述传感器列输出接口电路中的M个开关由M个相位依次延后的时钟进行控制，M个控制时钟的延迟时间T相等，T为时钟Ck_trac对应的时钟周期。

具体的，在高精度ADC内核输出第K个数字码D(K)和第K+1个数字码之间的时间内，所述模拟信号跟踪量化电路在时钟Ck_trac控制下产生M个跟随输入模拟信号相对变化的量化码d(n+1)～d(n+M)，经数据求和电路分别和D(K)做求和运算，得到M个精确复印输入模拟信号变化的量化数字码；K为自然数，n为大于2的自然数。

具体的，所述模拟信号跟踪量化电路的工作由3相不交叠时钟控制：Ck0相，所述高性能采样开关进行电压采样，假设此时该开关为第n次采样，则采样得到电压V_in(n)；Ck1相，所述比较器将对高性能开关采样得到电压V_in(n)将与保持电路前个时钟周期保持的电压V_in(n-1)进行比较，比较器输出为1，表示V_in电压在升高，比较器输出为0则相反；Ck2相，V_in(n)将进入保持电路进行保持，同时比较器输出将进入FIFO电路，进行状态保存。

具体的，所述保持电路的工作受2相不交叠时钟控制，并且其控制时钟必须比高性能采样开关的控制时钟延迟一个Ck_trac周期。

具体的，所述数字校准电路包括：校准信号产生电路、误差估计电路、误差纠正电路和控制电路；数据求和电路的输出端连接误差估计电路和误差纠正电路的输入端；控制电路的输出端分别连接到校准信号产生电路和误差估计电路；校准信号产生电路根据控制电路的控制信号分别产生校准模拟电压信号Vcal和对应的校准数字信号Dcal，校准模拟电压信号Vcal连接到所述高性能采样开关的模拟信号输入端，校准数字信号Dcal连接到误差估计电路的校准信号输入端和误差纠正电路的校准信号输入端；误差估计电路根据控制电路的控制信号、数据求和电路的输出数据D_res和校准数字信号Dcal产生校正参数，并输出给误差纠正电路；误差纠正电路根据所述校准数字信号Dcal、校正参数以及数据求和电路的输出数据D_res进行校准计算，得到最终的数字量化输出码D_out。

本发明的优点是：在传统高精度ADC内核基础上增加了输入模拟信号跟踪量化电路，实现模拟信号的高速跟随和量化，达到提升列级ADC转换速率的目的。该辅助跟踪量化电路仅包括高性能采样开关、保持电路、比较器、FIFO电路、数据求和电路，在不需要成倍增加硬件和功耗开销的条件下，快速提升列级ADC转换速度，降低CMOS传感器***列读出电路的复杂度，具有低成本优势。

附图说明

图1为CIS列级ADC电路示意图。

图2为本发明高速列级ADC电路结构图。

图3为本发明传感器列输出接口电路结构及原理示意图。

图4为本发明的控制时钟波形示意图。

图5为本发明实施例中输入PGA电路的电路结构图。

图6为本发明实施例中保持电路的电路结构图。

图7为本发明实施例中数字校准电路的结构框图。

图8(a)(b)为本发明在CIS中的应用***结构框图。

具体实施方式

下面结合附图和实例对本发明进行进一步详细的说明。

如图2所示，为本发明用于CMOS图像传感器的高速列级ADC电路结构图，采用中速高精度ADC和信号辅助跟踪量化的组合形式，实现模拟信号的高速跟随和量化，达到提升ADC转换速率的目的。电路总体上由传感器列输出接口电路U1、输入PGA(可编程增益放大器)电路、高精度ADC内核U3、高性能采样开关U4、保持电路U5、比较器U6、FIFO电路U7、数据求和电路U8以及数字校准电路U9实现，其中，高性能采样开关U4、保持电路U5、比较器U6和FIFO电路(先入先出电路)U7构成模拟信号跟踪量化电路，传感器列输出接口电路U1包含M个输入开关，M为自然数，高精度ADC内核U3可以采用SAR、Pipeline或者Pipeline-SAR ADC结构。

图2所示用于CMOS图像传感器的高速列级ADC电路内部电路的连接关系如下：传感器列输出接口电路U1的M个输入开关左侧依次连接CMOS图像传感器的M列像素，M个输入开关右侧均连接输入PGA电路U2的输入端；输入PGA电路U2输出的输入模拟电压信号Vin被同时输入到高精度ADC内核U3和高性能采样开关U4的模拟信号输入端，高性能采样开关U4的第一模拟信号输出端在CK1时钟控制下连接到比较器U6的正输入端，高性能采样开关U4的第二模拟信号输出端在CK2时钟控制下连接到保持电路U5的信号输入端，保持电路U5的模拟信号输出端在CK1时钟控制下连接到比较器U6的负输入端，比较器U6的量化输出端连接到FIFO电路U7的数据输入端，FIFO电路U7的数据输出端d(n+1)连接到数据求和电路U8的第一数据输入端，高精度ADC内核U3的数据输出端D(K)连接到数据同步求和电路的第二数据输入端，数据求和电路U8将d(n+1)和D(K)求和得到的数据输出到数字校准电路U9经误差校准得到整体ADC的最终数字量化输出码；所述数字校准电路U9输出的校准模拟电压信号Vcal连接到高性能采样开关U4的模拟信号输入端。

上述电路的工作受两种频率的时钟控制：其中高精度ADC内核U3的采样时钟为Ck_ad，传感器列输出接口电路U1、输入PGA电路U2、高性能采样开关U4、保持电路U5、比较器U6、FIFO电路U7、数据求和电路U8以及数字校准电路U9的控制时钟为Ck_trac；由于模拟信号跟踪量化电路每个时钟周期只需要1个比较器比较一次，时钟Ck_trac的频率可以是Ck_ad的M倍。

本发明中由高性能采样开关U4、保持电路U5、比较器U6和FIFO电路U7构成的跟踪量化电路的作用在于：对N-bit高精度ADC内核U3相邻两个数字输出码之间输入模拟信号的细微变化过程进行进一步跟踪，同时将信号变化过程进行数字化。跟踪量化电路对于输入模拟信号的监测采用类似微分方式，通过比较前后两个时钟周期下的电压状态，来判断监测对象信号的变化情况。高精度ADC内核U3的采样时钟为Ck_ad；模拟信号跟踪量化电路的控制时钟为Ck_trac；求和电路及数字校准电路U9的频率和Ck_trac相同，由于跟踪量化电路每个时钟周期只需要1个比较器比较一次，故其控制时钟Ck_trac的频率可以是Ck_ad的M倍。当N-bit高精度ADC内核U3输出第K个数字码D(K)之后，第K+1个数字码还未产生，此时跟踪量化电路却可以在Ck_trac控制下产生M个跟随输入模拟信号相对变化的量化码d(n+1)～d(n+M)，分别和D(K)求和运算，即可得到M个输入模拟信号的量化数字码，其效果类似于在N-bit高精度ADC内核U3相邻两个数字输出码之间“***”M个精确跟踪输入模拟信号的数字码，实现待测模拟信号的高速跟踪量化。

图3为本发明传感器列输出接口电路U1结构及原理示意图。该电路内部包含M个输入开关，M个开关的左侧依次连接CMOS图像传感器的M列像素，M个输入开关右侧均连接输入PGA电路U2的输入端。M个开关SW1、SW2、…SWM由M个相位依次延后的时钟T1、T2、…TM进行控制，M个控制时钟的延迟相位间隔相等，延迟时间为T，T为时钟Ck_trac对应时钟周期。

图4为本发明高速列级ADC电路控制时钟波形示意图，时钟Ck_trac的频率是Ck_ad的M倍。本发明中由高性能采样开关U4、保持电路U5、比较器U6和FIFO电路U7构成的模拟信号跟踪量化电路的控制时钟Ck_trac进一步细分为3相不交叠时钟。所述模拟信号跟踪量化电路的简要工作原理如下：外部待测信号首先经输入PGA电路U2转换成标准电压信号V_in；紧接着Ck0相，高性能采样开关U4进行电压采样，假设此时该开关为第n次采样，则开关采样得到电压V_in(n)；Ck1相，高精度比较器U6将对开关采样得到电压V_in(n)将与保持电路U5前个时钟周期保持的电压V_in(n-1)进行比较，比较器输出为1，表示V_in电压在升高，比较器输出为0则相反；Ck2相，V_in(n)将进入保持电路U5进行保持，同时比较器U6输出将进入FIFO电路U7，进行状态保存。通过读取FIFO电路U7内的数据，即可得到被测信号的变化趋势，例如FIFO全为1，表示信号持续升高。该电路的精度取决于保持电路U5和比较器U6电路的性能，显然速度和精度是一对矛盾的指标，为提高精度可以降低控制时钟的频率，不同应用背景对于保持电路U5和比较器U6电路的速度和精度需求有很大差异，需要采用不同的电路进行设计。

由于ADC的输入信号摆幅通常为固定值，为了扩展应用场景，CMOS传感器的列级ADC电路前级需要加入可以根据不同幅度输入信号进行调整的信号输入PGA电路。图5为本发明输入PGA电路U2的电路结构图，该PGA电路具有可编程控制增益、两次采样输出电压对失调电压进行消除处理的特点，通过最大化地减小列电路失调电压的影响，来提高输入信号质量。图5电路中包括运算放大器OPA、采样电容Cs、反馈电容Cf和三个开关，与传统差分PGA相比主要区别在于：(1)增加了失调采样电容Cc；(2)开关S2的一端从接反馈电容Cf和开关S1的公共端变为接采样电容Cs，反馈电容Cf，电容Cc和开关S3的公共端；(3)开关S1的一端从接反馈电容Cf和开关S1的公共端变为接采样电容Cc和OPA的负输入端的公共端；(4)反馈电容Cf的一端从接开关S1和开关S2的公共端变为接开关S1、开关S3和运放的输出端的公共端。PGA电路的工作分3步骤，开关S1、S2和S3同样受3相不交叠时钟控制。步骤一：失调消除阶段，运放的输入输出端短接，包含失调信息的电荷存储在电容Cc上。当信号读取阶段，即S1和S2关闭，S3打开。步骤二：复位阶段在此阶段，S1和S2打开，S3闭合，此时运放的输出端与负输入端短接，使运放成单位反馈结构。步骤三：放大阶段，S1和S2打开，S3也打开，信号通过反馈电容Cf耦合放大输出。

图6为本发明保持电路U5的电路结构图，该电路为图5类似的开关电容采样保持电路，不同之处在于增加了信号传输控制开关，同时开关的控制相位有所差异，电路工作受2相不交叠时钟控制。Ck2相，采样电容Cc对高性能采样开关U4输出的电压V_in(n)进行采样，反馈电容Cf被短路，整体保持电路没有输出信号；Ck1相，V_in(n)电压通过反馈电容Cf耦合输出到比较器U6的负输入端。由于比较器U6电路对高性能采样开关U4依次输出的两个先后相邻电压V_in(n)和V_in(n+1)进行比较，所以保持电路U5的控制控制时钟必须比高性能采样开关U4的控制时钟延迟一个Ck_trac周期。

图7为本发明数字校准电路U9的结构框图。所述数字校准电路U9包括校准信号产生电路91、误差估计电路92、误差纠正电路93和控制电路94。数据求和电路U8的输出端连接误差估计电路92和误差纠正电路93的输入端；控制电路94的输出端分别连接到校准信号产生电路91和误差估计电路92。校准信号产生电路91根据控制电路94的控制信号分别产生校准模拟电压信号Vcal和对应的校准数字信号Dcal，校准模拟电压信号Vcal连接到所述高性能采样开关U4的模拟信号输入端，校准数字信号Dcal连接到误差估计电路92的校准信号输入端和误差纠正电路93的校准信号输入端；误差估计电路92根据控制电路94的控制信号、数据求和电路U8的数据输出D_res和校准数字信号Dcal经运算处理得到第一校正参数b₁和第二校正参数p₃，并输出到误差纠正电路93的第一校正参数输入端和第二校正参数输入端；误差纠正电路93根据校准数字信号Dcal、第一校正参数b₁、第二校正参数p₃和数据求和电路U8的数据输出D_res，运算处理得到最终的N-bit ADC数字量化输出码D_out。其中，校正参数b₁指的是一个类型的参数，第二校正参数p₃是另一个类型的参数，第一校正参数b₁和第二校正参数p₃均可以是一个数据量，也可以是数组。

上述误差纠正电路93，根据D_res、校正参数b₁和p₃的值进行误差校准计算的方法有好多种，各类流水线ADC的数字后台校准算法均可以进行应用。图7的实施例中的误差纠正电路给出的是一种典型计算公式步骤。

首先，利用p₃和D_res的值可得到子模块f(D_res,p₃)的结果如下：

其中，p₃是实际用到的校正参数，p₃＝-(b₃/b₁)。b₃和b₁均为误差估计变量参考系数，由实验统计结果设定。为了简化硬件设计，可以把函数f(D_res,p₃)做成以p₃和D_res为变量的二维查找表存储在ROM中，通常对于一个16位的D_res值只需要64-kBits大小的ROM就可以存储足够覆盖温度和工艺变化的p₃参数。

其次，将上式结果和b₁的值代入下式求出校正后数字输出Dres,corr，

最后将***模数转换器输入端的Vcal对应校准数字量Dcal从数字输出中消除，输出编码得到最终数字输出结果D_out。

数字输出Dres,corr的计算，可以采用典型的最小二乘法、对半查找法及FIR滤波器等常规方法进行计算。在计算得到误差数据之后，进行增益归一化运算，使之满足标准ADC的输出数据幅度，同时还需进行数字码格式转换，得到标称的二进制输出。

图8为本发明在CIS中的应用***结构框图，图中给出的读出方式是是基本单侧列读出电路架构，为方便说明图中只给出了4*4的像素矩阵，更多的像素矩阵同样可以进行类推使用。由于列读出电路通常受限于宽度，只要大幅提高列级ADC的采样速度，就可以将一个列读出电路复用对应多个像素尺寸，这样速度保持不变的前提下，列读出的硬件规模和复杂度可以进一步降低。图8(a)中给出的是2倍速率列级ADC的复用效果，相邻两列像素矩阵复用一个列级ADC，该列级ADC中模拟信号跟踪量化电路的控制时钟Ck_trac时钟频率设置为高精度ADC内核U3的采样时钟为Ck_ad时钟频率的2倍即可。图8(b)中给出的是4倍速率列级ADC的复用效果，4列像素矩阵复用一个列级ADC，该列级ADC中模拟信号跟踪量化电路的控制时钟Ck_trac时钟频率设置为高精度ADC内核U3的采样时钟为Ck_ad时钟频率的4倍即可。

图8中像素阵列的序号是指在某一帧图像成像时，像素点读出的先后顺序。单侧基本架构是最为基础的列读出架构，多个读出电路并列在一侧，可以并行读出某一行的像素。对于水平H个、垂直V个的像素阵列，假设完成一个像素点读出需要τ_READ，数据位宽为b位，芯片并行输出口为n位，芯片数据接口的延时为τ_IO，单侧列读出架构CIS可以实现最高帧频FR_CP为：

如果CIS的帧频受限于像素读出时间，使用列读出结构会显著提高CIS整体帧频。如果CIS的帧频受限于芯片的数据接口速度，那么列读出结构并不会显著提高CIS整体的帧频。由于列读出结构需要众多的列读出电路，该架构不适合采用片外器件，而适合将列读出电路与像素阵列集成在同一芯片上。此外，可以通过在像素阵列两侧都放置列读出电路提升像素读出速度。随着工艺节点进步，像素点尺寸也越来越小，列读出电路的水平方向尺寸受到像素点尺寸约束。可以采用双侧放置方式，将一个列读出电路的水平宽度设计占用两个像素点尺寸，减小对于列读出电路水平尺寸的要求。这种宽读出电路方式速度与基本列读出电路架构一样。列读出电路的列宽与速度之间相互制约，需要折中。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.用于CMOS图像传感器的高速列级ADC电路，其特征是，包括：传感器列输出接口电路(U1)、输入PGA电路(U2)、高精度ADC内核(U3)、高性能采样开关(U4)、保持电路(U5)、比较器(U6)、FIFO电路(U7)、数据求和电路(U8)以及数字校准电路(U9)；其中，所述高性能采样开关(U4)、保持电路(U5)、比较器(U6)和FIFO电路(U7)构成模拟信号跟踪量化电路；

上述电路的连接关系如下：传感器列输出接口电路(U1)的M个输入开关左侧依次连接CMOS图像传感器的M列像素，M为自然数，M个输入开关右侧均连接输入PGA电路(U2)的输入端；输入PGA电路(U2)输出的输入模拟电压信号Vin被同时输入到高精度ADC内核(U3)和高性能采样开关(U4)的模拟信号输入端，高性能采样开关(U4)的第一模拟信号输出端在时钟CK1控制下连接到比较器(U6)的正输入端，高性能采样开关(U4)的第二模拟信号输出端在时钟CK2控制下连接到保持电路(U5)的信号输入端，保持电路(U5)的模拟信号输出端在时钟CK1控制下连接到比较器(U6)的负输入端，比较器(U6)的量化输出端连接到FIFO电路(U7)的数据输入端，FIFO电路(U7)的数据输出端连接到数据求和电路(U8)的第一数据输入端，高精度ADC内核(U3)的数据输出端连接到数据求和电路(U8)的第二数据输入端，数据求和电路(U8)的输出数据输入到数字校准电路(U9)，经误差校准得到整体模数转换器的最终数字量化输出码；所述数字校准电路(U9)输出的校准模拟电压信号Vcal连接到高性能采样开关(U4)的模拟信号输入端；

所述高精度ADC内核(U3)的采样时钟为Ck_ad，传感器列输出接口电路(U1)、输入PGA电路(U2)、高性能采样开关(U4)、保持电路(U5)、比较器(U6)、FIFO电路(U7)、数据求和电路(U8)以及数字校准电路(U9)的控制时钟为Ck_trac；时钟Ck_trac的频率是时钟Ck_ad的M倍。

2.根据权利要求1所述的用于CMOS图像传感器的高速列级ADC电路，其特征是，所述传感器列输出接口电路(U1)中的M个开关由M个相位依次延后的时钟进行控制，M个控制时钟的延迟时间T相等，T为时钟Ck_trac对应的时钟周期。

3.根据权利要求1所述的用于CMOS图像传感器的高速列级ADC电路，其特征是，在高精度ADC内核(U3)输出第K个数字码D(K)和第K+1个数字码之间的时间内，所述模拟信号跟踪量化电路在时钟Ck_trac控制下产生M个跟随输入模拟信号相对变化的量化码d(n+1)～d(n+M)，经数据求和电路(U8)分别和D(K)做求和运算，得到M个精确复印输入模拟信号变化的量化数字码；K为自然数，n为大于2的自然数。

4.根据权利要求2所述的用于CMOS图像传感器的高速列级ADC电路，其特征是，所述模拟信号跟踪量化电路的工作由3相不交叠时钟控制：Ck0相，所述高性能采样开关(U4)进行电压采样，假设此时该开关为第n次采样，则采样得到电压V_in(n)；Ck1相，所述比较器(U6)将对高性能开关采样得到电压V_in(n)将与保持电路(U5)前个时钟周期保持的电压V_in(n-1)进行比较，比较器(U6)输出为1，表示V_in电压在升高，比较器(U6)输出为0则相反；Ck2相，V_in(n)将进入保持电路(U5)进行保持，同时比较器(U6)输出将进入FIFO电路(U7)，进行状态保存。

5.根据权利要求1所述的用于CMOS图像传感器的高速列级ADC电路，其特征是，所述保持电路(U5)的工作受2相不交叠时钟控制，并且其控制时钟必须比高性能采样开关(U4)的控制时钟延迟一个Ck_trac周期。

6.根据权利要求1所述的用于CMOS图像传感器的高速列级ADC电路，其特征是，所述数字校准电路(U9)包括：校准信号产生电路(91)、误差估计电路(92)、误差纠正电路(93)和控制电路(94)；数据求和电路(U8)的输出端连接误差估计电路(92)和误差纠正电路(93)的输入端；控制电路(94)的输出端分别连接到校准信号产生电路(91)和误差估计电路(92)；校准信号产生电路(91)根据控制电路(94)的控制信号分别产生校准模拟电压信号Vcal和对应的校准数字信号Dcal，校准模拟电压信号Vcal连接到所述高性能采样开关(U4)的模拟信号输入端，校准数字信号Dcal连接到误差估计电路(92)的校准信号输入端和误差纠正电路(93)的校准信号输入端；误差估计电路(92)根据控制电路(94)的控制信号、数据求和电路(U8)的输出数据D_res和校准数字信号Dcal产生校正参数，并输出给误差纠正电路(93)；误差纠正电路(93)根据所述校准数字信号Dcal、校正参数以及数据求和电路(U8)的输出数据D_res进行校准计算，得到最终的数字量化输出码D_out。

Images