KR102110482B1 - 시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서 - Google Patents

시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서 Download PDF

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채영철
박인준
박찬민
조우진
박병철
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연세대학교 산학협력단
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Abstract

본 발명은 시간 증폭 기술을 적용하여 요구 클록 감소, 전력소모 감소 등 향상된 효과가 있는 아날로그-디지털 변환기에 관한 기술로서, 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기, 마스터클록의 하강 에지(edge) 및 비교기에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기, 제1기준신호 및 제2기준신호를 이용하여 디지털신호를 생성하는 카운터를 포함한다.

Description

시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서 {ANALOG-DIGITAL CONVERTER USING TIME STRETCHER, AND IMAGE SENSOR HAVING THE SAME}
본 발명은 시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서에 관한 것으로서, 보다 상세하게는 시간 증폭 기술을 적용하여 요구 클록 감소, 전력소모 감소 등 향상된 효과가 있는 아날로그-디지털 변환기에 관한 기술이다.
고속 이미지센서의 수요가 증가하면서 이미지센서의 출력을 변환하는 아날로그-디지털 변환기도 고속 구동이 필요하게 되었다.
싱글슬로프(Single-Slope) 아날로그-디지털 변환기는 이미지센서에 가장 널리 이용되고 있는 아날로그-디지털 변환기이다. 종래 싱글슬로프 아날로그-디지털 변환기는 저속 환경에서 필요 면적이 작고, 전력 소모가 효율적이며, 저잡음 설계가 가능한 장점이 있었다. 그러나 고속 이미지센서가 등장하면서 싱글슬로프 아날로그-디지털 변환기는 고속 동작을 위해 기가헤르츠(GHz)급 클록과 속도에 비례하는 전력소모를 필요하게 되었다. 종래 싱글슬로프 아날로그-디지털 변환기가 막대한 전력을 소모하게 되면서 모바일 기기의 카메라 성능 향상에 어려움이 있는 상황이다.
종래 싱글슬로프 아날로그-디지털 변환기의 문제 해결을 위해 다중 슬로프, 이중슬로프(double-slope) 아날로그-디지털 변환기, 이중 이득 증폭기 등 다양한 대안이 제시되었다.
다중 슬로프 기법은 샘플링을 여러 차례 수행하기 위해 싱글슬로프에 필요한 램프신호가 다중 샘플링하는 수만큼 포함되어야한다. 다중 슬로프는 램프신호가 복수개 입력되면서 서로간의 미스매치가 발생되고, 미스매치에 의해 오류가 발생되어 실용화되지 못하고 있다.
이중 이득 증폭기는 램프의 기울기를 변환하는 기법이다. 이중 이득 증폭기는 선형성의 문제가 발생되어 실용화되지 못하고 있다. 또한, 램프 선단에 게인(Gain) 2개가 포함되는데, 이것에 의해 전력소모가 과도한 문제가 여전히 존재한다.
종래 제안된 기법들은 모두 메가헤르츠(MHz)급 환경에 적용하기 위해 제안된 기술로서 기가헤르츠급으로 이용될 경우 전력 소모량이 현저히 많고, 선형성 등에서 문제가 있기 때문에 종래의 싱글슬로프 아날로그-디지털 변환기를 대체하지 못하고 있다.
등록특허공고 제10-1750240호
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 시간 증폭 기술을 적용하여 요구 클록 감소, 전력소모 감소 등 향상된 효과가 있는 아날로그-디지털 변환기를 제공하는 것을 과제로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 기술적 사상에 의한 시간증폭기를 이용하는 아날로그-디지털 변환기는 아날로그 신호를 디지털신호로 변환하는 아날로그-디지털 변환기에 있어서, 상기 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기; 마스터클록의 하강 에지(edge) 및 상기 비교기에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기; 상기 제1기준신호 및 상기 제2기준신호를 이용하여 디지털신호를 생성하는 카운터를 포함하는 것을 특징으로 한다.
또한, 상기 시간증폭기는 상기 마스터클록과 동일한 클록 주파수에서 구동되는 것을 특징으로 할 수 있다.
또한, 상기 시간증폭기는 증폭 배수만큼 용량이 상이한 적어도 두 개의 커패시터의 충전시간의 차이를 이용하여 상기 시간잔여차이를 증폭하는 것을 특징으로 할 수 있다.
또한, 상기 시간증폭기는, 상기 마스터클록 및 상기 제1기준신호를 이용하여 리셋신호 및 시동신호를 생성하는 신호제어부; 상기 신호제어부에서 리셋신호가 생성될 때 충전되는 제1전지 및 상기 신호제어부에서 시동신호가 생성될 때 충전되며 상기 제1전지보다 증폭 배수만큼 큰 용량을 가지는 제2전지를 포함하는 전지부; 상기 제1전지 및 상기 제2전지의 전압을 이용하여 상기 제2기준신호를 생성하는 동적비교부를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제1전지와 상기 제2전지의 서로 상이한 리셋노이즈 제거를 위해, 상기 전지부와 상기 동적비교부 사이에 연결되는 노이즈제거부를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 동적비교부는 상기 제2전지의 전압이 상기 제1전지의 전압에 도달될 때까지 클록을 발생시켜 제2기준신호를 생성하는 것을 특징으로 할 수 있다.
또한, 상기 카운터는 상기 제2기준신호 및 상기 마스터클록에 기초하여 제1 디지털 신호를 생성하는 제1카운터; 상기 제1기준신호 및 상기 마스터클록에 기초하여 제2 디지털 신호를 생성하는 제2카운터를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제2카운터는 상기 정확한 시간 증폭을 위해 상기 제1기준신호에 1비트의 여분비트를 추가하는 것을 특징으로 할 수 있다.
또한, 상기 제2카운터는 사이클 증가 없이 상기 제1기준신호에 상기 여분비트를 추가하는 DDR(Double Data Rate)카운터를 포함하는 것을 특징으로 할 수 있다.
본 발명에 의한 시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서에 따르면,
첫째, 본 발명은 시간증폭기를 이용함으로써 필요 클록이 현저히 감소되어 종래 싱글슬로프(Single-Slope) 아날로그-디지털 변환기와 대비하여 사이클이 1/10 이상 감소되는 효과가 있다.
둘째, 본 발명은 종래보다 사이클이 감소됨에 따라 소모되는 전력이 절약되는 효과가 있다.
셋째, 본 발명은 DDR카운터가 제1기준신호에 여분비트를 추가함에 따라, 여분비트가 추가되더라도 사이클 추가가 발생되지 않는다.
넷째, 본 발명은 제1카운터에서 음수 값이 도출될 수 있음에 따라, 1회의 연산으로도 필요한 CDS의 데이터를 획득하는 것이 가능하게 된다.
다섯째, 본 발명은 픽셀신호, 램프신호와 같이 종래의 싱글슬로프 아날로그-디지털 변환기에 입력되는 신호의 포맷을 그대로 이용하기 때문에 종래의 이미지센서 모듈의 설계가 크게 변화되지 않아 적용하기가 용이하다.
도 1은 본 발명의 실시예에 따른 아날로그-디지털 변환기의 구성도.
도 2는 이 실시예의 아날로그-디지털 변환기 회로 구조를 나타내는 도면.
도 3은 이 실시예의 아날로그-디지털 변환기 회로의 동작 신호 관계를 나타내는 도면.
도 4는 제1카운터에서 음수 값이 도출되는 예시와, 그것을 처리하는 과정을 나타낸 도면.
도 5는 제1카운터 출력과 제2카운터 출력의 관계를 나타낸 도면.
도 6은 이 실시예에 따른 시간증폭기의 구성도.
도 7은 시간증폭기를 리셋신호를 이용하여 리셋하는 단계를 나타낸 도면.
도 8은 샘플링 단계로 구동하는 시간증폭기의 회로 구조 및 동작 신호 관계를 나타내는 도면.
도 9는 증폭 단계로 구동하는 시간증폭기의 회로 구조 및 동작 신호 관계를 나타내는 도면.
도 10은 본 발명의 실시예에 따른 이미지센서의 구성도.
도 11은 본 발명의 실시예에 따른 실험 CMOS 이미지 센서의 블록 다이어그램 및 타이밍 다이어그램을 나타낸 도면.
도 12는 타임 스트레치의 블록 다이어그램과 작동 원리를 나타낸 도면.
도 13은 MSB카운터, LSB카운터 및 CDS 작동을 단순화하여 나타낸 블록 다이어그램.
도 14는 본 발명의 실험을 위해 제작된 실험용 칩을 나타낸 도면.
도 15는 실험 칩의 Random Noise를 측정한 결과를 나타낸 도면.
도 16은 실험 칩이 500fps에서 촬영한 샘플 이미지를 나타낸 도면.
첨부한 도면을 참조하여 본 발명의 실시예들에 의한 시간증폭기를 이용하는 아날로그-디지털 변환기 및 이것을 포함하는 이미지센서에 대하여 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)는 입력된 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기(Comparator, 110)를 포함한다. 또한, 마스터클록의 하강 에지(edge) 및 비교기(110)에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기(Time stretcher, 120)를 포함한다. 또한, 제1기준신호 및 제2기준신호를 이용하여 디지털신호를 생성하는 카운터(Counter, 140)를 포함한다.
종래기술은 비교기(110)와 카운터(140) 1개가 직렬 연결되는 구성을 가진다. 본 발명의 실시예는 시간증폭기(120)를 더 포함하고, 카운터(140)가 2개로 구성되는 등의 차이가 있다.
비교기(110)의 오프셋은 아날로그-디지털 변환 전 AZ신호(
Figure 112019008376873-pat00001
)의 변환에 의한 자동영점조정(Auto-Zeroing)에 의해 감소된다.
비교기(110)에는 입사광을 감지하여 아날로그 신호를 발생하는 픽셀(210)의 픽셀전압(
Figure 112019008376873-pat00002
)이 입력된다. 또한, 픽셀전압(
Figure 112019008376873-pat00003
)과 함께 램프전압(
Figure 112019008376873-pat00004
)도 입력된다. 픽셀전압(
Figure 112019008376873-pat00005
)은 먼저 리셋전압이 입력된다. 램프전압(
Figure 112019008376873-pat00006
)은 종래 싱글슬로프(Single-Slope) 아날로그-디지털 변환기에서도 이용되는 신호이다.
비교기(110)는 램프전압(
Figure 112019008376873-pat00007
)과 픽셀전압(
Figure 112019008376873-pat00008
)의 출력이 동일할 때 출력되는 제1기준신호(
Figure 112019008376873-pat00009
)를 생성한다. 비교기(110)에서 생성된 제1기준신호(
Figure 112019008376873-pat00010
)는 마스터클록(
Figure 112019008376873-pat00011
)과 함께 제2카운터(142) 및 시간증폭기(120)에 전달된다.
도 3을 참조하면, 램프전압(
Figure 112019008376873-pat00012
)에 대응하여 마스터클록(
Figure 112019008376873-pat00013
)이 발생된다.
붉은색 파선 원 내의 마스터클록(
Figure 112019008376873-pat00014
)이 반복하여 상승하강하는 것은 램프전압(
Figure 112019008376873-pat00015
)의 하강을 개수하는 것이다.
ADC OUT은 램프전압(
Figure 112019008376873-pat00016
)이 픽셀전압(
Figure 112019008376873-pat00017
)의 신호에 도달될 때까지 증가된다.
붉은색 파선 원의 확대도를 참조하면, 제1기준신호(
Figure 112019008376873-pat00018
)의 하강 에지(edge)와 마스터클록(
Figure 112019008376873-pat00019
)의 다음 하강 에지 사이에는 시간잔여차이(
Figure 112019008376873-pat00020
)가 존재한다.
시간증폭기(120)는 이득되는 A배(倍)수 만큼 시간잔여차이(
Figure 112019008376873-pat00021
)를 증폭한다.
시간증폭기(120)가 시간잔여차이(
Figure 112019008376873-pat00022
)를 몇 배로 증폭하느냐에 따라 사이클의 속도가 상이해진다. 예를 들어, 시간증폭기(120)가 시간잔여차이(
Figure 112019008376873-pat00023
)를 16배 증폭하면 10ns 동안 나타나는 영역이 160ns 동안 나타나게 된다. 1GHz를 기준으로 가정하면, 10ns에서 10GHz를 얻기 위해서는 1GHz 클록이 10회 반복되어야 하고, 160ns에서 10GHz를 얻기 위해서는 16배 증가된 80MHz 클록이 10회 반복되어야 한다. 즉, 필요 클록이 현저히 감소된다.
시간증폭기(120)는 제1기준신호(
Figure 112019008376873-pat00024
) 및 마스터클록(
Figure 112019008376873-pat00025
)을 비교 및 증폭하여 제2기준신호(
Figure 112019008376873-pat00026
)를 생성한다. 시간증폭기(120)에서 생성된 제2기준신호(
Figure 112019008376873-pat00027
)는 제1카운터(141)에 전달된다.
시간증폭기(120)는 마스터클록(
Figure 112019008376873-pat00028
)과 동일한 클록 주파수에서 구동한다.
카운터(140)는 제2기준신호(
Figure 112019008376873-pat00029
) 및 마스터클록(
Figure 112019008376873-pat00030
)에 기초하여 제1 디지털 신호를 생성하는 제1카운터(141), 제1기준신호(
Figure 112019008376873-pat00031
) 및 마스터클록(
Figure 112019008376873-pat00032
)에 기초하여 제2 디지털 신호를 생성하는 제2카운터(142)를 포함한다.
제1카운터(141)는 LSB카운터(Least Significant Bit counter)가 될 수 있다. 또한, 제2카운터(142)는 MSB카운터(Most Significant Bit counter)가 될 수 있다.
LSB카운터 및 MSB카운터에서 출력하는 신호는 픽셀전압(
Figure 112019008376873-pat00033
)이 아날로그-디지털 변환된 신호의 값이 출력된다.
카운터(140)의 비트 분할은 시간증폭기(120)가 증폭하는 배수에 대응한다. 예를 들어, 픽셀(210)의 아날로그 신호를 10비트 디지털 신호로 변환하는 경우, 종래 싱글슬로프 아날로그-디지털 변환기는 1,024사이클(
Figure 112019008376873-pat00034
)이 필요하다. 반면 이 실시예는 시간증폭기(120)의 이득이 16배로 설정하면, 제1카운터(141)는 4비트, 제2카운터(142)는 6비트로 분할될 수 있다. 이때 제1카운터(141)는 16사이클(
Figure 112019008376873-pat00035
), 제2카운터(142)는 64사이클(
Figure 112019008376873-pat00036
)이 되고, 최종 변환되는 사이클은 제1카운터(141)의 사이클과 제2카운터(142)의 사이클을 더한 80사이클이 된다. 종래 싱글슬로프 아날로그-디지털 변환기와 이 실시예의 사이클 수를 비교하면, 종래기술이 이 실시예보다 12.8배 만큼 많은 사이클이 필요함을 알 수 있다.
한편, 제2카운터(142)가 큰 범위를 아날로그-디지털 변환 후, 제1카운터(141)가 세부 범위 또는 남은 범위를 아날로그-디지털 변환하는 두 단계로 구성될 경우, 제1카운터(141)와 제2카운터(142)가 정확히 일치되어 구동하지 않으면 출력되는 디지털 신호의 코드가 누락되거나 중복되는 오류가 발생될 수 있다. 이 실시예의 제2카운터(142)는 범위를 벗어나는 오류를 방지하고, 정확한 시간 증폭을 위해 제1기준신호(
Figure 112019008376873-pat00037
)에 1비트의 여분비트를 추가한다. 이때, 범위를 벗어나는 오류에는 칩과 같은 하드웨어 제조 공정의 문제로 시간증폭기(120)가 증폭하는 배수와 실제 이득이 서로 상이한 경우가 포함된다. 예를 들어, 시간증폭기(120)가 16배 증폭하는 것으로 설정되었으나, 칩이나 제조상의 문제에 의해 16.6배와 같이 실제 이득이 상이하게 나타날 수 있다. 이때 제1카운터(141)의 출력은 0 내지 16으로 나타나고, 16의 출력은 본래의 범위인 0 내지 15를 벗어나는 오류가 된다.
제1카운터(141)가 4비트이면, 여분비트는 제1카운터(141)의 4번째 비트(
Figure 112019008376873-pat00038
=8)와 같다. 예를 들어, 여분비트가 0이라면 제1카운터(141)는 0 내지 7의 값이 출력되어야 하고(제1카운터의 4번째 비트가 0이므로), 여분비트가 1이라면 제1카운터(141)는 8 내지 15의 값이 출력되어야 한다. 따라서 여분비트가 0임에도 8 또는 9가 출력되거나, 여분비트가 1임에도 16이 출력되면 이것을 비교하여 보정한다.
여분비트를 일반적인 카운터로 추가하면 클록의 주파수가 2배가 되어야 한다. 즉, 같은 시간 내에 두 배의 변환 사이클이 실행되어야 한다. 이러한 문제를 해소하기 위해, 제2카운터(142)는 사이클 증가 없이 제1기준신호(
Figure 112019008376873-pat00039
)에 여분비트를 추가하는 DDR(Double Data Rate)카운터(143)를 포함한다. 일반적인 카운터는 클록의 하강에지(edge) 또는 상승에지를 이용한다. 하지만 DDR카운터(143)는 클록의 상승에지 및 하강에지를 모두 이용하기 때문에 기준 클록의 두 배의 주파수를 갖는 클록을 사용하는 효과를 가지게 된다. 즉, 일반 카운터는 여분비트의 추가에 2배의 클록 주파수가 필요하지만, DDR카운터(143)는 기준 클록을 2배의 주파수 클록처럼 이용하므로 클록이 증가되지 않는다.
DDR카운터(143)가 제1기준신호(
Figure 112019008376873-pat00040
)에 추가한 1비트에 의해 제1카운터(141) 및 제2카운터(142)가 정확히 일치되어 오류 방지가 가능하게 된다.
이 실시예는 이미지센서(10)의 저잡음 구현을 위해 디지털 CDS(Correlated Double Sampling)가 실행된다. CDS는 원하지 않는 오프셋을 제거할 수 있는 전압 또는 전류 값을 측정하는 방법이다.
종래 기술은 한 번에 CDS를 실시하지 못하여 두 차례에 걸쳐 연산을 실시한 후 연산결과를 병합한다. 하지만, 이 실시예는 1회의 연산으로도 필요한 CDS의 데이터 획득이 가능하다.
종래 기술은 ADC OUT 신호 중 선행되는 리셋데이터(
Figure 112019008376873-pat00041
)가 후행되는 픽셀데이터(
Figure 112019008376873-pat00042
)보다 항상 작기 때문에 픽셀데이터(
Figure 112019008376873-pat00043
)에서 리셋데이터(
Figure 112019008376873-pat00044
)를 차감하면 양수 값이 도출되는 규칙이 있었다.
반면, 이 실시예의 제1카운터(141)는 음수 값이 도출될 수 있다. 도 4는 예시로서 시그널 출력 67에서 리셋출력 57을 차감하는 과정을 나타낸 도면이다. 10진수 기준으로 67에서 57을 차감한 해가 10이라는 것은 단순 계산으로 알 수 있다. 하지만, 이것을 16진수로 분해하면
Figure 112019008376873-pat00045
과 같이 연산된다. 이때, 1의 자리에 해당되는 제1카운터(141)는 [3-9]를 연산하여 [-6]이라는 음수 값을 발생시킨다. 이로써 67에서 57을 차감하여 10이라는 양수의 결과가 출력되는 과정에 제1카운터(141)는 음수 값을 도출할 수 있음을 알 수 있다.
이 실시예는 음수 값을 알려주는 부호플래그비트(sign flag bit)가 제1카운터(141) 위에 추가된다. 이때 이용되는 방식이 비트반전(BI)이다.
리셋데이터(
Figure 112019008376873-pat00046
)는 픽셀(210)의 다음 신호로 변환된 때의 초기 값으로 이용된다. 픽셀(210)의 신호 변환 후, 픽셀데이터(
Figure 112019008376873-pat00047
)도 리셋데이터(
Figure 112019008376873-pat00048
)를 읽을 때와 마찬가지의 신호형태를 갖는다.
도 5를 참조하면, 리셋데이터(
Figure 112019008376873-pat00049
)는 제1카운터(141)의 출력
Figure 112019008376873-pat00050
와 제2카운터(142)의 출력
Figure 112019008376873-pat00051
가 더해진 값이고, 픽셀데이터(
Figure 112019008376873-pat00052
)는 제1카운터(141)의 출력
Figure 112019008376873-pat00053
와 제2카운터(142)의 출력
Figure 112019008376873-pat00054
가 더해진 값이다.
제1카운터(141) 및 제2카운터(142)의 최종 결과는
Figure 112019008376873-pat00055
-
Figure 112019008376873-pat00056
와 같게 된다.
도 6 내지 도 9를 참조하여 시간증폭기(120)의 구성 및 동작을 보다 구체적으로 설명한다.
이 실시예의 시간증폭기(120)는, 마스터클록(
Figure 112019008376873-pat00057
) 및 제1기준신호(
Figure 112019008376873-pat00058
)를 이용하여 리셋신호(
Figure 112019008376873-pat00059
) 및 시동신호(
Figure 112019008376873-pat00060
)를 생성하는 신호제어부(122)를 포함한다. 또한, 신호제어부(122)에서 리셋신호(
Figure 112019008376873-pat00061
)가 생성될 때 충전되는 제1전지(
Figure 112019008376873-pat00062
) 및 신호제어부(122)에서 시동신호(
Figure 112019008376873-pat00063
)가 생성될 때 충전되며 제1전지(
Figure 112019008376873-pat00064
)보다 증폭 배수(A)만큼 큰 용량을 가지는 제2전지(
Figure 112019008376873-pat00065
)를 포함하는 전지부(124)를 포함한다. 또한, 제1전지(
Figure 112019008376873-pat00066
) 및 제2전지(
Figure 112019008376873-pat00067
)의 전압을 이용하여 제2기준신호(
Figure 112019008376873-pat00068
)를 생성하는 동적비교부(126)를 포함한다.
신호제어부(122)는 D-플립플롭과 NOR 로직 게이트를 이용하여 마스터클록(
Figure 112019008376873-pat00069
)과 제1기준신호(
Figure 112019008376873-pat00070
)의 하강 에지를 비교하여 리셋신호(
Figure 112019008376873-pat00071
) 및 시동신호(
Figure 112019008376873-pat00072
)를 생성한다.
신호제어부(122)는 리셋신호(
Figure 112019008376873-pat00073
) 생성 시 전류원(
Figure 112019008376873-pat00074
)과 제1전지(
Figure 112019008376873-pat00075
)를 연결하는 제1스위치를 on 한다(도 7 참조).
또한, 시동신호(
Figure 112019008376873-pat00076
) 생성 시 제1스위치를 off 하고, 전류원(
Figure 112019008376873-pat00077
)와 제2전지(
Figure 112019008376873-pat00078
)를 연결하는 제2스위치를 on 한다(도 8 참조).
제1전지(
Figure 112019008376873-pat00079
) 및 제2전지(
Figure 112019008376873-pat00080
)는 커패시터로 구성될 수 있다. 만약, 증폭 배수(A)가 16이면, 제2전지의 용량은 16×
Figure 112019008376873-pat00081
가 된다.
동적비교부(126)는 일측에 제1전지(
Figure 112019008376873-pat00082
)의 출력 전압
Figure 112019008376873-pat00083
가 입력되고, 타측에 제2전지(
Figure 112019008376873-pat00084
) 출력 전압
Figure 112019008376873-pat00085
가 입력된다.
동적비교부(126)는 오프셋 제거 기술이 포함된다. 동적비교부(126)는 제2기준신호(
Figure 112019008376873-pat00086
) 생성 전에 제1전지(
Figure 112019008376873-pat00087
)의 출력 전압
Figure 112019008376873-pat00088
및 제2전지(
Figure 112019008376873-pat00089
) 출력 전압
Figure 112019008376873-pat00090
를 초기화한다.
이 실시예의 시간증폭기(120)는 제1전지(
Figure 112019008376873-pat00091
)와 제2전지(
Figure 112019008376873-pat00092
)의 서로 상이한 리셋노이즈 제거를 위해, 전지부(124)와 동적비교부(126) 사이에 연결되는 노이즈제거부(
Figure 112019008376873-pat00093
, 128)를 더 포함한다. 노이즈제거부(
Figure 112019008376873-pat00094
, 128)는 제1전지(
Figure 112019008376873-pat00095
)와 동적비교부(126)를 연결하는 선로와 제2전지(
Figure 112019008376873-pat00096
)와 동적비교부(126)를 연결하는 선로에 각각 연결되는 커패시터가 될 수 있다.
제1전지(
Figure 112019008376873-pat00097
)와 제2전지(
Figure 112019008376873-pat00098
)의 오프셋은 동적비교부(126)의 입력 오프셋과 같다. 따라서 리셋을 하는 동안 제1전지(
Figure 112019008376873-pat00099
)와 제2전지(
Figure 112019008376873-pat00100
)의 오프셋은 노이즈제거부(
Figure 112019008376873-pat00101
, 128)에 음수로 저장된다. 리셋 후 제1전지(
Figure 112019008376873-pat00102
)와 제2전지(
Figure 112019008376873-pat00103
)의 출력은 가지고 있는 오프셋에 노이즈제거부(
Figure 112019008376873-pat00104
, 128)에 저장된 음수 오프셋이 더해져 오프셋이 제거된 형태로 동적비교부(126)에 입력된다.
도 7을 참조하면, 먼저 리셋신호(
Figure 112019008376873-pat00105
)가 제1전지(
Figure 112019008376873-pat00106
), 제2전지(
Figure 112019008376873-pat00107
) 및 동적비교부(126)에 전달되어 각 구성이 리셋된다.
도 8을 참조하면, 신호제어부(122)에서 리셋신호(
Figure 112019008376873-pat00108
)가 생성될 때 시간잔여차이(
Figure 112019008376873-pat00109
)의 샘플링이 실시된다. 신호제어부(122)가 제1스위치를 on 하면(제2스위치는 off), 전류원(
Figure 112019008376873-pat00110
)이 제1전지(
Figure 112019008376873-pat00111
)에 공급되어, 제1전지(
Figure 112019008376873-pat00112
)가 충전된다. 이때 출력 전압
Figure 112019008376873-pat00113
신호는
Figure 112019008376873-pat00114
보다 상대적으로 높은 기울기로 상승하게 된다.
도 9를 참조하면, 신호제어부(122)에서 시동신호(
Figure 112019008376873-pat00115
)가 생성될 때 시간잔여차이(
Figure 112019008376873-pat00116
)의 증폭이 실시된다. 신호제어부(122)가 제1스위치 off 및 제2스위치를 on 하면, 제1전지(
Figure 112019008376873-pat00117
)의 충전이 중단되어
Figure 112019008376873-pat00118
신호의 상승도 중단된다. 이때
Figure 112019008376873-pat00119
는
Figure 112019008376873-pat00120
가 된다. 또한 전류원(
Figure 112019008376873-pat00121
)이 제2전지(
Figure 112019008376873-pat00122
)에 공급되어 제2전지(
Figure 112019008376873-pat00123
)가 충전된다.
제2전지(
Figure 112019008376873-pat00124
)는 제1전지(
Figure 112019008376873-pat00125
)와 대비하여 증폭 배수만큼 큰 용량을 가지므로,
Figure 112019008376873-pat00126
는
Figure 112019008376873-pat00127
보다 증폭 배수만큼 느리게 전압이 상승한다.
동적비교부(126)는 제2전지(
Figure 112019008376873-pat00128
)의 전압
Figure 112019008376873-pat00129
가 제1전지(
Figure 112019008376873-pat00130
)의 전압
Figure 112019008376873-pat00131
에 도달될 때까지 클록을 발생시켜 제2기준신호(
Figure 112019008376873-pat00132
)를 생성한다.
따라서 제2기준신호(
Figure 112019008376873-pat00133
)의 동작 시간은
Figure 112019008376873-pat00134
이 된다.
제1전지와 제2전지의 커패시터에 차이가 있는 이유는 시간증폭기(120)가 슬루레이트(slew rate)를 가지고 시간을 곱하기 때문이다.
시간증폭기(120)는 전류원(
Figure 112019008376873-pat00135
)만을 이용하기 때문에 커패시터로 구성된 전지부(124)의 용량이 클수록 전하를 충전하기 위해 비례하는 시간이 필요하다. 즉, 증폭 배수가 16인 상태에서 전류원(
Figure 112019008376873-pat00136
)을 이용하여 제1전지(
Figure 112019008376873-pat00137
)가 충전되면, 제2전지는 제1전지만큼 충전하기 위해 16×
Figure 112019008376873-pat00138
, 즉 16배 더 많은 시간이 필요하다. 이로써 시간 증폭이 실시될 수 있게 된다.
도 10을 참조하면, 본 발명의 실시예는 이미지센서(10)가 될 수 있다.
이 실시예의 이미지센서(10)는 입사광을 감지하여 아날로그 신호를 발생하는 픽셀(210)을 포함한다. 또한 픽셀(210)과 연결되고, 아날로그 신호를 디지털신호로 변환하는 아날로그-디지털 변환기(100)를 포함한다.
픽셀(210)은 다수개로 구성된다. 다수개의 픽셀(210)은 칼럼라인들에 각각 결합되어 픽셀 어레이(200)를 형성한다.
각 픽셀(210)은 광신호를 전기적 신호로 변환할 수 있다. 픽셀 어레이(200)는 행 디코더로부터 선택신호, 리셋신호 및 전송신호와 같은 구동 신호들에 의해 구동될 수 있다. 또한, 구동 신호들에 응답하여 각각의 픽셀(210)들에 의해서 센싱된 전기적 신호인 픽셀전압(
Figure 112019008376873-pat00139
)는 복수의 칼럼라인을 통해 아날로그-디지털 변환기(100)에 제공될 수 있다.
아날로그-디지털 변환기(100)는, 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기(110), 마스터클록의 하강 에지(edge) 및 비교기(110)에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기(120), 제1기준신호 및 제2기준신호를 이용하여 디지털신호를 생성하는 카운터(140)를 포함한다.
이 실시예의 아날로그-디지털 변환기(100)는 앞서 설명된 아날로그-디지털 변환기(100)의 실시예의 구성 및 특징을 포함할 수 있다.
실험.
도 11은 이 실시예의 블록 및 타이밍 다이어그램이다. 열 회로(column circuit)는 비교기(Comparator, 110), 시간증폭기(Time Stretcher, 120) 및 MSB카운터(142)와 LSB카운터(141)로 구성된다. 1-H 변환 시간은 4μs로 설정되어 VGA 픽셀 배열에 대해 500fps를 허용한다. 변환 전, 비교기(100)의 오프셋은 AZ신호(
Figure 112019008376873-pat00140
)의 변환에 의한 자동영점조정(Auto-Zeroing)에 의해 감소된다. 픽셀의 리셋 신호는 비교기(100)에 적용되며, 리셋 변환은 0.6μs 변환 시간 내에 수행된다. 램프전압(
Figure 112019008376873-pat00141
)이 픽셀전압(
Figure 112019008376873-pat00142
)의 출력 전압과 같을 때, 비교기(100) 출력인 제1기준신호(
Figure 112019008376873-pat00143
)는 100MHz 클록 주파수에서 작동하는 7b MSB카운터(142)를 트리거한다. 제1기준신호(
Figure 112019008376873-pat00144
)의 하강 에지와 마스터클록(
Figure 112019008376873-pat00145
)의 다음 하강 에지 사이에는 시간잔여차이(
Figure 112019008376873-pat00146
)가 여전히 존재한다. 시간증폭기(120)는 시간잔여차이(
Figure 112019008376873-pat00147
)를 16배로 확장하고, 4b LSB카운터(141)에 제2기준신호(
Figure 112019008376873-pat00148
)를 제공한다. LSB카운터(141)는 마스터클록(
Figure 112019008376873-pat00149
)과 동일한 클록 주파수에서 작동한다. 10b 변환의 경우, 64 (MSB)와 16 (LSB)의 합계로 계산되는 80 사이클을 필요로 한다. 범위를 벗어나는 오류를 피하기 위해, MSB카운터(142)는 1b 이중화를 사용하여 시간증폭기(120)의 정확성에 대한 요구 사항을 완화한다. 리셋 변환 후 카운터 출력의 각 비트가 반전된다. 이 비트반전(BI)은 리셋데이터의 음의 값(-
Figure 112019008376873-pat00150
)을 제공하며 다음 변환의 초기 값으로 이용한다. 픽셀에서의 전하 전송 후, 0.8μs의 변환 시간 내에 픽셀전압(
Figure 112019008376873-pat00151
)(전압 스윙 = 1V)의 신호 레벨을 판독한다. MSB카운터(142)와 LSB카운터(141)의 최종 결과는 디지털 CDS 작동을 실현하는 두 신호 (
Figure 112019008376873-pat00152
-
Figure 112019008376873-pat00153
)의 차이를 가진다. 변환 후, 각 열의 카운터 출력은 SRAM으로 동시에 전송되고, 다음 행의 변환 동안 감지증폭기(sense amplifiers)에 의해 판독된다.
도 12를 참조하여 시간증폭기(120)의 작동을 설명한다. 비교기(110)의 제1기준신호(
Figure 112019008376873-pat00154
)를 마스터클록(
Figure 112019008376873-pat00155
) 신호의 하강 에지와 비교하는 것으로 리셋신호(
Figure 112019008376873-pat00156
) 및 시동신호(
Figure 112019008376873-pat00157
)가 생성된다. 시간증폭기(120)는 전류원(
Figure 112019008376873-pat00158
), 제1전지(
Figure 112019008376873-pat00159
)와 제2전지(16×
Figure 112019008376873-pat00160
) 및 오프셋을 캔슬하는 동적비교부(126)로 구성된다. 변환 전, 제1전지(
Figure 112019008376873-pat00161
)와 제2전지(16×
Figure 112019008376873-pat00162
)의 출력 전압
Figure 112019008376873-pat00163
및
Figure 112019008376873-pat00164
가 리셋된다. 동시에, 비교기(110)의 프리앰프의 바이어스 전압은 노이즈제거부(
Figure 112019008376873-pat00165
, 128)에 저장된다. 리셋신호(
Figure 112019008376873-pat00166
)를 이용한 잔여 샘플링 단계에서 전류원(
Figure 112019008376873-pat00167
)은 제1전지(
Figure 112019008376873-pat00168
)(0.2pF)를 충전하고, 출력 전압
Figure 112019008376873-pat00169
는 선형으로 상승하며,
Figure 112019008376873-pat00170
는 0으로 유지된다. 비교기(110)의 오차를 고려할 때, 최대
Figure 112019008376873-pat00171
스윙은 0.8V로 선택되며, 이것은 625ps의 시간 분해능을 위한 50mV의 LSB스텝에 해당한다.
시간증폭 단계의 시작에서 전류원(
Figure 112019008376873-pat00172
)은 제2전지(16×
Figure 112019008376873-pat00173
)로 전환되어 공급되고,
Figure 112019008376873-pat00174
를
Figure 112019008376873-pat00175
Figure 112019008376873-pat00176
/
Figure 112019008376873-pat00177
로 설정한다.
Figure 112019008376873-pat00178
는 16배 느린 슬루레이트로 램프 업을 시작하고,
Figure 112019008376873-pat00179
가
Figure 112019008376873-pat00180
값에 도달할 때까지 동적비교부(126)가 LSB카운터(141)에 대한 제2기준신호(
Figure 112019008376873-pat00181
)를 생성한다. 따라서 제2기준신호(
Figure 112019008376873-pat00182
)의 동작주기는 16
Figure 112019008376873-pat00183
를 나타내며, 주기는 LSB카운터(141)의 값을 결정한다.
도 13의 상단 그림은 MSB카운터(142) 및 LSB카운터(141)의 단순화된 블록 다이어그램이다. MSB카운터(142)와 LSB카운터(141)는 상호 작용이 없으므로 독립적으로 작동할 수 있다. 각 카운터 셀은 토글플립플롭(TFF)과 BI 블록을 포함한다. 카운터 연산을 위해 BI 블록은 LSB카운터(141)에서 MSB셀로 비트를 전달한다.
CDS 동작은 LSB카운터(141)의 상태에 관계없이 토글 신호를 생성하고, 각 카운터 셀의 상태를 반전시킨다.
1b 이중화를 구현하기 위해 MSB카운터(142)는 제1기준신호(
Figure 112019008376873-pat00184
)가 트리거 될 때 마스터클록(
Figure 112019008376873-pat00185
)의 상태를 저장하는 DDR(Double Data Rate)카운터(143) 셀을 사용하므로 MSB카운터(142)의 1b 확장(
Figure 112019008376873-pat00186
)이 발생한다. 클록 스위칭이 배제되기 때문에 DDR카운터(143) 셀의 전력 소비는 무시할 수 있다.
CDS 동작 후, MSB카운터(142)의 값(예컨대, 16)과 달리, LSB카운터(141)의 값은 도 13의 하단에 나타낸 바와 같이 양수 또는 음수(예를 들어, -1)가 될 수 있다. 이렇게 되면 두 카운터의 결과 간에 직접적인 비트 조합이 금지된다. 이러한 문제는 LSB카운터(141)에 부호플래그비트(sign flag bit)(
Figure 112019008376873-pat00187
)를 추가하여 해결된다.
CDS 동작을 포함하는 변환 후, ADC 출력은 MSB카운터(142) 및 LSB카운터(141) 출력을 합산함으로써 얻을 수 있다(예를 들어, 15=16-1). 이러한 합산 연산은 감지증폭기(sense amplifier)의 출력에서 처리될 수 있으므로 열 레벨의 복잡성을 증가시키지 않는다.
도 14를 참조하면, 이 실시예의 칩은 5.5×4.5mm²의 면적을 차지한다. 이 칩은 3.3/1.5V(아날로그/디지털) 전원에서 76mW를 소비한다. 픽셀 배열은 4μm 픽셀 피치의 640×480 픽셀로 구성되며, 표준 4T 픽셀로 구현된다.
도 15를 참조하면, Random Noise(RN)는 램프생성기(ramp generator)의 아날로그 게인을 이용하여 측정된다. 82
Figure 112019008376873-pat00188
의 픽셀 변환 이득으로 2.85
Figure 112019008376873-pat00189
의 RN을 달성하였다. 이 RN은 8배 아날로그 게인으로 1.95
Figure 112019008376873-pat00190
로 더욱 개선되었다. 시간증폭의 이득은 모든 열에 대해서도 측정된다. 16.12의 평균 이득과 15.84와 16.34 사이의 이득 편차를 나타내며, 누락된 코드가 없는 경우 ±0.2LSB 오류를 나타내었다. 수직FPN(VFPN)은 0.71
Figure 112019008376873-pat00191
와 0.18
Figure 112019008376873-pat00192
이다. 각각 1배와 8배의 아날로그 게인을 얻는다. 도 16은 이 실시예에 따른 칩이 500fps에서 촬영한 샘플 이미지이다.
Figure 112019008376873-pat00193
표 1은 이 실시예에 따른 칩의 성능 요약과 종래 최신 기술과의 비교를 나타낸다. 본 발명의 실시예의 픽셀 속도는 다른 것보다 낮지만, 클록주파수가 낮더라도 싱글슬로프 ADC 중에서 빠른 1-H 시간을 가진다. 에너지 효율 면에서 이 실시예는 각각 1.41 및 0.96
Figure 112019008376873-pat00194
의 FoM을 1배 및 8배 아날로그 게인으로 달성하였다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 다음 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
10 : 이미지센서 100 : 아날로그-디지털 변환기
110 : 비교기 120 : 시간증폭기
122 : 신호제어부 124 : 전지부
126 : 동적비교부 128 : 노이즈제거부
140 : 카운터 141 : 제1카운터
142 : 제2카운터 143 : DDR카운터
200 : 픽셀 어레이 210 : 픽셀

Claims (10)

  1. 아날로그 신호를 디지털신호로 변환하는 아날로그-디지털 변환기에 있어서,
    상기 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기;
    마스터클록의 하강 에지(edge) 및 상기 비교기에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기; 및
    상기 제1기준신호 및 상기 제2기준신호를 이용하여 디지털신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 시간증폭기는 상기 마스터클록과 동일한 클록 주파수에서 구동되는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    상기 시간증폭기는 증폭 배수만큼 용량이 상이한 적어도 두 개의 커패시터의 충전시간의 차이를 이용하여 상기 시간잔여차이를 증폭하는 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제1항에 있어서, 상기 시간증폭기는,
    상기 마스터클록 및 상기 제1기준신호를 이용하여 리셋신호 및 시동신호를 생성하는 신호제어부;
    상기 신호제어부에서 리셋신호가 생성될 때 충전되는 제1전지 및 상기 신호제어부에서 시동신호가 생성될 때 충전되며 상기 제1전지보다 증폭 배수만큼 큰 용량을 가지는 제2전지를 포함하는 전지부; 및
    상기 제1전지 및 상기 제2전지의 전압을 이용하여 상기 제2기준신호를 생성하는 동적비교부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제4항에 있어서,
    상기 제1전지와 상기 제2전지의 서로 상이한 리셋노이즈 제거를 위해, 상기 전지부와 상기 동적비교부 사이에 연결되는 노이즈제거부를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  6. 제4항에 있어서,
    상기 동적비교부는 상기 제2전지의 전압이 상기 제1전지의 전압에 도달될 때까지 클록을 발생시켜 제2기준신호를 생성하는 것을 특징으로 하는 아날로그-디지털 변환기.
  7. 제1항에 있어서, 상기 카운터는
    상기 제2기준신호 및 상기 마스터클록에 기초하여 제1 디지털 신호를 생성하는 제1카운터; 및
    상기 제1기준신호 및 상기 마스터클록에 기초하여 제2 디지털 신호를 생성하는 제2카운터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  8. 제7항에 있어서,
    정확한 시간 증폭을 위해 상기 제2카운터에 1비트의 여분비트를 추가하는 것을 특징으로 하는 아날로그-디지털 변환기.
  9. 제8항에 있어서,
    상기 제2카운터는 사이클 증가 없이 상기 여분비트를 추가하는 DDR(Double Data Rate)카운터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  10. 입사광을 감지하여 아날로그 신호를 발생하는 픽셀; 및
    상기 픽셀과 연결되고, 상기 아날로그 신호를 디지털신호로 변환하는 아날로그-디지털 변환기를 포함하고,
    상기 아날로그-디지털 변환기는,
    상기 아날로그 신호에 기초하여 제1기준신호를 생성하는 비교기;
    마스터클록의 하강 에지(edge) 및 상기 비교기에서 생성된 제1기준신호의 하강 에지 사이에 형성된 시간잔여차이를 증폭하여 제2기준신호를 생성하는 시간증폭기; 및
    상기 제1기준신호 및 상기 제2기준신호를 이용하여 디지털신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 이미지센서.
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KR101750240B1 (ko) 2016-08-19 2017-07-03 서강대학교산학협력단 메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그-디지털 컨버터
KR20170122920A (ko) * 2016-04-28 2017-11-07 연세대학교 산학협력단 시간 증폭기를 이용하는 2-스텝 카운터

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