CN117581290A - 扫描电路、显示基板和显示设备 - Google Patents

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Abstract

提供一种具有多个级的扫描电路。扫描电路的各级包括被配置为向至少一行子像素提供控制信号的相应扫描单元。各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路和输出子电路，所述输入子电路被配置为接收起始信号或来自前一扫描单元的输出信号。输出子电路包括第一输出晶体管。输入子电路包括依次耦接在输入端子和第一节点之间的第一输入晶体管和第二输入晶体管。第一节点耦接到所述第一输出晶体管的栅极。第一处理子电路包括耦接在所述第一节点和第一参考端子之间的第一开关晶体管和第二开关晶体管。第一参考端子被配置为接收第一参考信号。

Description

扫描电路、显示基板和显示设备
技术领域
本发明涉及显示技术，尤其涉及一种扫描电路、显示基板和显示设备。
背景技术
有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压控制亮度的薄膜晶体管-液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制亮度的驱动电流驱动。OLED显示面板包括多个像素单元，该多个像素单元配置有呈多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一个栅线的栅极端子和连接到每列一个数据线的漏极端子。当像素单元被选通的行导通时，连接到驱动晶体管的开关晶体管导通，数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。OLED器件被驱动以发出相应亮度的光。
发明内容
在一个方面，本公开提供一种扫描电路，其包括多个级，其中，扫描电路的各级包括被配置为向至少一行子像素提供控制信号的相应扫描单元；其中，各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路和被配置为从输出端子输出信号的输出子电路，所述输入子电路被配置为从输入端子接收起始信号或来自前一级的前一扫描单元的输出信号；其中，所述输出子电路包括第一输出晶体管；其中，所述输入子电路包括依次耦接在输入端子和第一节点之间的第一输入晶体管和第二输入晶体管；以及所述第一节点耦接到所述第一输出晶体管的栅极；其中，所述第一处理子电路包括耦接在所述第一节点和第一参考端子之间的第一开关晶体管和第二开关晶体管；以及所述第一参考端子被配置为接收第一参考信号。
可选地，第一输入晶体管和所述第二输入晶体管的栅极耦接到第一端子，并且被配置为从所述第一端子接收第一时钟信号；以及所述第一输出晶体管的源极耦接到第二端子，并且被配置为从所述第二端子接收第二时钟信号。
可选地，第一处理子电路还包括耦接在第二节点和所述第一参考端子之间的第一控制晶体管；所述第一控制晶体管的栅极耦接到所述输入端，并被配置为接收所述起始信号或来自所述前一级的所述前一扫描单元的所述输出信号；所述第一控制晶体管的源极耦接到所述第一参考端子，并且被配置为接收所述第一参考信号；以及所述第一控制晶体管的漏极耦接到所述第二节点，所述第二节点耦接到所述第一开关晶体管的栅极和所述第二开关晶体管的栅极。
可选地，第二处理子电路包括耦接在第二节点和第二参考端子之间的第二控制晶体管；所述第二参考端子被配置为接收第二参考信号；以及所述第二控制晶体管的栅极耦接到第三端子，并且被配置为从所述第三端子接收第三时钟信号。
可选地，第一处理子电路还包括耦接在第三节点和第二参考端子之间的第三控制晶体管；所述第三控制晶体管的栅极耦接到所述第一节点；所述第三控制晶体管的源极耦接到所述第二参考端子，并且被配置为从所述第二参考端子接收第二参考信号；以及所述第三控制晶体管的漏极耦接到所述第一开关晶体管的漏极和所述第二开关晶体管的源极。
可选地，输入子电路还包括耦接在第四节点与第二端子之间的第四控制晶体管；所述第二端子被配置为接收第二时钟信号；所述第四节点耦接至所述第一输入晶体管的漏极和所述第二输入晶体管的源极；所述第四控制晶体管的栅极耦接到所述输出端子，并且被配置为从所述输出端子接收所述输出信号。
可选地，输出子电路还包括耦接在所述第一参考端子与所述输出端子之间的第二输出晶体管；以及所述第二输出晶体管的栅极耦接到所述第一开关晶体管的栅极和所述第二开关晶体管的栅极。
在另一方面，本公开提供一种显示基板，包括所述扫描电路，其中，所述输出子电路的第一输出晶体管和第二输出晶体管被布置在第一区域中；各个扫描单元的输入晶体管、开关晶体管和控制晶体管被布置在第二区域中；所述各个扫描单元的电容器被布置在第三区域中；以及所述第二区域、所述第一区域和所述第三区域依次布置。
可选地，所述显示基板还包括布置在第四区域中的一个或多个时钟信号线；其中，所述第四区域、所述第二区域、所述第一区域和所述第三区域依次布置。
可选地，在所述第二区域中，所述第一输入晶体管和所述第二输入晶体管位于所述第一开关晶体管和所述第二开关晶体管靠近一个或多个时钟信号线的一侧；以及所述第一开关晶体管和所述第二开关晶体管位于所述第一输入晶体管和所述第二输入晶体管靠近所述第一输出晶体管和所述第二输出晶体管的一侧。
可选地，所述第一输入晶体管、所述第二输入晶体管、所述第一开关晶体管和所述第二开关晶体管集中在中心区域；所述各个扫描单元还包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管；所述第一控制晶体管和所述第二控制晶体管位于所述中心区域的第一侧；所述第三控制晶体管和所述第四控制晶体管位于所述中心区域的第二侧；以及所述第一侧与所述第二侧是沿着一个或多个时钟信号线的延伸方向相对于所述中心区域相对的两侧。
可选地，第二控制晶体管位于所述第一控制晶体管靠近所述一个或多个时钟信号线的一侧，并且所述第一控制晶体管位于所述第二控制晶体管靠近所述第一输出晶体管和所述第二输出晶体管的一侧。
可选地，所述显示基板包括半导体材料层；其中，所述半导体材料层包括所述各个扫描单元的一个或多个晶体管的有源层；所述第一输入晶体管的有源层和所述第二输入晶体管的有源层是所述半导体材料层中的第一整体结构的部分；以及所述第一整体结构的至少一部分具有L形形状或I形形状。
可选地，第一整体结构还包括第四控制晶体管的有源层。
可选地，所述显示基板包括半导体材料层；其中，所述半导体材料层包括所述各个扫描单元的一个或多个晶体管的有源层；所述第一开关晶体管的有源层和所述第二开关晶体管的有源层是所述半导体材料层中的第二整体结构的部分；以及所述第二整体结构的至少一部分具有L形形状或I形形状。
可选地，第二整体结构还包括第一控制晶体管的有源层。
可选地，第一输出晶体管具有第一占用面积；所述第二输出晶体管具有第二占用面积；所述第一占用面积大于所述第二占用面积；以及所述第一占用面积与所述第二占用面积的比大于或等于1.5:1。
可选地，第一输出晶体管的有源层具有第一沟道宽度；所述第二输出晶体管的有源层具有第二沟道宽度；所述第一沟道宽度大于所述第二沟道宽度；以及所述第一沟道宽度与所述第二沟道宽度的比大于或等于1.5:1。
可选地，所述显示基板还包括第一参考信号线和第二参考信号线；所述第一参考信号线位于所述第三区域中；所述第二参考信号线位于所述第四区域中；所述各个扫描单元的晶体管位于所述第一参考信号线和所述第二参考信号线之间。
在另一方面，本公开提供一种显示设备，包括所述显示基板以及连接到所述显示基板的一个或多个集成电路。
附图说明
根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
图1是示出根据本公开的一些实施例中的扫描电路中的一个扫描单元的示意图。
图2是根据本公开的一些实施例中的扫描电路中的一个扫描单元的电路图。
图3是根据本公开的一些实施例中的操作扫描电路中的各个扫描单元的时序图。
图4是根据本公开的一些实施例中的扫描电路中的一个扫描单元的电路图。
图5是根据本公开的一些实施例中的操作扫描电路中的各个扫描单元的时序图。
图6是示出根据本公开的一些实施例中的显示基板的结构的示意图。
图7是根据本公开的一些实施例中的显示基板的电路图。
图8是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图9A示出了根据本公开的一些实施例中的显示基板中的显示区域中的详细结构。
图9B示出了根据本公开的一些实施例中的显示基板中的显示区域中的详细结构。
图10A示出了根据本公开的一些实施例中的第n级扫描单元的结构。
图10B示出了图10A中所示的第n级扫描单元中的半导体材料层的结构。
图10C示出了图10A中所示的第n级扫描单元中的第一导电层的结构。
图10D示出了图10A中所示的第n级扫描单元中的第二导电层的结构。
图10E示出了图10A中所示的第n级扫描单元中的层间介质层的结构。
图10F示出了图10A中所示的第n级扫描单元中的第一信号线层的结构。
图11A示出了根据本公开的一些实施例中的第n级扫描单元的结构。
图11B示出了图11A中所示的第n级扫描单元中的半导体材料层的结构。
图11C示出了图11A中所示的第n级扫描单元中的第一导电层的结构。
图11D示出了图11A中所示的第n级扫描单元中的第二导电层的结构。
图11E示出了图11A中所示的第n级扫描单元中的层间介质层的结构。
图11F示出了图11A中所示的第n级扫描单元中的第一信号线层的结构。
图12A示出了根据本公开的一些实施例中的第n级扫描单元的结构。
图12B示出了图12A中所示的第n级扫描单元中的半导体材料层的结构。
图12C示出了图12A中所示的第n级扫描单元中的第一导电层的结构。
图12D示出了图12A中所示的第n级扫描单元中的第二导电层的结构。
图12E示出了图12A中所示的第n级扫描单元中的层间介质层的结构。
图12F示出了图12A中所示的第n级扫描单元中的第一信号线层的结构。
具体实施方式
现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
本公开尤其提供了一种扫描电路、显示基板和显示设备，其基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种包括多个级的扫描电路。在一些实施例中，扫描电路的各级包括被配置为向至少一行子像素提供控制信号的相应扫描单元。可选地，各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路和被配置为从输出端子输出信号的输出子电路，所述输入子电路被配置为从输入端子接收起始信号或来自前一级的前一扫描单元的输出信号。可选地，输出子电路包括第一输出晶体管。可选地，输入子电路包括依次耦接在输入端子和第一节点之间的第一输入晶体管和第二输入晶体管，并且所述第一节点耦接到所述第一输出晶体管的栅极。可选地，第一处理子电路包括耦接在所述第一节点和第一参考端子之间的第一开关晶体管和第二开关晶体管，并且第一参考端子被配置为接收第一参考信号。
图1是示出根据本公开的一些实施例中的扫描电路中的一个扫描单元的示意图。参考图1，在一些实施例中，各个扫描单元包括输入子电路Isc、第一处理子电路Psc1、第二处理子电路Psc2和输出子电路Osc。输入子电路Isc被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。可选地，输入子电路Isc还被配置为接收第一时钟信号CLK1。可选地，输入子电路Isc还被配置为接收输出信号G_n。输入子电路Isc连接到第一处理子电路Psc1。
在一些实施例中，第一处理子电路Psc1被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。第一处理子电路Psc1连接到输入子电路Isc，并且连接到第二处理子电路Psc2。
在一些实施例中，第二处理子电路Psc2被配置为接收第二参考信号VREF2(例如，恒定低电压信号)。第二处理子电路Psc2连接到第一处理子电路Psc1，并且连接到输出子电路Osc。
在一些实施例中，输出子电路Osc被配置为接收第一参考信号VREF1(例如，恒定高电压信号)。输出子电路Osc连接到第二处理子电路Psc2。
图2是根据本公开的一些实施例中的扫描电路中的一个扫描单元的电路图。图2示出了一个扫描单元，其中晶体管是p型晶体管。可以实现扫描电路的各种实施方式。在一个示例中，扫描电路的晶体管可以是p型晶体管，如图2所示。在另一个示例中，扫描电路的晶体管可以是n型晶体管。在另一示例中，扫描电路的晶体管可以包括一个或多个p型晶体管和一个或多个n型晶体管。
参考图2，在一些实施例中，输入子电路Isc包括第一输入晶体管Ti1、第二输入晶体管Ti2、以及第四控制晶体管Tc4。第一输入晶体管Ti1耦接在输入端子TMi与第四节点N4之间。第二输入晶体管Ti2耦接在第四节点N4与第一节点N1之间。第四控制晶体管Tc4耦接在第四节点N4与第二端子TM2之间。第一节点N1耦接到输入子电路Isc、第一处理子电路Psc1和输出子电路Osc。
第一输入晶体管Ti1的栅极耦接至第一端子TM1，且被配置为接收来自第一端子TM1的第一时钟信号CLK1。第一输入晶体管Ti1的源极耦接至输入端子TMi，且被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。第一输入晶体管Ti1的漏极耦接至第四节点N4。
第二输入晶体管Ti2的栅极耦接至第一端子TM1，且被配置为接收来自第一端子TM1的第一时钟信号CLK1。第二输入晶体管Ti2的源极耦接至第四节点N4。第二输入晶体管Ti2的漏极耦接至第一节点N1。
第四控制晶体管Tc4的栅极耦接至输出端子TMo，并且被配置为接收来自当前级的当前扫描单元的输出信号G_n。第四控制晶体管Tc4的源极耦接至第二端子TM2，且被配置为接收第二时钟信号CLK2。第四控制晶体管Tc4的漏极耦接至第四节点N4。
在一些实施例中，第一处理子电路Psc1包括第一控制晶体管Tc1、第一开关晶体管Ts1、第二开关晶体管Ts2和第三控制晶体管Tc3。第一控制晶体管Tc1耦接在第二节点N2与第一参考端子TMr1之间。第一开关晶体管Ts1耦接在第一参考端子TMr1与第三节点N3之间。第二开关晶体管Ts2耦接在第三节点N3与第一节点N1之间。第三控制晶体管Tc3耦接在第三节点N3和第二参考端子TMr2之间。
第一控制晶体管Tc1的栅极耦接至输入端子TMi，并且被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。第一控制晶体管Tc1的源极耦接至第一参考端子TMr1，并且被配置为接收第一参考信号VREF1。第一控制晶体管Tc1的漏极耦接到第二节点，并且耦接到第一开关晶体管Ts1和第二开关晶体管Ts2的栅极。
第一开关晶体管Ts1的栅极耦接到第二节点N2。第一开关晶体管Ts1的源极耦接至第一参考端子TMr1，并且被配置为接收第一参考信号VREF1。第一开关晶体管Ts1的漏极耦接到第三节点N3。
第二开关晶体管Ts2的栅极耦接到第二节点N2。第二开关晶体管Ts2的源极耦接至第三节点N3。第二开关晶体管Ts2的漏极耦接到第一节点N1。
第三控制晶体管Tc3的栅极耦接至第一节点N1。第三控制晶体管Tc3的源极耦接至第二参考端子TMr2，并且被配置为接收第二参考信号VREF2。第三控制晶体管Tc3的漏极耦接至第三节点N3。
在一些实施例中，第二处理子电路Psc2包括第二电容器C2和第二控制晶体管Tc2。第二电容器C2耦接在第一参考端子TMr1与第二节点N2之间。第二控制晶体管Tc2耦接在第二节点N2与第二参考端子TMr2之间。
第二电容器C2的第一电容器电极耦接到第一参考端子TMr1，且被配置为接收第一参考信号VREF1。第二电容器C2的第二电容器电极耦接到第二节点N2。
第二控制晶体管Tc2的栅极耦接至第三端子TM3，且被配置为接收第三时钟信号CLK3。第二控制晶体管Tc2的源极耦接至第二参考端子TMr2，并且被配置为接收第二参考信号VREF2。第二控制晶体管Tc2的漏极耦接至第二节点N2。
在一些实施例中，输出子电路Osc包括第一电容器C1、第二输出晶体管To2和第一输出晶体管To1。第一电容器C1耦接在输出端子TMo与第一节点N1之间。第二输出晶体管To2耦接在第一参考端子TMr1与输出端子TMo之间。第一输出晶体管To1耦接在输出端子TMo与第二端子TM2之间。
第一电容器C1的第一电容器电极耦接到输出端子TMo。第一电容器C1的第二电容器电极耦接到第一节点N1。
第二输出晶体管To2的栅极耦接到第二节点N2。第二输出晶体管To2的源极耦接到第一参考端子TMr1，且被配置为接收第一参考信号VREF1。第二输出晶体管To2的漏极耦接到输出端子TMo。
第一输出晶体管To1的栅极耦接到第一节点N1。第一输出晶体管To1的源极耦接至第二端子TM2，且被配置为接收第二时钟信号CLK2。第一输出晶体管To1的漏极耦接到输出端子TMo。
第一控制晶体管Tc1的栅极耦接至第一输入晶体管Ti1的源极。第一输入晶体管Ti1的漏极耦接至第二输入晶体管Ti2的源极，且耦接至第四控制晶体管Tc4的漏极。第一控制晶体管Tc1的源极耦接至第二电容器C2的第一电容器电极，并且耦接至第二输出晶体管To2的源极。第一控制晶体管Tc1的漏极耦接到第一开关晶体管Ts1的栅极和第二开关晶体管Ts2的栅极。
第一开关晶体管Ts1的漏极耦接到第二开关晶体管Ts2的源极，并且耦接到第三控制晶体管Tc3的漏极。
第一输出晶体管To1的栅极耦接至第一电容器C1的第二电容器电极、耦接至第三控制晶体管Tc3的栅极、且耦接至第二开关晶体管Ts2的漏极和第二输入晶体管Ti2的漏极。
第二控制晶体管Tc2的源极耦接至第三控制晶体管Tc3的源极。
第二输出晶体管To2的漏极耦接到第一输出晶体管To1的漏极，且耦接到第一电容器C1的第一电容器电极。
图3是根据本公开的一些实施例中的操作扫描电路中的各个扫描单元的时序图。参考图3，在一些实施例中，可以在第一时间段P1至第四时间段P4中操作图像帧中的各个扫描单元。
参照图1、图2和图3，在第一时间段P1，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压被提供至输入端子TMi；第一时钟信号CLK1的有效电压被提供至第一端子TM1；第二时钟信号CLK2的无效电压被提供至第二端子TM2；且第三时钟信号CLK3的无效电压被提供至第三端子TM3。如本文所使用的，有效电压在p型晶体管的情况下指低电压，而在n型晶体管的情况下指高电压；而无效电压在p型晶体管的情况下指高电压，而在n型晶体管的情况下指低电压。
在第一时间段P1，第一输入晶体管Ti1与第二输入晶体管Ti2会被第一时钟信号CLK1的有效电压导通；第一控制晶体管Tc1由来自输入端子TMi的起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压导通。当第一输入晶体管Ti1与第二输入晶体管Ti2导通时，第一节点N1与第四节点N4会被起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压充电至有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一输出晶体管To1由起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压导通，允许第二时钟信号CLK2被传输至输出端子TMo。在第一时间段P1，第二时钟信号CLK2为无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，输出信号G_n是无效控制信号。
在第一时间段P1，第一控制晶体管Tc1被导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1被传输至第二节点N2。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，第二输出晶体管To2、第一开关晶体管Ts1以及第二开关晶体管Ts2截止。
在第一时间段P1，第二控制晶体管Tc2会被第三时钟信号CLK3的无效电压截止。第四控制晶体管Tc4被输出信号G_n的无效电压截止。
参照图1、图2和图3，在第二时间段P2，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端子TMi；第一时钟信号CLK1的无效电压被提供至第一端子TM1；第二时钟信号CLK2的有效电压被提供至第二端子TM2；且第三时钟信号CLK3的无效电压被提供至第三端子TM3。
在第二时间段P2，第一控制晶体管Tc1通过起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压截止。第一时钟信号CLK1为无效电压信号(例如，在p型晶体管的情况下为高电压信号)。第一输入晶体管Ti1与第二输入晶体管Ti2截止。第二控制晶体管Tc2由第三时钟信号CLK3的无效电压截止。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一开关晶体管Ts1与第二开关晶体管Ts2会被第二节点N2处的无效电压截止。
在第二时间段P2，第二输入晶体管Ti2与第二开关晶体管Ts2截止。第一节点N1处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一输出晶体管To1由第一节点N1处的有效电压保持导通，从而允许第二时钟信号CLK2传输至输出端子TMo。在第二时间段P2，第二时钟信号CLK2是有效电压信号(例如，在p型晶体管的情况下为低电压信号)。因此，输出信号G_n是有效控制信号。
在第二时间段P2，第二节点N2处的电压电平保持为无效电压电平，第二输出晶体管To2保持截止。
在第二时间段P2，第二控制晶体管Tc2被第三时钟信号CLK3的无效电压截止。
在第二时间段P2，第四控制晶体管Tc4被输出信号G_n的有效电压导通。第四节点N4以第二时钟信号CLK2的有效电压充电。
参照图1、图2和图3，在第三时间段P3，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端子TMi；第一时钟信号CLK1的无效电压被提供至第一端子TM1；第二时钟信号CLK2的无效电压被提供至第二端子TM2；且第三时钟信号CLK3的有效电压被提供到第三端子TM3。
在第三时间段P3，第一控制晶体管Tc1通过起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压截止。第一时钟信号CLK1为无效电压。第一输入晶体管Ti1与第二输入晶体管Ti2通过第一时钟信号CLK1的无效电压截止。
在第三时间段P3，第三时钟信号CLK3为有效电压。第二控制晶体管Tc2由在第三端子TM3处提供的第三时钟信号CLK3的有效电压导通，从而允许来自第二参考端子TMr2的第二参考信号VREF2被传输至第二节点N2。第二参考信号VREF2是有效电压信号(例如，在p型晶体管的情况下为低电压信号)。因此，第二输出晶体管To2、第一开关晶体管Ts1以及第二开关晶体管Ts2被导通。
在第三时间段P3，第一开关晶体管Ts1和第二开关晶体管Ts2被第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1被传输至第三节点N3和第一节点N1。第一输出晶体管To1和第三控制晶体管Tc3被第一参考信号VREF1的无效电压截止。
在第三时间段P3，第二输出晶体管To2通过第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1传输至输出端子TMo。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，输出信号G_n是无效控制信号。
在第三时间段P3，第四控制晶体管Tc4被输出信号G_n的无效电压截止。
参照图1、图2和图3，在第四时间段P4，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端子TMi；且第三时钟信号CLK3的无效电压被提供至第三端子TM3。
在一些实施例中，第四时间段P4包括第一阶段P4-1与第二阶段P4-2。在第一阶段P4-1，第一时钟信号CLK1的有效电压被提供至第一端子TM1；第二时钟信号CLK2的无效电压被提供至第二端子TM2。在第二阶段P4-2，第一时钟信号CLK1的无效电压被提供给第一端子TM1；第二时钟信号CLK2的有效电压被提供到第二端子TM2。
在第一阶段P4-1，第一输入晶体管Ti1和第二输入晶体管TI2由第一时钟信号CLK1的有效电压导通，从而允许起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被传输至第一节点N1和第四节点N4。
在第一阶段P4-1，第一控制晶体管Tc1通过起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压截止。第二控制晶体管Tc2由提供给第三端子TM3的第三时钟信号CLK3的无效电压截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第二输出晶体管To2由第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1的无效电压被传输至输出端子TMo。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，输出信号G_n是无效控制信号。
在第一阶段P4-1，第一输出晶体管To1被第一节点N1处的无效电压截止。
在第一阶段P4-1，第一开关晶体管Ts1和第二开关晶体管Ts2被第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1的无效电压被传输至第一节点N1。
在第一阶段P4-1，第三控制晶体管Tc3被第一节点N1处的无效电压截止。
在第一阶段P4-1，第四控制晶体管Tc4被输出信号G_n的无效电压截止。
在第二阶段P4-2，第一输入晶体管Ti1和第二输入晶体管Ti2被第一时钟信号CLK1的无效电压截止；第一控制晶体管Tc1被起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压截止；第二控制晶体管Tc2由提供给第三端子TM3的第三时钟信号CLK3的无效电压截止。第一节点N1处的电压电平保持为无效电压电平(例如，在p型晶体管的情况下为高电压电平)，而第二节点N2处的电压电平保持为有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第二输出晶体管To2由第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1的无效电压被传输至输出端子TMo。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，输出信号G_n是无效控制信号。
在第二阶段P4-2，第一输出晶体管To1被第一节点N1处的无效电压截止。
在第二阶段P4-2，第一开关晶体管Ts1和第二开关晶体管Ts2被第二节点N2处的有效电压导通，从而允许来自第一参考端子TMr1的第一参考信号VREF1的无效电压被传输至第一节点N1。
在第二阶段P4-2，第三控制晶体管Tc3被第一节点N1处的无效电压截止。
在第二阶段P4-2，第四控制晶体管Tc4被输出信号G_n的无效电压截止。
图4是根据本公开的一些实施例中的扫描电路中的一个扫描单元的电路图。除了图4中描述的各个扫描单元中的晶体管都是n型晶体管，而图2中描述的各个扫描单元中的晶体管都是p型晶体管，图4中描述的扫描单元在其它方面与图2中描述的扫描单元相同。除了用于操作图4中所描绘的各个扫描单元的有效电压为高电压，而用于操作图2中所描绘的各个扫描单元的有效电压为低电压，图4中所描绘的各个扫描单元的操作在其它方面与图2中所描绘的各个扫描单元的操作相同。此外，用于操作图4中所示的各个扫描单元的第一参考信号是恒定低电压信号，而用于操作图2中所示的各个扫描单元的第一参考信号是恒定高电压信号；以及用于操作图4中描述的各个扫描单元的第二参考信号VREF2是恒定高电压信号，而用于操作图2中描述的各个扫描单元的第二参考信号VREF2是恒定低电压信号。
图5是根据本公开的一些实施例中的操作扫描电路中的各个扫描单元的时序图。图5示出了根据本公开的一些实施例中图4中所示的各个扫描单元的操作。除了用于操作图5中所示的各个扫描单元的有效电压是高电压，而用于操作图3中所示的各个扫描单元的有效电压是低电压之外，操作图5中所示的各个扫描单元的时序图与操作图3中所示的各个扫描单元的时序图相同。此外，用于操作图5中所示的各个扫描单元的第一参考信号是恒定低电压信号，而用于操作图3中所示的各个扫描单元的第一参考信号是恒定高电压信号；用于操作图5中描述的各个扫描单元的第二参考信号VREF2是恒定高电压信号，而用于操作图3中描述的各个扫描单元的第二参考信号VREF2是恒定低电压信号。
在本扫描电路中，各个扫描单元包括多个输入晶体管(例如，第一输入晶体管Ti1和第二输入晶体管Ti2)，其顺序地耦接在输入端子TMi和第一节点N1之间。第一节点N1耦接至第一输出晶体管To1的栅极。各个扫描单元可还包括耦接在第一节点N1与第一参考端子TMr1之间的多个开关晶体管(例如，第一开关晶体管Ts1和第二开关晶体管Ts2)。第一参考端子TMr1被配置为接收第一参考信号VREF1(例如，在p型晶体管的情况下为恒定高电压信号)。通过具有多个输入晶体管或多个开关晶体管，可防止或显著减少N1节点处(耦接到第一输出晶体管To1的栅极)的漏电，尤其是在输出有效控制信号G_n的第二时间段P2。
在另一方面，本发明还提供了一种显示基板。图6是示出根据本公开的一些实施例中的显示基板的结构的示意图。参照图6，在一些实施例中，显示基板包括显示区域DA和周边区域PA。如这里所使用的，术语“显示区域”是指显示面板中显示基板的实际显示图像的区域。可选地，显示区域可以包括子像素区域和子像素间区域。子像素区域指的是子像素的发光区域，例如，对应于液晶显示器中的像素电极的区域或对应于有机发光二极管显示面板中的发光层的区域。子像素间区域是指相邻子像素区域之间的区域，例如对应于液晶显示器中的黑矩阵的区域或对应于有机发光二极管显示面板中的像素限定层的区域。可选地，所述子像素间区域是同一像素中的相邻子像素区域之间的区域。可选地，所述子像素间区域是两个相邻像素中的两个相邻子像素区域之间的区域。如本文所用，术语“周边区域”是指显示面板中的显示基板的区域，其中提供各种电路和导线以将信号传输到显示基板。为了增加显示设备的透明度，阵列设备的非透明或不透明部件(例如，电池、印刷电路板、金属框架)可以被布置在周边区域中而不是在显示区域中。
图7是根据本公开的一些实施例中的显示基板的电路图。参照图7，显示基板包括子像素的阵列。每个子像素包括电子组件，例如，包括发光元件。在一些实施例中，显示基板还包括由多个像素驱动电路驱动的多个发光元件。在一个示例中，发光元件由相应像素驱动电路驱动。显示基板包括多个栅线GL、多个数据线DL、多个电源电压线Vdd。各个子像素Sp的发光由相应像素驱动电路PDC驱动。在一个示例中，通过多个电源电压线Vdd中的相应一个将高电压信号输入到连接到发光元件的阳极的相应像素驱动电路PDC；低电压信号(例如，通过恒定电压供应线)输入到发光元件的阴极。高电压信号(例如，VDD信号)和低电压信号(例如，VSS信号)之间的电压差为驱动电压ΔV，其驱动发光元件的发光。
在一些实施例中，发光基板包括多个子像素。在一些实施例中，多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素。可选地，显示基板的各个像素包括第一子像素、第二子像素、第三子像素和第四子像素。显示基板中的多个子像素呈阵列布置。在一个示例中，多个子像素的阵列包括S1-S2-S3-S4格式重复阵列，其中，S1代表第一子像素，S2代表第二子像素，S3代表第三子像素，S4代表第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C4格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C4代表第四颜色的第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C2’格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C2’代表第二颜色的第四子像素。在另一示例中，C1-C2-C3-C2’格式为R-G-B-G格式，其中各个第一子像素为红色子像素，各个第二子像素为绿色子像素，各个第三子像素为蓝色子像素，各个第四子像素为绿色子像素。
在本显示基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。各种合适的发光元件可以用于本显示基板。合适的发光元件的示例包括有机发光二极管、量子点发光二极管和微型发光二极管。可选地，所述发光元件为微型发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。
图8是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图8，在一些实施例中，各个像素驱动电路包括驱动晶体管Td；具有第一电容器电极Ce1和第二电容器电极Ce2的存储电容器Cst；第一晶体管T1，其具有连接到多个复位控制信号线的当前级中的相应复位控制信号线rstN的栅极、连接到多个第一复位信号线的当前级中的相应复位信号线Vint的源极、以及连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极的漏极；第二晶体管T2，其具有连接到多个栅线GL中的相应栅线的栅极、连接到多个数据线DL中的相应数据线的源极、以及连接到驱动晶体管Td的源极的漏极；第三晶体管T3，其具有连接到相应栅线的栅极、连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极的源极、以及连接到驱动晶体管Td的漏极的漏极；第四晶体管T4，其具有连接到多个发光控制信号线em中的相应发光控制信号线的栅极、连接到多个电压供应线Vdd中的相应电压供应线的源极、以及连接到驱动晶体管Td的源极和第二晶体管T2的漏极的漏极；第五晶体管T5，其具有连接到相应发光控制信号线的栅极、连接到驱动晶体管Td和第三晶体管T3的漏极的源极、以及连接到发光元件LE的阳极的漏极；以及第六晶体管T6，其具有连接到多个复位控制信号线的下一相邻级中的相应复位控制信号线rst(N+1)的栅极、连接到多个第二复位信号线的当前级中的相应复位信号线Vint的源极、以及连接到第五晶体管的漏极和发光元件LE的阳极的漏极。第二电容器电极Ce2连接至相应的电压供应线和第四晶体管T4的源极。
在一个示例中，扫描电路是被配置为向多个栅线提供发光控制信号的栅极扫描信号扫描电路。在另一示例中，扫描电路是发光控制信号扫描电路，其被配置为向多个发光控制信号线提供发光控制信号。在另一示例中，扫描电路是被配置为向多个复位控制信号线提供复位控制信号的复位控制信号扫描电路。
在一些实施例中，扫描电路位于周边区域。在一些实施例中，发光元件和像素驱动电路位于显示区域。
可以实践本显示基板的各种实施方式。图9A示出了根据本公开的一些实施例中的显示基板中的显示区域中的详细结构。参照图9A，在一些实施例中，显示基板在显示区域中包括基底基板BS(例如，柔性基底基板)；在基底基板BS上的多个薄膜晶体管TFT中的相应一个的有源层ACT；栅极绝缘层GI，其位于有源层ACT远离基底基板BS一侧；栅极G和第一电容器电极Ce1(都是第一导电层的一部分)，其位于栅极绝缘层GI远离基底基板BS的一侧；绝缘层IN，其位于栅极G和第一电容器电极Ce1远离栅极绝缘层GI的一侧；第二电容器电极Ce2(第二导电层的一部分)，其位于绝缘层IN远离栅极绝缘层GI的一侧；层间介质层ILD，其位于第二电容器电极Ce2远离栅极绝缘层GI的一侧；第一电极S和第二电极D(第一SD金属层的部分)，其位于层间介质层ILD远离栅极绝缘层GI的一侧；平坦化层PLN，其位于第一电极S和第二电极D远离层间介质层ILD的一侧；像素限定层PDL，其限定子像素开口并且位于平坦化层PLN远离基底基板BS的一侧；以及在子像素开口中的发光元件LE。发光元件LE包括阳极AD，其位于平坦化层PLN远离层间介质层ILD的一侧；发光层EL，其位于阳极AD远离平坦化层PLN的一侧；以及阴极层CD，其位于发光层EL远离阳极AD的一侧。显示基板在显示区域中还包括封装层EN，其封装发光元件LE，并且位于阴极层CD远离基底基板BS的一侧。在一些实施例中，封装层EN包括第一无机封装子层CVD1，其位于阴极层CD远离基底基板BS的一侧；有机封装子层IJP，其位于第一无机封装子层CVD1远离基底基板BS的一侧；以及第二无机封装子层CVD2，其位于有机封装子层IJP远离第一无机封装子层CVD1的一侧。显示基板在显示区域中还包括缓冲层BUF，其位于封装层EN远离基底基板BS的一侧；多个第二电极桥BR2，其位于缓冲层BUF远离封装层EN的一侧；触控绝缘层TI，其位于多个第二电极桥BR2远离缓冲层BUF的一侧；多个第一触控电极TE1，其位于触控绝缘层TI远离缓冲层BUF的一侧；以及外涂层OC，其位于多个第一触控电极TE1远离触控绝缘层TI的一侧。
参照图9A，显示基板包括半导体材料层SML、第一导电层Gate1、第二导电层Gate2和第一信号线层SLL1。显示基板还包括在第一导电层Gate1和第二导电层Gate2之间的绝缘层IN；以及位于第二导电层Gate2与第一信号线层SLL1之间的层间介质层ILD。
图9B示出了根据本公开的一些实施例中的显示基板中的显示区域中的详细结构。参照图9B，在一些实施例中，显示基板在显示区域中包括基底基板BS(例如，柔性基底基板)；在基底基板BS上的多个薄膜晶体管TFT中的相应一个的有源层ACT；栅极绝缘层GI，其位于有源层ACT远离基底基板BS一侧；栅极G和第一电容器电极Ce1(都是第一导电层的一部分)，其位于栅极绝缘层GI远离基底基板BS的一侧；绝缘层IN，其位于栅极G和第一电容器电极Ce1远离栅极绝缘层GI的一侧；第二电容器电极Ce2(第二导电层的一部分)，其位于绝缘层IN远离栅极绝缘层GI的一侧；层间介质层ILD，其位于第二电容器电极Ce2远离栅极绝缘层GI的一侧；第一电极S和第二电极D(第一SD金属层的部分)，其位于层间介质层ILD远离栅极绝缘层GI的一侧；钝化层PVX，其位于第一电极S和第二电极D远离层间介质层ILD的一侧；第一平坦化层PLN1，其位于钝化层PVX远离层间介质层ILD的一侧；中继电极RE(第二SD金属层的一部分)，其位于第一平坦化层PLN1远离钝化层PVX的一侧；第二平坦化层PLN2，其位于中继电极RE远离第一平坦化层PLN1的一侧；像素限定层PDL，其限定子像素开口并且位于第二平坦化层PLN2远离基底基板BS的一侧；以及在子像素开口中的发光元件LE。发光元件LE包括阳极AD，其位于第二平坦化层PLN2远离层间第一平坦化层PLN1的一侧；发光层EL，其位于阳极AD远离第二平坦化层PLN2的一侧；以及阴极层CD，其位于发光层EL远离阳极AD的一侧。显示基板在显示区域中还包括封装层EN，其封装发光元件LE，并且位于阴极层CD远离基底基板BS的一侧。在一些实施例中，封装层EN包括第一无机封装子层CVD1，其位于阴极层CD远离基底基板BS的一侧；有机封装子层IJP，其位于第一无机封装子层CVD1远离基底基板BS的一侧；以及第二无机封装子层CVD2，其位于有机封装子层IJP远离第一无机封装子层CVD1的一侧。显示基板在显示区域中还包括缓冲层BUF，其位于封装层EN远离基底基板BS的一侧；多个第二电极桥BR2，其位于缓冲层BUF远离封装层EN的一侧；触控绝缘层TI，其位于多个第二电极桥BR2远离缓冲层BUF的一侧；多个第一触控电极TE1，其位于触控绝缘层TI远离缓冲层BUF的一侧；以及外涂层OC，其位于多个第一触控电极TE1远离触控绝缘层TI的一侧。可选地，显示基板在显示区域中不包括钝化层PVX，例如，层间介质层ILD与第一平坦化层PLN1直接接触。
参照图9B，显示基板包括半导体材料层SML、第一导电层Gate1、第二导电层Gate2、第一信号线层SLL1和第二信号线层SLL2。显示基板还包括：绝缘层IN，其在第一导电层Gate1和第二导电层Gate2之间；层间介质层ILD，其位于第二导电层Gate2与第一信号线层SLL1之间；以及至少钝化层PVX或平坦化层PLN，其位于第一信号线层SLL1与第二信号线层SLL2之间。
图10A示出了根据本公开的一些实施例中的第n级扫描单元的结构。图10B示出了图10A中所示的第n级扫描单元中的半导体材料层的结构。图10C示出了图10A中所示的第n级扫描单元中的第一导电层的结构。图10D示出了图10A中所示的第n级扫描单元中的第二导电层的结构。图10E示出了图10A中所示的第n级扫描单元中的层间介质层的结构。图10F示出了图10A中所示的第n级扫描单元中的第一信号线层的结构。第n级扫描单元的晶体管和电容器的位置在图10A中示出。
图11A示出了根据本公开的一些实施例中的第n级扫描单元的结构。图11B示出了图11A中所示的第n级扫描单元中的半导体材料层的结构。图11C示出了图11A中所示的第n级扫描单元中的第一导电层的结构。图11D示出了图11A中所示的第n级扫描单元中的第二导电层的结构。图11E示出了图11A中所示的第n级扫描单元中的层间介质层的结构。图11F示出了图11A中所示的第n级扫描单元中的第一信号线层的结构。第n级扫描单元的晶体管和电容器的位置在图11A中示出。
图12A示出了根据本公开的一些实施例中的第n级扫描单元的结构。图12B示出了图12A中所示的第n级扫描单元中的半导体材料层的结构。图12C示出了图12A中所示的第n级扫描单元中的第一导电层的结构。图12D示出了图12A中所示的第n级扫描单元中的第二导电层的结构。图12E示出了图12A中所示的第n级扫描单元中的层间介质层的结构。图12F示出了图12A中所示的第n级扫描单元中的第一信号线层的结构。第n级扫描单元的晶体管和电容器的位置在图12A中示出。
参照图10B、图11B或图12B，半导体材料层(例如，对应于图9A至图9B中的SML)包括第n级扫描单元中的晶体管的有源层。晶体管的有源层在图10B、图11B或图12B中标注。参照图10A、图11A、图12A、图10B、图11B与图12B，在一些实施例中，第一输入晶体管Ti1的有源层ACTi1、第二输入晶体管Ti2的有源层ACTi2、第一控制晶体管Tc1的有源层ACTc1、第二控制晶体管Tc2的有源层ACTc2、第三控制晶体管Tc3的有源层ACTc3、第一开关晶体管Ts1的有源层ACTs1、第二开关晶体管Ts2的有源层ACTs2、第一输出晶体管To1的有源层ACTo1、第二输出晶体管To2的有源层ACTo2位于同一层。
在一个示例中，第一输出晶体管To1为多栅极晶体管，且第一输出晶体管To1的有源层ACTo1包括彼此间隔开的多个部分，如图10B、图11B或图12B中所描绘。在另一示例中，第二输出晶体管To2为多栅极晶体管，且第二输出晶体管To2的有源层ACTo2包括彼此间隔开的多个部分，如图10B、图11B或图12B中所描绘。
在一个示例中，第一输入晶体管Ti1与第二输入晶体管Ti2的有源层为整体结构的部分。在另一示例中，第一开关晶体管Ts1和第二开关晶体管Ts2的有源层是整体结构的部分。参考图10B，在另一示例中，第一输入晶体管Ti1的有源层、第二输入晶体管Ti2的有源层和第四控制晶体管Tc4的有源层是整体结构的部分。参见图11B，在另一个示例中，第一开关晶体管Ts1的有源层、第二开关晶体管Ts2的有源层、以及第一控制晶体管Tc1的有源层是整体结构的部分。
如本文所用，术语“同一层”是指在同一步骤中同时形成的层之间的关系。在一个示例中，当晶体管的有源层由于在同一材料层中执行的同一图案化工艺的一个或多个步骤而形成时，晶体管的有源层位于同一层中。在另一示例中，通过同时执行形成第一有源层的步骤和形成第二有源层的步骤，可以在同一层中形成有源层。术语“同一层”并不总是意味着在截面图中层的厚度或层的高度是相同的。
如在此所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的组件，该半导体材料层在基底基板上的正投影与栅极在基底基板上的正投影重叠。如这里所使用的，第一电极指的是连接到有源层的一侧的晶体管的部件，第二电极指的是连接到有源层的另一侧的晶体管的部件。
参考图10C、图11C或图12C，在一些实施例中，第一导电层(例如，对应于图9A至图9B中的Gate1)包括第n级扫描单元中的晶体管的栅极。晶体管的栅极在图10C、图11C或图12C中示出。参照图10A、图11A、图12A、图10C、图11C与图12C，在一些实施例中，第一输入晶体管Ti1的栅极Gi1、第二输入晶体管Ti2的栅极Gi2、第一控制晶体管Tc1的栅极Gc1、第二控制晶体管Tc2的栅极Gc2、第三控制晶体管Tc3的栅极Gc3、第一开关晶体管Ts1的栅极Gs1、第二开关晶体管Ts2的栅极Gs2、第一输出晶体管To1的栅极Go1与第二输出晶体管To2的栅极Go2位于同一层。
在一个示例中，第一输出晶体管To1为多栅极晶体管，并且第一输出晶体管To1的栅极Go1包括彼此间隔开的多个部分，如图10C、图11C或图12C中所描绘的。在另一示例中，第二输出晶体管To2为多栅极晶体管，且第二输出晶体管To2的栅极Go2包括彼此间隔开的多个部分，如图10C、图11C或图12C中所描绘。
在一个示例中，第一输入晶体管Ti1的栅极与第二输入晶体管Ti2的栅极为整体结构的部分。在另一示例中，第一开关晶体管Ts1和第二开关晶体管Ts2的栅极是整体结构的部分。参考图10B，在另一示例中，第一输入晶体管Ti1的栅极、第二输入晶体管Ti2的栅极和第四控制晶体管Tc4的栅极是整体结构的部分。参见图11B，在另一个示例中，第一开关晶体管Ts1的栅极、第二开关晶体管Ts2的栅极以及第一控制晶体管Tc1的栅极是整体结构的部分。
在一些实施例中，第一导电层还包括第n级扫描单元中的电容器的第一电容器电极。电容器的第一电容器电极在图10C、图11C或图12C中标注。参考图10A、图11A、图12A、图10C、图11C和图12C，在一些实施例中，第一电容器C1的第一电容器电极Ce1-1和第二电容器C2的第一电容器电极Ce2-1在同一层中。可选地，第一电容器C1的第一电容器电极Ce1-1和第一输出晶体管To1的栅极Go1为整体结构的部分。可选地，第二电容器C2的第一电容器电极Ce2-1、第二输出晶体管To2的栅极Go2是整体结构的部分。
在一些实施例中，第一导电层还包括输入信号线，其被配置为在输入端子Tmi处接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)作为输入；以及输出信号线，其被配置为在输出端子TMo处输出输出信号G_n。
参照图10D、图11D或图12D，第二导电层(例如，对应于图9A至图9B中的Gate2)包括第n级扫描单元中的电容器的第二电容器电极。电容器的第二电容器电极在图10D、图11D或图12D中标注。参考图10A、图11A、图12A、图10D、图11D和图12D，在一些实施例中，第一电容器C1的第二电容器电极Ce1-2和第二电容器C2的第二电容器电极Ce2-2在同一层中。
参照图10F、图11F或图12F，第一信号线层(例如对应于图9A至图9B中的SLL1)包括第n级扫描单元中的晶体管的源极与漏极。参照图10A、图11A、图12A、图10F、图11F与图12F，在一些实施例中，第一输入晶体管Ti1的源极Si1、第二输入晶体管Ti2的源极Si2、第一控制晶体管Tc1的源极Sc1、第二控制晶体管Tc2的源极Sc2、第三控制晶体管Tc3的源极Sc3、第一开关晶体管Ts1的源极Ss1、第二开关晶体管Ts2的源极Ss2、第一输出晶体管To1的源极So1、第二输出晶体管To2的源极So2、第一输入晶体管Ti1的漏极Di1、第二输入晶体管Ti2的漏极Di2、第一控制晶体管Tc1的漏极Dc1、第二控制晶体管Tc2的漏极Dc2、第三控制晶体管Tc3的漏极Dc3、第一开关晶体管Ts1的漏极Ds1、第二开关晶体管Ts2的漏极Ds2、第一输出晶体管To1的漏极Do1、第二输出晶体管To2的漏极Do2位于同一层。
在一些实施例中，第一信号线层还包括被配置为提供第一时钟信号CLK1的第一时钟信号线LCLK1、被配置为提供第二时钟信号CLK2的第二时钟信号线LCLK2、被配置为提供第三时钟信号CLK3的第三时钟信号线LCLK3、被配置为提供第一参考信号VREF1的第一参考信号线LVREF1、以及被配置为提供第二参考信号VREF2的第二参考信号线LVREF2。
参考图10A、图11A和图12A，在一些实施例中，第一输出晶体管To1和第二输出晶体管To2设置在第二区域R2和第三区域R3之间的第一区域R1中。在第二区域中布置除了第一输出晶体管To1和第二输出晶体管To2之外的晶体管。第一电容器C1和第二电容器C2被布置在第三区域R3中。可选地，第一参考信号线LVREF1也设置在第三区域R3中。
在一些实施例中，至少时钟信号线(例如，第一时钟信号线LCLK1、第二时钟信号线LCLK2、和第三时钟信号线LCLK3)被布置在第四区域R4中。第二区域R2在第四区域R4和第一区域R1之间。可选地，第四区域R4、第二区域R2、第一区域R1和第三区域R3依次排列。可选地，第二参考信号线LVREF2也设置在第四区域R4中。
第一参考信号线LVREF1可设置在各种适当位置。在一个示例中，第一参考信号线LVREF1在第三区域R3中。在另一示例中，第一参考信号线LVREF1在基底基板上的正投影与第一电容器C1或第二电容器C2在基底基板上的正投影至少部分重叠。在另一示例中，第一参考信号线LVREF1在第一区域R1中。在另一示例中，第一参考信号线LVREF1在基底基板上的正投影与第一输出晶体管To1或第二输出晶体管To2在基底基板上的正投影至少部分重叠。
第二参考信号线LVREF2可以设置在各种适当的位置。在一个示例中，第二参考信号线LVREF2在第四区域R4中。在另一示例中，第二参考信号线LVREF2在第二区域R2中。在另一示例中，第二参考信号线LVREF2在基底基板上的正投影与至少一个晶体管(例如，除输出晶体管以外的晶体管)在基底基板上的正投影至少部分重叠。
在一些实施例中，第二区域R2中各个扫描单元的晶体管被排列为使得第一输入晶体管Ti1和第二输入晶体管Ti2位于第一开关晶体管Ts1和第二开关晶体管Ts2靠近时钟信号线的一侧，第一开关晶体管Ts1和第二开关晶体管Ts2位于第一输入晶体管Ti1和第二输入晶体管Ti2靠近输出晶体管的一侧。
在一些实施例中，第一输入晶体管Ti1、第二输入晶体管Ti2、第一开关晶体管Ts1以及第二开关晶体管Ts2集中在中心区域，第一控制晶体管Tc1和第二控制晶体管Tc2位于中心区域的第一侧，第三控制晶体管Tc3和第四控制晶体管Tc4位于中心区域的第二侧。第一侧与第二侧是沿着时钟信号线或参考信号线的延伸方向相对于中心区域相对的两侧。
在一些实施例中，第二控制晶体管Tc2位于第一控制晶体管Tc1靠近时钟信号线的一侧，并且第一控制晶体管Tc1位于第二控制晶体管Tc2靠近输出晶体管的一侧。
在一些实施例中，包括第一输入晶体管Ti1的有源层ACTi1和第二输入晶体管Ti2的有源层ACTi2的整体结构的至少一部分具有L形或I形。在一个示例中，整体结构包括第一输入晶体管Ti1的有源层ACTi1、第二输入晶体管Ti2的有源层ACTi2和第四控制晶体管Tc4的有源层ACTc4。
在一些实施例中，包括第一开关晶体管Ts1的有源层ACTs1和第二开关晶体管Ts2的有源层ACTs2的整体结构的至少一部分具有L形或I形。在一个示例中，整体结构包括第一开关晶体管Ts1的有源层ACTs1、第二开关晶体管Ts2的有源层ACTs2和第一控制晶体管Tc1的有源层ACTc1。
在一些实施例中，第一输出晶体管To1具有第一占用面积，第二输出晶体管To2具有第二占用面积，第一占用面积大于第二占用面积。可选地，第一占用面积与第二占用面积的比大于或等于1.5:1，例如大于或等于1.6:1、大于或等于1.7:1、大于或等于1.8:1、大于或等于1.9:1、或大于或等于2.0:1。
在一些实施例中，第一输出晶体管To1的有源层ACTo1具有第一沟道宽度，第二输出晶体管To2的有源层ACTo2具有第二沟道宽度，且第一沟道宽度大于第二沟道宽度。如这里所使用的，在多栅极晶体管的情况下，多栅极晶体管的有源层包括彼此间隔开的多个部分，如图10B、图11B或图12B所示。多栅极晶体管的有源层的沟道宽度是多个部分的沟道宽度的总和。
可选地，第一沟道宽度与第二沟道宽度的比大于或等于1.5:1，例如，大于或等于1.6:1、大于或等于1.7:1、大于或等于1.8:1、大于或等于1.9:1、或者大于或等于2.0:1。
在另一方面，本发明提供了一种显示设备，包括在此描述的或通过在此描述的方法制造的扫描电路或显示基板，以及一个或多个集成电路。适当的显示设备的示例包括但不限于电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数字相册、GPS等。可选地，显示设备为有机发光二极管显示设备。可选地，显示设备为微型发光二极管显示设备。可选地，显示设备是迷你发光二极管显示设备。可选地，显示设备是量子点显示设备。
为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (20)

1.一种扫描电路，其包括多个级，其中，扫描电路的各级包括被配置为向至少一行子像素提供控制信号的相应扫描单元；
其中，各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路和被配置为从输出端子输出信号的输出子电路，所述输入子电路被配置为从输入端子接收起始信号或来自前一级的前一扫描单元的输出信号；
其中，所述输出子电路包括第一输出晶体管；
其中，所述输入子电路包括依次耦接在输入端子和第一节点之间的第一输入晶体管和第二输入晶体管；以及
所述第一节点耦接到所述第一输出晶体管的栅极；
其中，所述第一处理子电路包括耦接在所述第一节点和第一参考端子之间的第一开关晶体管和第二开关晶体管；以及
所述第一参考端子被配置为接收第一参考信号。
2.根据权利要求1所述的扫描电路，其中，所述第一输入晶体管和所述第二输入晶体管的栅极耦接到第一端子，并且被配置为从所述第一端子接收第一时钟信号；以及
所述第一输出晶体管的源极耦接到第二端子，并且被配置为从所述第二端子接收第二时钟信号。
3.根据权利要求1所述的扫描电路，其中，所述第一处理子电路还包括耦接在第二节点和所述第一参考端子之间的第一控制晶体管；
所述第一控制晶体管的栅极耦接到所述输入端，并被配置为接收所述起始信号或来自所述前一级的所述前一扫描单元的所述输出信号；
所述第一控制晶体管的源极耦接到所述第一参考端子，并且被配置为接收所述第一参考信号；以及
所述第一控制晶体管的漏极耦接到所述第二节点，所述第二节点耦接到所述第一开关晶体管的栅极和所述第二开关晶体管的栅极。
4.根据权利要求1所述的扫描电路，其中，所述第二处理子电路包括耦接在第二节点和第二参考端子之间的第二控制晶体管；
所述第二参考端子被配置为接收第二参考信号；以及
所述第二控制晶体管的栅极耦接到第三端子，并且被配置为从所述第三端子接收第三时钟信号。
5.根据权利要求1所述的扫描电路，其中，所述第一处理子电路还包括耦接在第三节点和第二参考端子之间的第三控制晶体管；
所述第三控制晶体管的栅极耦接到所述第一节点；
所述第三控制晶体管的源极耦接到所述第二参考端子，并且被配置为从所述第二参考端子接收第二参考信号；以及
所述第三控制晶体管的漏极耦接到所述第一开关晶体管的漏极和所述第二开关晶体管的源极。
6.根据权利要求1所述的扫描电路，其中，所述输入子电路还包括耦接在第四节点与第二端子之间的第四控制晶体管；
所述第二端子被配置为接收第二时钟信号；
所述第四节点耦接至所述第一输入晶体管的漏极和所述第二输入晶体管的源极；
所述第四控制晶体管的栅极耦接到所述输出端子，并且被配置为从所述输出端子接收所述输出信号。
7.根据权利要求1所述的扫描电路，其中，所述输出子电路还包括耦接在所述第一参考端子与所述输出端子之间的第二输出晶体管；以及
所述第二输出晶体管的栅极耦接到所述第一开关晶体管的栅极和所述第二开关晶体管的栅极。
8.一种显示基板，包括根据权利要求1至7中任一项所述的扫描电路，
其中，所述输出子电路的第一输出晶体管和第二输出晶体管被布置在第一区域中；
各个扫描单元的输入晶体管、开关晶体管和控制晶体管被布置在第二区域中；
所述各个扫描单元的电容器被布置在第三区域中；以及
所述第二区域、所述第一区域和所述第三区域依次布置。
9.根据权利要求8所述的显示基板，还包括布置在第四区域中的一个或多个时钟信号线；
其中，所述第四区域、所述第二区域、所述第一区域和所述第三区域依次布置。
10.根据权利要求8所述的显示基板，其中，在所述第二区域中，所述第一输入晶体管和所述第二输入晶体管位于所述第一开关晶体管和所述第二开关晶体管靠近一个或多个时钟信号线的一侧；以及
所述第一开关晶体管和所述第二开关晶体管位于所述第一输入晶体管和所述第二输入晶体管靠近所述第一输出晶体管和所述第二输出晶体管的一侧。
11.根据权利要求8所述的显示基板，其中，所述第一输入晶体管、所述第二输入晶体管、所述第一开关晶体管和所述第二开关晶体管集中在中心区域；
所述各个扫描单元还包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管；
所述第一控制晶体管和所述第二控制晶体管位于所述中心区域的第一侧；
所述第三控制晶体管和所述第四控制晶体管位于所述中心区域的第二侧；以及
所述第一侧与所述第二侧是沿着一个或多个时钟信号线的延伸方向相对于所述中心区域相对的两侧。
12.根据权利要求11所述的显示基板，其中，所述第二控制晶体管位于所述第一控制晶体管靠近所述一个或多个时钟信号线的一侧，并且
所述第一控制晶体管位于所述第二控制晶体管靠近所述第一输出晶体管和所述第二输出晶体管的一侧。
13.根据权利要求8所述的显示基板，包括半导体材料层；
其中，所述半导体材料层包括所述各个扫描单元的一个或多个晶体管的有源层；
所述第一输入晶体管的有源层和所述第二输入晶体管的有源层是所述半导体材料层中的第一整体结构的部分；以及
所述第一整体结构的至少一部分具有L形形状或I形形状。
14.根据权利要求13所述的显示基板，其中，所述第一整体结构还包括第四控制晶体管的有源层。
15.根据权利要求8所述的显示基板，包括半导体材料层；
其中，所述半导体材料层包括所述各个扫描单元的一个或多个晶体管的有源层；
所述第一开关晶体管的有源层和所述第二开关晶体管的有源层是所述半导体材料层中的第二整体结构的部分；以及
所述第二整体结构的至少一部分具有L形形状或I形形状。
16.根据权利要求15所述的显示基板，其中，所述第二整体结构还包括第一控制晶体管的有源层。
17.根据权利要求8所述的显示基板，其中，所述第一输出晶体管具有第一占用面积；
所述第二输出晶体管具有第二占用面积；
所述第一占用面积大于所述第二占用面积；以及
所述第一占用面积与所述第二占用面积的比大于或等于1.5:1。
18.根据权利要求8所述的显示基板，其中，所述第一输出晶体管的有源层具有第一沟道宽度；
所述第二输出晶体管的有源层具有第二沟道宽度；
所述第一沟道宽度大于所述第二沟道宽度；以及
所述第一沟道宽度与所述第二沟道宽度的比大于或等于1.5:1。
19.根据权利要求9所述的显示基板，还包括第一参考信号线和第二参考信号线；
所述第一参考信号线位于所述第三区域中；
所述第二参考信号线位于所述第四区域中；
所述各个扫描单元的晶体管位于所述第一参考信号线和所述第二参考信号线之间。
20.一种显示设备，包括根据权利要求8至19中任一项所述的显示基板以及连接到所述显示基板的一个或多个集成电路。
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