CN113078174A - 阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本申请公开了一种阵列基板、显示面板及显示装置。包括：像素电路，多个像素电路在第一方向和第二方向上呈阵列分布，各像素电路包括第一半导体部，第一半导体部包括第一节点和第二节点；第一参考信号线，沿第一方向延伸，与第一节点电连接；第二参考信号线，沿第一方向延伸，与第二节点电连接；第二半导体部，在第二方向上相邻两个像素电路的其中一个像素电路的第一节点和另一个像素电路的第二节点通过第二半导体部连接；控制部，控制部在阵列基板所在平面上的正投影与第二半导体部在阵列基板所在平面上的正投影至少部分交叠，控制部与第二半导体部构成开关元件。根据本申请实施例，能够提高像素电路的特性一致性。

Description

阵列基板、显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)是当今显示器研究领域的热点之一，与液晶显示器(Liquid Crystal Display，LCD)相比，OLED显示屏具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，目前，在手机、PDA、数码相机等显示领域OLED阵列基板已经开始取代传统的LCD阵列基板。
在OLED阵列基板中设置有像素电路以驱动OLED发光元件，若像素电路的特性不一致，则影响显示均一性。
发明内容
本申请提供一种阵列基板、显示面板及显示装置，能够提高像素电路的特性一致性，提高显示均一性。
第一方面，本申请实施例提供一种阵列基板，其包括：像素电路，多个像素电路在第一方向和第二方向上呈阵列分布，各像素电路包括第一半导体部，第一半导体部包括第一节点和第二节点，第一方向和第二方向相交；第一参考信号线，沿第一方向延伸，与第一节点电连接；第二参考信号线，沿第一方向延伸，与第二节点电连接；第二半导体部，在第二方向上相邻两个像素电路的其中一个像素电路的第一节点和另一个像素电路的第二节点通过第二半导体部连接；控制部，控制部在阵列基板所在平面上的正投影与第二半导体部在阵列基板所在平面上的正投影至少部分交叠，控制部与第二半导体部构成开关元件。
第二方面，基于同一发明构思，本申请实施例提供一种显示面板，其包括如第一方面实施例的阵列基板。
第三方面，基于同一发明构思，本申请实施例提供一种显示装置，其包括如第二方面实施例的显示面板。
根据本申请实施例提供的阵列基板、显示面板及显示装置，一方面，通过第二半导体部将第二方向上相邻的像素电路的第一半导体部相互连接起来，使得各像素电路的第一半导体部不再是孤立的，第二方向上相邻的第一半导体部以及第二半导体部可理解为构成了一条连续性的半导体走线，使得静电在该连续性的半导体走线上均匀分布，进而可以提高第一半导体部在后续高温制程中性能的可靠性及均一性，使得像素电路的驱动能力基本一致，实现显示均一性，提升显示效果。另一方面，虽然相邻的第一半导体部通过第二半导体部实行了连接，但是本申请的控制部与第二半导体部构成了开关元件，能够切断第一节点和第二节点之间的电连接，因此第一节点和第二节点之间不会造成短路，进而不会影响各像素电路驱动发光元件显示。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出本申请一种实施例提供的阵列基板的俯视示意图；
图2示出本申请一种实施例提供的像素电路的电路结构示意图；
图3示出图2的一种时序示意图；
图4示出本申请一种实施例提供的阵列基板的截面示意图；
图5示出本申请另一种实施例提供的阵列基板的截面示意图；
图6示出一种相关技术的像素电路的第一半导体部的版图示意图；
图7示出本申请一种实施例提供的阵列基板的局部版图俯视结构示意图；
图8示出本申请一种实施例提供的像素电路的第一半导体部的版图示意图；
图9示出本申请一种实施例提供的第二方向上相邻两个像素电路的电路结构示意图；
图10示出本申请另一种实施例提供的阵列基板的俯视示意图；
图11示出图10中Q区域的半导体部的一种版图示意图；
图12示出图10中Q区域的半导体部的另一种版图示意图；
图13示出本申请另一种实施例提供的阵列基板的局部版图俯视结构示意图；
图14示出本申请又一种实施例提供的阵列基板的局部版图俯视结构示意图；
图15示出本申请另一种实施例提供的第二方向上相邻两个像素电路的电路结构示意图；
图16示出本申请又一种实施例提供的阵列基板的局部版图俯视结构示意图；
图17示出本申请又一种实施例提供的阵列基板的局部版图俯视结构示意图；
图18示出本申请又一种实施例提供的阵列基板的局部版图俯视结构示意图；
图19示出本申请又一种实施例提供的阵列基板的截面示意图；
图20至图22示出本申请一些实施例提供的阵列基板的局部版图俯视结构示意图；
图23示出本申请一种实施例提供的显示面板的结构示意图；
图24示出本申请一种实施例提供的显示装置的结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本申请实施例提供一种阵列基板、显示面板及显示装置，以下将结合附图对本申请实施例提供的阵列基板、显示面板及显示装置进行说明。
如图1所示，本申请实施例提供的阵列基板100包括多个像素电路10。多个像素电路10可以呈阵列分布。例如，多个像素电路10可以在相交的第一方向X和第二方向Y上呈阵列分布。示例性的，第一方向X可以是行方向，第二方向Y可以是列方向。当然，第一方向X也可以是列方向，第二方向Y也可以是行方向。
示例性的，阵列基板100还可以包括驱动芯片IC、第一栅极驱动电路VSR1、第二栅极驱动电路VSR2、电源信号线PVDD、数据信号线Vdata、第一参考信号线Vref1、第二参考信号线Vref1、扫描信号线S(n-1)、Sn、S(n+1)以及发光控制信号线Emit。
第一栅极驱动电路VSR1可以包括多个级联的移位寄存器S-VSR，各移位寄存器S-VSR通过扫描信号线与像素电路10连接，第一栅极驱动电路VSR1用于向像素电路10提供扫描信号。驱动芯片IC为第一栅极驱动电路VSR1提供第一起始信号STV1。另外，如图1所示，多个级联的移位寄存器S-VSR中除第一级和最后一级移位寄存器S-VSR之外，其余移位寄存器S-VSR可以为相邻两行像素电路10提供扫描信号。此时，可以在阵列基板上设置两行dummy像素电路(图1中未示出)，分别与移位寄存器S-VSR中第一级和最后一级移位寄存器S-VSR的扫描线对应连接，但dummy像素电路并不用于显示。
第二栅极驱动电路VSR2可以包括多个级联的移位寄存器E-VSR，各移位寄存器E-VSR通过发光控制信号线Emit与像素电路10连接，第二栅极驱动电路VSR2用于向像素电路10提供发光控制信号。驱动芯片IC为第二栅极驱动电路VSR2提供第二起始信号STV2。
另外，第一栅极驱动电路VSR1与驱动芯片IC之间以及第二栅极驱动电路VSR2与驱动芯片IC之间可以连接有时钟信号线(图中未示出)、高电平信号线(VGH)(图中未示出)、低电平信号线(VGL)(图中未示出)，驱动芯片IC向第一栅极驱动电路VSR1以及第二栅极驱动电路VSR2提供时钟信号、高电平信号以及低电平信号。
例如，如图1所示，阵列基板100可以包括一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2，一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2可以设置在阵列基板100在第二方向Y上的相对两侧，一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2也可以设置在同一侧。
又例如，阵列基板100也可以包括两个第一栅极驱动电路VSR1以及两个第二栅极驱动电路VSR2，扫描信号线的两端各自分别电连接一个第一栅极驱动电路VSR1，发光控制信号线Emit的两端各自分别电连接一个第二栅极驱动电路VSR2。
又例如，阵列基板100包括两个第一栅极驱动电路VSR1，其中一个第一栅极驱动电路VSR1通过扫描信号线与奇数行的像素电路电连接，另一个第一栅极驱动电路VSR1通过扫描信号线与偶数行的像素电路电连接。
又例如，阵列基板100包括两个第二栅极驱动电路VSR2，其中一个第二栅极驱动电路VSR2通过发光控制信号线与奇数行的像素电路电连接，另一个第二栅极驱动电路VSR2通过发光控制信号线与偶数行的像素电路电连接。
上述关于第一栅极驱动电路VSR1和第二栅极驱动电路VSR2的介绍仅仅是一些示例，并不用于限定本申请。
示例性的，也可以设置能够同时产生扫描信号和发光控制信号的栅极驱动电路。本申请对此不作限定。
示例性的，图2以像素电路10包括存储电容Cst以及七个晶体管为例，其中，T1为电源写入晶体管，T2为数据写入晶体管，T3为驱动晶体管，T4为补偿晶体管，T5为栅极初始化晶体管，T6为发光控制晶体管，T7为阳极初始化晶体管，D为发光元件，PVEE为公共电源信号端，S(n-1)以及Sn分别为第一扫描信号线及第二扫描信号线。各晶体管及信号线的连接方式如图2所示，在此不再详细赘述。其中，N1、N2表示连接节点。
参考图2，以第i(i为正整数)行像素电路为例，对与该第i行像素电路10连接的第一扫描信号线S(i，1)和第二扫描信号线S(i，2)进行解释。第一扫描信号线S(i，1)控制该像素电路的栅极初始化晶体管T5的导通或关断，并在栅极初始化晶体管T5导通时对驱动晶体管T3的栅极电位进行重置。第二扫描信号线S(i，2)控制该像素电路的数据写入晶体管T2和补偿晶体管T4的导通和关断，并在数据写入晶体管T2和补偿晶体管T4的导通时，将数据信号线Vdata上的数据信号写到驱动晶体管T1的栅极，且对驱动晶体管T3的阈值电压进行补偿。在一些可选的像素电路设计中，扫描信号线Sn还可以复用为控制该像素电路的阳极初始化晶体管T7的导通或关断，并在阳极初始化晶体管T7导通时，对发光元件的阳极电位进行重置，此时，无需再单独为阳极初始化晶体管T7设置扫描信号线。
换句话说，第一扫描信号线可以理解为与像素电路10中的栅极初始化晶体管的控制端所连接的扫描信号线，第二扫描信号线可以理解为与像素电路10中的数据写入晶体管的控制端、补偿晶体管的控制端以及阳极初始化晶体管的控制端所连接的扫描信号线。一般而言，用于显示的每行像素电路10均至少对应连接有第一扫描信号线和第二扫描信号线。
需要说明的是，示例性的，如图1所示，相邻两行像素电路中的上一行像素电路与扫描信号线S(n-1)、Sn连接，下一行像素电路与扫描信号线Sn、S(n+1)连接。对于上一行像素电路10来说，其对应的第一扫描信号线为S(n-1)，其对应的第二扫描信号线为Sn；对于下一行像素电路10来说，其对应的第一扫描信号线为Sn，其对应的第二扫描信号线为S(n+1)。
电源信号线PVDD用于向驱动晶体管T3提供电源电压，电源信号线PVDD上的电压可以为正电压。公共电源信号端PVEE上的电压可以为负电压。第一参考信号线Vref1及第二参考信号线Vref2用于提供重置电压信号，第一参考信号线Vref1及第二参考信号线Vref2上的电压可以为负电压。
以下实施例以像素电路10中的各晶体管均为P型晶体管为例进行说明，在其它可选的实施例中，像素电路10中的各晶体管也可以均为N型晶体管，或者部分为P型晶体管，部分为N型晶体管。可以根据不同类型的晶体管提供不同的使能电平，使能电平为能够使晶体管导通的电平。例如，对于N型晶体管，使能电平为高电平，对于P型晶体管，使能电平为低电平。
如图3所示，像素电路10的驱动过程可以包括重置阶段、数据写入阶段及发光阶段。仍以第i行像素电路为例进行说明。在重置阶段，第一扫描信号线S(i，1)提供低电平信号，栅极初始化晶体管T5导通，重置驱动晶体管T3的栅极电位。在数据写入阶段，第二扫描信号线S(i，2)提供低电平信号，数据写入晶体管T2及补偿晶体管T4导通，数据信号线Vdata上的数据信号写到驱动晶体管T1的栅极，且对驱动晶体管T3的阈值电压进行补偿；且阳极初始化晶体管T7导通，重置发光元件的阳极电位。在发光阶段，发光控制信号线Emit提供低电平信号，电源写入晶体管T1、发光控制晶体管T6导通，驱动晶体管T3产生的驱动电流传输至发光元件，发光元件发光。
图2、图3仅仅是一种示例，并不用于限定本申请。
为了更好的从整体上理解实施例提供的阵列基板的结构，请参考图4及图5。如图4所示，阵列基板可以包括显示区AA、非显示区NA，非显示NA可以包括油墨区INK。示例性的，阵列基板包括衬底01及设置于衬底01一侧的驱动电路层02。图4还示出了平坦化层PLN、像素定义层PDL、发光元件(发光元件包括阳极RE、有机发光层OM及阴极SE)、支撑柱PS、薄膜封装层(包括第一无机层CVD1、有机层IJP及第二无机层CVD2)、光学胶层OCA、盖板CG。另外，图4还示出了第一栅极驱动电路VSR1、第一挡墙Bank1及第二挡墙Bank2。第一栅极驱动电路VSR1可设置于驱动电路层02的非显示区NA。
像素电路10可设置于驱动电路层02内，像素电路10与发光元件的阳极RE连接。如图5所示，阵列基板的驱动电路层02可包括在远离衬底01方向上层叠设置的栅极金属层M1、电容金属层MC及源漏金属层M2。栅极金属层M1与衬底01之间设置有半导体层b。各金属层之间以及半导体层b与栅极金属层M1之间设置有绝缘层。示例性的，栅极金属层M1与半导体层b之间设有栅极绝缘层GI，电容金属层MC与栅极金属层M1之间设有电容绝缘层IMD，源漏金属层M2与电容金属层MC之间设有层间介质层ILD。
半导体层b为晶体管的有源层所在的半导体层，栅极金属层M1为晶体管的栅极所在的金属导电层，电容金属层MC为电容的其中一个极板所在的金属导电层，源漏极金属层M2为晶体管的源极和漏极所在的金属导电层。
示例性的，扫描信号线S(n-1)、Sn、S(n+1)以及发光控制信号线Emit可设置于栅极金属层M1。第一参考信号线Vref1及第二参考信号线Vref2可设置于电容金属层MC，电源信号线PVDD以及数据信号线Vdata可设置于源漏极金属层M2。当然，也可以按照其它方式设置各信号线所在膜层，本申请对此不作限定。
申请人发现，如果利用同一个重置电压信号来重置驱动晶体管T3的栅极电位以及发光元件的阳极电位，也就是说如果栅极初始化晶体管T5以及阳极初始化晶体管T7与同一条参考信号线电连接，容易导致高刷新率下出现低灰阶显示不均的问题，因此，如图2所示，通过将栅极初始化晶体管T5以及阳极初始化晶体管T7与不同的参考信号线电连接，具体的，栅极初始化晶体管T5与第一参考信号线Vref1电连接，阳极初始化晶体管T7与第二参考信号线Vref2电连接，从而可以利用不同的重置电压信号分布重置驱动晶体管T3的栅极电位以及发光元件的阳极电位，以改善高刷新率下低灰阶显示不均的问题。
但是，申请人发现，栅极初始化晶体管T5与第一参考信号线Vref1电连接，阳极初始化晶体管T7与第二参考信号线Vref2电连接的情况下，如图6所示，导致像素电路10的第一半导体部11均是独立的。而半导体部的制备工艺包括高温工艺，例如退火和活化工艺，在高温工艺过程中的静电会对第一半导体部的性能产生不可逆的影响，进而影响对应晶体管的性能。在高温工艺过程中可能会对不同位置的第一半导体部11造成不同程度静电影响，导致不同位置的像素电路的晶体管的性能不一致，进而影响显示均一性。
基于上述发现，本申请提供一种能够将第二方向Y上相邻的像素电路10的第一半导体部11相互连接起来，且不影响各像素电路10的驱动显示的方案。如图7及图8所示，各像素电路10包括第一半导体部11。第一半导体部11用于形成像素电路10的各晶体管的有源层。在一个像素电路中的多个晶体管中，每个晶体管结构均包括有源层，一个像素电路中的多个晶体管的有源层可以连接在一起构成如图7和图8所示的图案化的第一半导体部11。图7和图8仅仅是一种示例，像素电路10的第一半导体部11也可以是其它形状，本申请对此不作限定。
各像素电路10的第一半导体部11包括第一节点N1和第二节点N2，第一参考信号线Vref1与第一节点N1电连接，第二参考信号线Vref2与第二节点N2电连接。示例性的，如图7所示，第一节点N1和第二节点N2可以分别位于驱动晶体管T3在第二方向Y上的相对两侧。
另外，图7至图9中仍以像素电路10包括一个存储电容Cst和七个晶体管为例，这并不用于限定本申请。示例性的，第一参考信号线Vref1可以与栅极初始化晶体管T5的第一极连接于第一节点N1，栅极初始化晶体管T5的第一极可以是源极，第一半导体部11的部分区域为栅极初始化晶体管T5的第一极。第二参考信号线Vref2可以与阳极初始化晶体管T7的第一极连接于第二节点N2。阳极初始化晶体管T7的第一极也可以是源极，第一半导体部11的部分区域为阳极初始化晶体管T7的第一极。
阵列基板100还包括第二半导体部12和控制部21。如图7至图9所示，在第二方向Y上相邻两个像素电路10中的其中一个像素电路10的第一节点N1和另一个像素电路10的第二节点N2通过第二半导体部12连接。
控制部21在阵列基板100所在平面上的正投影与第二半导体部12在阵列基板100所在平面上的正投影至少部分交叠，控制部21与第二半导体部12构成开关元件K。由于第一节点N1和第二节点N2连接不同的参考信号线，如果第一节点N1和第二节点N2之间直接电连接则会造成短路，因此可以理解的是开关元件K能够用于切断第一节点N1和第二节点N2之间的信号传输。可以理解为，开关元件K为晶体管，第二半导体部12与控制部交叠的区域为开关元件K的有源层，控制部21为开关元件K的栅极，开关元件K的源极及漏极分别与第一节点N1和第二节点N2连接。可以通过控制控制部21的电位，以控制开关元件K导通或截止。
根据本申请实施例，一方面，通过第二半导体部12将第二方向Y上相邻的像素电路10的第一半导体部11相互连接起来，使得各像素电路10的第一半导体部11不再是孤立的，第二方向Y上相邻的第一半导体部11以及第二半导体部12可理解为构成了一条连续性的半导体走线，使得静电在该连续性的半导体走线上均匀分布，进而可以提高第一半导体部11在后续高温制程中性能的可靠性及均一性，使得像素电路的驱动能力基本一致，实现显示均一性，提升显示效果。另一方面，虽然相邻的第一半导体部11通过第二半导体部12实现了物理连接，但是本申请的控制部21与第二半导体部12构成了开关元件K，K能够切断第一节点N1和第二节点N2之间的电连接，因此第一节点N1和第二节点N2之间不会造成短路，进而不会影响各像素电路10驱动发光元件显示。
示例性的，第一半导体部11可以为多晶硅、金属氧化物半导体中的一者。采用多晶硅作为第一半导体部11的像素电路具备较快的响应速度，采用金属氧化物半导体作为第一半导体部11的像素电路能够产生稳定的发光电流。
示例性的，第二半导体部12也可以为多晶硅、金属氧化物半导体中的一者。
在一些可选的实施例中，第二半导体部12与第一半导体部11可以设置为同材质且同膜层。如此，可以在同一工艺中同时形成第二半导体部12及第一半导体部11，简化工艺制程。
可以理解的是，第二半导体部12与第一半导体部11设置为同膜层时，第二半导体部12与第一节点N1及第二节点N2之间可以直接连接，不必设置过孔。第二半导体部12与第一半导体部11异层设置时，第二半导体部12与第一节点N1及第二节点N2之间需要通过过孔连接。
在一些可选的实施例中，如图10所示，阵列基板100具有功能区FU。对应功能区FU的位置可设置功能器件，如摄像头、听筒、光学指纹传感器等。功能区FU的形状可以是圆形、矩形、圆角矩形等，本申请对此不作限定。功能区FU的数量可以是一个，也可以是多个，本申请对此亦不作限定。功能区FU可以为非显示区或者显示区。功能区FU为显示区时，可以理解的是，功能区FU也有对应的像素电路，为了提高功能区FU透光率，可以将功能区FU对应的像素电路设置在功能区FU之外的其它区域。沿第二方向Y功能区FU的两侧均分布有像素电路10。
申请人还发现，如果不将沿第二方向Y功能区FU的两侧第一半导体部11连接起来，会导致沿第二方向Y功能区FU的两侧第一半导体部11上分布的静电不均匀，影响显示均一性。例如低灰阶下沿第二方向Y功能区FU的一侧显示偏暗。
如图11或图12所示，阵列基板100还可以包括第三半导体部13。第三半导体部13绕功能区FU延伸。沿第二方向Y位于功能区FU两侧的第一半导体部11和第二半导体部12通过第三半导体部13连接。可以理解的是，沿第二方向Y位于功能区FU一侧的第一半导体部11的第一节点N1和位于功能区FU另一侧的第一半导体部11的第二节点N2通过第二半导体部12以及第三半导体部13实现连接。
本申请实施例中，通过第三半导体部13将功能区FU在第二方向Y两侧的第一半导体部11和第二半导体部12相互连接起来，使得功能区FU在第二方向Y两侧的第一半导体部11不再是孤立的，功能区FU在第二方向Y两侧的第一半导体部11、第二半导体部12以及第三半导体部13可理解为也构成了连续性的半导体走线，使得静电在功能区FU对应的该连续性的半导体走线上均匀分布，进而可以提高功能区FU在第二方向Y正对的第一半导体部11在后续高温制程中性能的可靠性及均一性，使得像素电路的驱动能力基本一致，实现显示均一性，提升显示效果。另外，通过第三半导体部13将功能区FU在第二方向Y两侧的第一半导体部11和第二半导体部12相互连接起来，使得功能区FU对应的半导体部的结构与其它区域的半导体部的结构趋于一致，使得整个阵列基板的像素电路的驱动能力基本一致，实现显示均一性，提升显示效果。
示例性的，如图11所示，第三半导体部13可以完全环绕功能区FU。第三半导体部13与功能区FU在第二方向Y上正对的第一半导体部11和第二半导体部12均具有连接关系。
示例性的，如图12所示，以第二方向Y为列方向为例，第三半导体部13的条数可以与功能区FU在第二方向Y上正对的像素电路10的列数相同。各第三半导体部13仅连接位于同一列的第一半导体部11和第二半导体部12。
在一些可选的实施例中，第一半导体部11、第二半导体部12以及第三半导体部13可以设置为同材质且同膜层。如此，可以在同一工艺中同时形成第一半导体部11、第二半导体部12及第三半导体部13，简化工艺制程。
示例性的，第一半导体部11、第二半导体部12以及第三半导体部13可以为多晶硅、金属氧化物半导体中的一者。
在一些可选的实施例中，如图13所示，控制部21包括第一控制部211和第二控制部212，第一控制部211和第二控制部212在阵列基板100所在平面上的正投影均与第二半导体部12在阵列基板100所在平面上的正投影至少部分交叠，且第一控制部211和第二控制部212在阵列基板100所在平面上的正投影无交叠。
可以理解的是，控制部21与第二半导体部12构成了串联在第一节点N1和第二节点N2之间的两个开关元件，具体的，第一控制部211与第二半导体部12构成第一开关元件K1，第二控制部212与第二半导体部12构成第二开关元件K2，第一开关元件K1和第二开关元件K2共同用于切断第一节点N1和第二节点N2的电连接。示例性的，可以控制第一控制部211和第二控制部212的电位以使第一开关元件K1和第二开关元件K2始终保持截止状态，或者使第一开关元件K1和第二开关元件K2在同一时刻的导通状态是相反的，例如使第一开关元件K1处于导通状态时，使第二开关元件K2处于截止状态，使第一开关元件K1处于截止状态时，使第二开关元件K2处于导通状态。
本申请实施例中，通过将控制部21划分为第一控制部211和第二控制部212，构成了串联在第一节点N1和第二节点N2之间的两个开关元件，相对于第一节点N1和第二节点N2仅有一个开关元件，能够避免第一节点N1和第二节点N2之间的开关元件存在漏流，进而避免第一节点N1和第二节点N2之间电连接而短路。
在一些可选的实施例中，如图14所示，图14示例性的示出了位于相邻两行的两个像素电路，如前文所述，相邻两行像素电路中的第i行像素电路与扫描信号线S(n-1)、Sn连接，第i+1行像素电路与扫描信号线Sn、S(n+1)连接。对于第i行像素电路10来说，其对应的第一扫描信号线S(i，1)为扫描信号线S(n-1)，其对应的第二扫描信号线S(i，2)为扫描信号线Sn；对于第i+1行像素电路10来说，其对应的第一扫描信号线S(i+1，1)为扫描信号线Sn，其对应的第二扫描信号线S(i+1，2)为扫描信号线S(n+1)。可以理解的是，扫描信号线Sn既作为相邻两行像素电路中的第i行像素电路对应的第二扫描信号线S(i，2)，又作为第i+1行像素电路对应的第一扫描信号线S(i+1，1)。阵列基板100的第一扫描信号线及第二扫描信号线均沿第一方向X延伸，且第一扫描信号线及第二扫描信号线均与像素电路10电连接，第一扫描信号线包括第一分支部S11，第一分支部S11复用为第一控制部211。第二扫描信号线包括第二分支部S21，第二分支部S21复用为第二控制部212。
示例性的，如图14所示，对于相邻两行像素电路之间的第一控制部和第二控制部，第i+1行像素电路对应的第一扫描信号线S(i+1，1)的第一分支部S11复用为第一控制部211，第i+1行像素电路对应的第二扫描信号线S(i+1，2)的第二分支部S21复用为第二控制部212。如图15所示，对于相邻两行像素电路之间的第一控制部和第二控制部，由于第一分支部S11复用为第一控制部211，因此第一开关元件K1的栅极与第一扫描信号线Sn连接；由于第二分支部S21复用为第二控制部212，因此第二开关元件K2的栅极与第二扫描信号线S(n+1)连接。
对于第i行像素电路对应的第一扫描信号线S(i，1)和第二扫描信号线S(i，2)的信号和图3中的扫描信号线S(n-1)及扫描信号线Sn的信号分别对应。也就是说，对于第i行像素电路对应的第一扫描信号线S(i，1)和第二扫描信号线S(i，2)，在重置阶段，第一扫描信号线S(i，1)提供低电平，第二扫描信号线S(i，2)提供高电平，在数据写入阶段，第一扫描信号线S(i，1)提供高电平，第二扫描信号线S(i，2)提供低电平，在发光阶段，第一扫描信号线S(i，1)和第二扫描信号线S(i，2)均提供高电平。
以第一开关元件K1和第二开关元件K2均为P型晶体管为例，请结合参考图3和图15，以第i行像素电路为例，在重置阶段，由于第一扫描信号线S(i，1)提供低电平，第二扫描信号线S(i，2)提供高电平，因此，第一开关元件K1导通，第二开关元件K2截止，第一节点N1与第二节点N2之间是没有电连接(信号传输)的。在数据写入阶段，由于第一扫描信号线S(i，1)提供高电平，第二扫描信号线S(i，2)提供低电平，因此，第一开关元件K1截止，第二开关元件K2导通，第一节点N1与第二节点N2之间也是没有电连接的。在发光阶段，由于第一扫描信号线S(i，1)和第二扫描信号线S(i，2)均提供高电平，因此，第一开关元件K1和第二开关元件K2均截止，第一节点N1与第二节点N2之间也是没有电连接的。因此，在整个驱动过程中，第一节点N1与第二节点N2之间都是没有电连接的。
本申请实施例中，通过将第一分支部S11复用为第一控制部211，将第二分支部S21复用为第二控制部212，可直接利用第一扫描信号线和第二扫描信号线提供的扫描信号控制第一开关元件K1和第二开关元件K2，不必设置额外的信号走线，能够简化阵列基板的结构。
在一些可选的实施例中，如图14所示，像素电路包括补偿晶体管T4，补偿晶体管T4为双栅晶体管。相对于单栅晶体管，双栅晶体管具有更高的稳定性，补偿晶体管T4采用双栅晶体管可以降低补偿晶体管T4漏电流对驱动晶体管T3的栅极电位的影响。
补偿晶体管T4具有两个栅极，第一半导体部11部分区域构成补偿晶体管T4的有源层，第二分支部S21可与第一半导体部11中构成补偿晶体管T4的有源层的区域交叠，第二分支部S21复用为补偿晶体管T4的一个栅极。若第二分支部S21不复用为补偿晶体管T4的一个栅极，则需要额外从第二扫描信号线引出一个分支部来作为补偿晶体管T4的一个栅极，通过将第二分支部S21直接复用为补偿晶体管T4的一个栅极，可以减少第二扫描信号线的分支部的数量，简化结构。
在另一些可选的实施例中，如图16所示，补偿晶体管T4也可以为单栅晶体管，如此第二扫描信号线仅需驱动一个栅极，可以降低第二扫描信号线的负载，提升第二扫描信号线的驱动能力。同时，在一定程度上可以提高阵列基板的开口率。
在一些可选的实施例中，如图14所示，第一分支部S11位于第二分支部S21在第一方向X上远离第一节点N1的一侧。由于第二分支部S21还要复用为补偿晶体管T4的一个栅极，如果将第二分支部S21设置为位于第一分支部S11在第一方向X上远离第一节点N1的一侧，则需要将第一半导体部11沿第一方向X外扩，导致像素电路的版图布局第一方向X的间距(pitch)增加，造成像素密度(Pixels Per Inch，PPI)的降低。本申请实施例中，通过将第一分支部S11设置为位于第二分支部S21在第一方向X上远离第一节点N1的一侧，不需要将第一半导体部11沿第一方向X外扩，不会造成PPI的降低。
当然，在对PPI要求不高的情况下，也可以设置为第二分支部S21位于第一分支部S11在第一方向X上远离第一节点N1的一侧。
在一些可选的实施例中，控制部21可以与阵列基板100上的固定电压端(图中未示出)电连接，且控制部21与第二半导体部12构成的开关元件K始终保持截止状态。例如，阵列基板100的固定电压信号线包括电源信号线PVDD、公共电源信号端(PVEE)、高电平信号线(VGH)(图中未示出，通常与栅极驱动电路电连接，为栅极驱动电路提供高电平)、低电平信号线(VGL)(图中未示出，通常与栅极驱动电路电连接，为栅极驱动电路提供低电平)等，电源信号线PVDD、公共电源信号端(PVEE)、高电平信号线(VGH)以及低电平信号线(VGL)分别连接不同的固定电压端。示例性的，控制部21与第二半导体部12构成的开关元件K为P型晶体管的情况下，控制部21可以与电源信号线PVDD或高电平信号线(VGH)所连接的固定电压端电连接；控制部21与第二半导体部12构成的开关元件K为N型晶体管的情况下，控制部21可以与公共电源信号端(PVEE)或公低电平信号线(VGL)所连接的固定电压端电连接。当然，控制部21也可以与电源信号线PVDD、公共电源信号端(PVEE)、高电平信号线(VGH)以及低电平信号线(VGL)所连接的固定电压端之外的其它额外设置的固定电压端连接。
如图17所示，控制部21可以与电源信号线PVDD所连接的固定电压端电连接。具体的，阵列基板100还可以包括第一连接部31，控制部21通过第一连接部31与电源信号线PVDD连接。通过第一连接部31直接将控制部21与电源信号线PVDD连接，实现了控制部21通过电源信号线PVDD与固定电压端的连接，如此，可以不必设置额外的信号走线以电连接控制部21与固定电压端，能够简化阵列基板的结构。
在一些可选的实施例中，第一连接部31与电源信号线PVDD可以设置为同膜层且同材质。如此可以在同一工艺步骤中同时形成第一连接部31与电源信号线PVDD。示例性的，如图5所示，第一连接部31和电源信号线PVDD可以均位于源漏金属层M2。
示例性的，控制部21与第二半导体部12构成开关元件，第二半导体部12可位于半导体层b，控制部21可位于栅极金属层M1。可以理解的是，若第一连接部31位于源漏金属层M2，控制部21位于栅极金属层M1，第一连接部31与控制部21之间则需要通过过孔连接。
在一些可选的实施例中，如图18所示，阵列基板100还包括第二连接部32，在第一方向X上相邻的第一连接部31通过第二连接部32连接。
同一行像素电路对应的第一连接部31和第二连接部32构成了一条连续性沿第一方向X延伸的走线，而第一连接部31与电源信号线PVDD连接，电源信号线PVDD沿第二方向Y延伸，相当于构成了网格状的电源信号线PVDD，能够降低电源信号线PVDD的压降(IRdrop)。
例如，结合图5，第一连接部31、电源信号线PVDD以及数据信号线Vdata可以均位于源漏金属层M2，第二连接部32与数据信号线Vdata有交叠，第二连接部32可以位于电容金属层MC，第二连接部32可通过过孔与第一连接部31连接。
又例如，电源信号线PVDD以及数据信号线Vdata可以均位于源漏金属层M2，第一连接部31以及第二连接部32可以位于电容金属层MC，第一连接部31可通过过孔与电源信号线PVDD连接。
又例如，如图19所示，阵列基板的驱动电路层02还可以包括走线金属层M3，走线金属层M3位于源漏金属层M2背向衬底01的一侧，走线金属层M3与源漏金属层M2之间也设置有绝缘层。电源信号线PVDD、第一连接部31以及第二连接部32可均位于源漏金属层M2，数据信号线Vdata可位于走线金属层M3。
在一些可选的实施例中，如图20所示，第一连接部31包括连接本体部311和连接分支部312，连接本体部311与第一电源线PVDD通过第一过孔h1连接。
如上文所述，像素电路可以包括驱动晶体管T3、栅极初始化晶体管T5及数据写入晶体管T2，阵列基板100还包括栅极连接部111及数据信号线Vdata，栅极初始化晶体管T5通过栅极连接部111与驱动晶体管T3的栅极部g电连接，栅极连接部111包括通过第二过孔h2连接的金属连接部1111和第四半导体连接部1112。栅极初始化晶体管T5的漏极与驱动晶体管T3的栅极部g电连接，第四半导体连接部1112可以理解为栅极初始化晶体管T5的漏极，可以理解的是，第四半导体连接部1112为第一半导体部11的部分区域。
数据信号线Vdata通过第三过孔h3与数据写入晶体管T2连接。数据信号线Vdata与数据写入晶体管T2的源极电连接，第一半导体部11的部分区域可以为数据写入晶体管T2的源极。
连接分支部312在阵列基板100所在平面上的正投影位于第二过孔h2与第三过孔h3在阵列基板100所在平面上的正投影之间。可以理解的是，连接分支部312上的电位与电源信号线PVDD上的电位相同，均为固定电位，且由于连接分支部312位于第二过孔h2与第三过孔h3之间，因此，在第二过孔h2与第三过孔h3沿第二方向Y之间，连接分支部312构成隔离结构，隔绝第二过孔h2与第三过孔h3之间的信号耦合。
在一些可选的实施例中，请继续参考图5，连接本体部311及连接分支部312设置于电容金属层MC，电源信号线PVDD设置于源漏金属层M2。数据信号线Vdata可设置于源漏金属层M2，或者如图19所示，数据信号线Vdata可设置于走线金属层M3。
通过将连接本体部211及连接分支部312设置于电容金属层MC，能够使连接分支部312隔绝第二过孔h2与第三过孔h3之间的信号耦合的同时，避免连接本体部211及连接分支部312与第一半导体部11之间构成晶体管，避免破坏像素电路的结构。
在一些可选的实施例中，控制部21可以与除电源信号线PVDD所连接的固定电压端之外的固定电压端电连接。具体的，如图21或图22所示，阵列基板还包括第三连接部33，第三连接部33沿第一方向X延伸，在第一方向X上相邻控制部21通过第三连接部33连接，或者第三连接部33沿第二方向Y延伸，在第二方向Y上相邻控制部21通过第三连接部33连接，控制部21通过第三连接部33与固定电压端连接。例如，控制部21与第一半导体部11构成的开关元件为P型晶体管为例，控制部21可以通过第三连接部33与高电平信号线(VGH)所连接的固定电压端电连接，高电平信号线(VGH)所连接的固定电压端的电位为7V或者8V，如此可以避免控制部21与第一半导体部11构成的开关元件出现关断不严的情况。
另外，控制部21与第一半导体部11之间能够构成开关元件，因此控制部21位于栅极金属层M1。第三连接部33无论是沿第一方向X延伸还是沿第二方向Y延伸，第三连接部33与第一半导体部11均存在交叠的情况，第三连接部33可以与控制部21异层设置，也就是说第三连接部33位于栅极金属层M1之外的其它膜层，如此可避免第三连接部33与第一半导体部11之间能够构成晶体管，避免对像素电路的结构造成不必要的破坏。
在一些可选的实施例中，如图21所示，第三连接部33沿第一方向X延伸，第三连接部33可位于电容金属层MC。第一参考信号线Vref1、第二参考信号线Vref2也可位于电容金属层MC，电源信号线PVDD可位于源漏金属层M2，数据信号线Vdata可位于源漏金属层M2或者走线金属层M3。
在另一些可选的实施例中，如图22所示，第三连接部33沿第二方向Y延伸，第三连接部33的延伸方向与电源信号线PVDD及数据信号线Vdata的延伸方向相同，因此第三连接部33可以与电源信号线PVDD和数据信号线Vdata中的任意一者设置为同膜层且同材质。例如，第三连接部33、电源信号线PVDD和数据信号线Vdata均位于源漏金属层M2。又例如，电源信号线PVDD位于源漏金属层M2，数据信号线Vdata位于走线金属层M3，第三连接部33可位于源漏金属层M2或者走线金属层M3。
示例性的，在本申请中，发光控制晶体管T6的漏极以及阳极初始化晶体管T7的漏极可以通过第四过孔h4与发光元件的阳极电连接。第一半导体部11的部分区域可以为发光控制晶体管T6的漏极以及阳极初始化晶体管T7的漏极。
需要说明的是，在不矛盾的情况下，上述各实施例可以相互结合。
本申请实施例提供还一种显示面板，包括如上述任一实施例所述的阵列基板。图23示出本申请一种实施例提供的显示面板的结构示意图。如图23所示，该显示面板200包括上述任一实施例所述的阵列基板100及位于阵列基板100上的发光层201。示例性的，发光层201可以是有机发光层，即该显示面板200可以是有机发光二极管(Organic LightEmitting Diode，OLED)显示面板。当然显示面板也可以是其它类型的显示面板，本申请对此不作限定。
本申请还提供了一种显示装置，包括本申请提供的阵列基板。请参考图24，图24是本申请实施例提供的一种显示装置的结构示意图。图24提供的显示装置1000包括本申请上述任一实施例提供的阵列基板100。图24实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (17)

1.一种阵列基板，其特征在于，包括：
像素电路，多个所述像素电路在第一方向和第二方向上呈阵列分布，各所述像素电路包括第一半导体部，所述第一半导体部包括第一节点和第二节点，所述第一方向和所述第二方向相交；
第一参考信号线，沿所述第一方向延伸，与所述第一节点电连接；
第二参考信号线，沿所述第一方向延伸，与所述第二节点电连接；
第二半导体部，在所述第二方向上相邻两个所述像素电路的其中一个所述像素电路的所述第一节点和另一个所述像素电路的所述第二节点通过所述第二半导体部连接；
控制部，所述控制部在所述阵列基板所在平面上的正投影与所述第二半导体部在所述阵列基板所在平面上的正投影至少部分交叠，所述控制部与所述第二半导体部构成开关元件。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板具有功能区，沿所述第二方向所述功能区的两侧均分布有所述像素电路，所述阵列基板还包括：
第三半导体部，绕所述功能区延伸，沿所述第二方向位于所述功能区两侧的所述第一半导体部和所述第二半导体部通过所述第三半导体部连接。
3.根据权利要求1所述的阵列基板，其特征在于，所述控制部包括第一控制部和第二控制部，所述第一控制部和所述第二控制部在所述阵列基板所在平面上的正投影均与所述第二半导体部在所述阵列基板所在平面上的正投影至少部分交叠，且所述第一控制部和所述第二控制部在所述阵列基板所在平面上的正投影无交叠。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括：
第一扫描信号线，沿所述第一方向延伸，且与所述像素电路电连接，所述第一扫描信号线包括第一分支部，所述第一分支部复用为所述第一控制部；
第二扫描信号线，沿所述第一方向延伸，且与所述像素电路电连接，所述第二扫描信号线包括第二分支部，所述第二分支部复用为所述第二控制部。
5.根据权利要求4所述的阵列基板，其特征在于，所述像素电路包括补偿晶体管，所述补偿晶体管为双栅晶体管，所述第二分支部复用为所述补偿晶体管的一个栅极。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一分支部位于所述第二分支部在所述第一方向上远离所述第一节点的一侧。
7.根据权利要求1所述的阵列基板，其特征在于，所述控制部与固定电压端电连接，且所述开关元件保持截止状态。
8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板还包括第一连接部以及电源信号线，所述控制部通过所述第一连接部与所述电源信号线连接。
9.根据权利要求8所述的阵列基板，其特征在于，所示阵列基板还包括第二连接部，在所述第一方向上相邻的所述第一连接部通过所述第二连接部连接。
10.根据权利要求8所述的阵列基板，其特征在于，所述第一连接部与所述电源信号线设置为同膜层且同材质。
11.根据权利要求8所述的阵列基板，其特征在于，所述第一连接部包括连接本体部和连接分支部，所述连接本体部与所述第一电源线通过第一过孔连接；
所述像素电路包括驱动晶体管、栅极初始化晶体管及数据写入晶体管，所述阵列基板还包括栅极连接部及数据信号线，所述栅极初始化晶体管通过所述栅极连接部与所述驱动晶体管的栅极部电连接，所述栅极连接部包括通过第二过孔连接的金属连接部和第四半导体连接部，所述数据信号线通过第三过孔与所述数据写入晶体管连接；
所述连接分支部在所述阵列基板所在平面上的正投影位于所述第二过孔与所述第三过孔在所述阵列基板所在平面上的正投影之间。
12.根据权利要求11所述的阵列基板，其特征在于，所述阵列基板包括衬底和设置于所述衬底上的驱动电路层，所述驱动电路层包括在远离所述衬底方向上层叠设置的栅极金属层、电容金属层及源漏金属层；
所述连接本体部及所述连接分支部设置于所述电容金属层，所述电源信号线设置于所述源漏金属层。
13.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板包括衬底和设置于所述衬底上的驱动电路层，所述驱动电路层包括在远离所述衬底方向上层叠设置的栅极金属层、电容金属层及源漏金属层；
所述阵列基板还包括第三连接部，在所述第一方向上相邻所述控制部通过所述第三连接部连接，或者在所述第二方向上相邻所述控制部通过所述第三连接部连接，所述控制部通过所述第三连接部与所述固定电压端连接，且所述第三连接部与所述控制部异层设置。
14.根据权利要求13所述的阵列基板，其特征在于，所述第三连接部沿所述第一方向延伸且位于所述电容金属层；
或者，所述第三连接部沿所述第二方向延伸，所述阵列基板还包括沿所述第二方向延伸的电源信号线和数据信号线，所述第三连接部与所述电源信号线和所述数据信号线中的任意一者设置为同膜层且同材质。
15.根据权利要求2所述的阵列基板，其特征在于，所述第一半导体部、所述第二半导体部以及所述第三半导体部设置为同膜层且同材质。
16.一种显示面板，其特征在于，包括如权利要求1至15任一项所述的阵列基板。
17.一种显示装置，其特征在于，包括如权利要求16所述的显示面板。
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