CN112071273A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，可以解决第一输入子电路中与输入信号端电连接的晶体管的驱动负载较大的问题，移位寄存器包括第一输入子电路、第一输出子电路、第二输入子电路以及第二输出子电路；第一输入子电路与第一时钟信号端、第一电压端、输入信号端电连接；第一输入子电路配置为，在来自第一时钟信号端的信号以及第一电压端的信号的控制下，将输入信号端的输入信号输出至第一输出子电路；第二输入子电路与第一时钟信号端、第一电压端以及第二电压端电连接；第二输入子电路配置为，在来自第一时钟信号端的控制下，将第一电压端的信号输出至第二输出子电路。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Driver On Array，阵列基板行驱动)电路是一种用于对栅极信号线(Gate线)进行逐行扫描驱动的一项技术。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，可以降低显示面板的生产成本和制作工艺的难度。利用GOA技术集成在阵列基板上的栅极驱动电路也称为移位寄存器。
发明内容
本申请的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，可以解决第一输入子电路中与输入信号端电连接的晶体管的驱动负载较大的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面、提供一种移位寄存器，该移位寄存器包括：第一输入子电路、第一输出子电路、第二输入子电路以及第二输出子电路；其中，第一输入子电路，与第一时钟信号端、第一电压端、输入信号端电连接；所述第一输入子电路配置为，在来自所述第一时钟信号端的信号以及所述第一电压端的信号的控制下，将所述输入信号端的输入信号输出；第一输出子电路，与所述第一输入子电路、第二时钟信号端、输出端电连接；所述第一输出子电路配置为，接收所述第一输入子电路的输出信号，并在来自所述第一输入子电路的输出信号的控制下，将所述第二时钟信号端的信号传输至所述输出端；第二输入子电路，与所述第一时钟信号端、第一电压端以及第二电压端电连接；所述第二输入子电路配置为，在来自所述第一时钟信号端的控制下，将所述第一电压端的信号输出；第二输出子电路，与所述第二输入子电路、第二电压端以及输出端电连接；所述第二输出子电路配置为，接收所述第二输入子电路的输出信号，并在来自所述第二输入子电路的输出信号的控制下，将所述第二电压端的信号输出至所述输出端。
在一些实施例中，所述第二输入子电路包括：第一晶体管和第二晶体管；所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一电压端电连接；所述第二晶体管的栅极与所述输出端电连接，所述第二晶体管的第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述第二电压端电连接。
在一些实施例中，所述第一输入子电路包括：第三晶体管；所述第三晶体管的栅极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第一输出子电路电连接。
在一些实施例中，所述第一输入子电路还包括：第四晶体管，所述第四晶体管的栅极与所述第一电压端电连接，所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与所述第一输出子电路电连接。
在一些实施例中，还包括：第三输入子电路，与所述第一输入子电路、所述第二输入子电路、所述第二时钟信号端以及所述第二电压端电连接；所述第三输入子电路配置为，在来自所述第二输入子电路的输出信号以及第二时钟信号端的信号的控制下，将所述第二电压端的信号传输至所述第一输入子电路。
在一些实施例中，所述第三输入子电路包括：第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三晶体管的第二极电连接；所述第六晶体管的栅极与所述第一晶体管的第二极电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第二电压端电连接。
在一些实施例中，所述第一输出子电路包括：第七晶体管和第一电容，所述第七晶体管的栅极与所述第一输入子电路电连接，所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与所述输出端电连接；所述第一电容的第一端与所述第七晶体管的栅极电连接，所述第一电容的第二端与所述第七晶体管的第二极电连接。
在一些实施例中，所述第二输出子电路包括：第八晶体管和第二电容；所述第八晶体管的栅极与所述第二输入子电路电连接，所述第八晶体管的第一极与所述第二电压端电连接，所述第八晶体管的第二极与所述输出端电连接；所述第二电容的第一端与所述第八晶体管的栅极电连接，所述第二电容的第二端与所述第八晶体管的第一极电连接。
第二方面、提供一种栅极驱动电路，该栅极驱动电路包括至少两级如上述第一方面所述的移位寄存器；其中，第一级移位寄存器的输入信号端用于接收输入信号；除所述第一级移位寄存器移位以外，其余所述移位寄存器的输入信号端连接上一级所述移位寄存器的输出端。
第三方面、提供一种显示装置，该显示装置包括如上述第二方面所述的栅极驱动电路。
第四方面、提供一种用于驱动如上述第一方面所述的移位寄存器的驱动方法，所述驱动方法包括在多个图像帧内对所述移位寄存器的驱动方法；其中，一图像帧包括第一阶段、第二阶段以及第三阶段；在所述一图像帧内，所述驱动方法包括：在所述第一阶段，在第一输入子电路、第二输入子电路的控制下，第二时钟信号端的信号通过第一输出子电路输出至输出端，第二电压端的信号通过第二输出子电路输出至输出端；在所述第二阶段，在所述第一输入子电路、所述第二输入子电路的控制下，所述第二时钟信号端的信号通过所述第一输出子电路输出至所述输出端；在所述第三阶段，在所述第一输入子电路、所述第二输入子电路的控制下，所述第二电压端的信号通过所述第二输出子电路输出至所述输出端。
在一些实施例中，在所述一图像帧内，所述驱动方法还包括：第四阶段；在所述第四阶段，在所述第一输入子电路、所述第二输入子电路以及所述第三输入子电路的控制下，所述第二电压端的信号通过所述第二输出子电路输出至所述输出端。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，由于本发明实施例的移位寄存器中的第一输入子电路控制第一输出子电路；第二输入子电路控制第二输出子电路，并且第一输入子电路和第二输入子电路单独工作，互相不连接，因此，第一输入子电路中与输入信号端电连接的晶体管只需要驱动第一输出子电路中的晶体管，不需要驱动第二输入子电路中的晶体管，从而能够减小第一输入子电路中与输入信号端电连接的晶体管的驱动负载，使第一输入子电路中与输入信号端电连接的晶体管的尺寸减小，有利于窄边框。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示面板的结构示意图；
图2为本发明实施例提供的一种显示面板的栅极驱动架构图；
图3为相关技术提供的一种移位寄存器的部分结构图；
图4为本发明实施例提供的一种移位寄存器的结构图；
图5为本发明实施例提供的另一种移位寄存器的结构图；
图6为本发明实施例提供的又一种移位寄存器的结构图；
图7为本发明实施例提供的一种移位寄存器的驱动时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本发明实施例中，“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动集成电路(Integrated Circuit，简称IC)以及其他电子配件等。
上述的显示装置可以为有机发光二极管(Organic Light Emitting Diode，OLED)显示装置，有机发光二极管作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。
在此基础上，上述的显示面板可以为有机发光二极管显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明实施例对此不做具体限定。
如图1所示，上述显示面板100包括：显示区AA(Active Area，有效显示区)和位于显示区AA的至少一侧的周边区BB。图1中以周边区BB围绕显示区AA一圈进行示意。
上述显示面板100包括设置在显示区AA中的多种颜色的亚像素P(sub pixel)，该多种颜色的亚像素P至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色可以为三基色(例如红色、绿色和蓝色)。
为了便于说明，本发明实施例中，上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向排列Y排列成一排的亚像素P称为同一列亚像素。
如图2所示，每一(行/列)亚像素P中均设置有像素电路S，该像素电路S包括多个晶体管T(图2中以像素电路S包括两个晶体管T为例进行示意)。该像素电路S与发光器件L电连接，用于驱动发光器件L发光。其中，位于同一行的像素电路S与同一条栅线GL(Gate Line)连接，位于同一列的像素电路S与同一条数据线DL(Data Line)连接。
参考图1所示，显示面板100的周边区BB设置有栅极驱动电路01和数据驱动电路02。在一些实施例中，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板100中的像素电路，进而驱动发光器件L发光，使相应亚像素P进行显示。
在一些实施例中，上述栅极驱动电路01可以为栅极驱动IC，该栅极驱动IC与显示面板100的阵列基板绑定。在另一些实施例中，上述栅极驱动电路01可以为GOA电路，在此情况下，上述栅极驱动电路01直接集成在显示面板100的阵列基板中。其中，将栅极驱动电路01设置在阵列基板中相比于以栅极驱动IC的形式与阵列基板绑定，一方面，可以降低显示面板100的制作成本；另一方面，还可以窄化显示装置的边框宽度。以下实施例均是以栅极驱动电路01为GOA电路为例进行说明。
需要说明的是，图1和图2仅是示意的，以在显示面板100的周边区BB的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即以单侧驱动为例进行说明的。在另一些实施例中，可以在显示面板100的周边区BB中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，可以在显示面板100的周边区BB中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本发明以下实施例均是以单侧驱动为例进行说明的。
本发明实施例中，如图2所示，栅极驱动电路01包括N级级联的移位寄存器(RS1、RS2······RS(N))，在此情况下，显示面板100中包括N级级联的移位寄存器(RS1、RS2······RS(N))分别一一对应连接的N条栅线(G1、G2、······G(N))，其中N为正整数。
对于上述移位寄存器RS而言，在一些实施例中，如图2所示，栅极驱动电路01的移位寄存器(RS1、RS2······RS(N))包括输出端Output，从而通过输出端Output向与其连接的栅线GL输出栅极扫描信号。
需要说明的是，本发明实施例中，移位寄存器通过输出端Output向与其连接的栅线GL输出选通信号Gate。
另外，在一些实施例中，如图2所示，本发明实施例中，栅极驱动电路01的移位寄存器(RS1、RS2······RS(N))中还设置有输入信号端Input，并且栅极驱动电路01中各级移位寄存器的电路结构相同。
在此基础上，栅极驱动电路01中各级移位寄存器RS的级联结构可为：
第一级移位寄存器RS1的输入信号端Input与起始信号端GSTV电连接，用于接收输入信号；除第一级移位寄存器RS1以外，其余移位寄存器的输入信号端Input连接上一级移位寄存器的输出端Output。
图3为相关技术提供的一种移位寄存器电路的结构示意图。如图3所示，相关技术提供的移位寄存器包括第一输入子电路10、第一输出子电路20、第二输入子电路30以及第二输出子电路40；其中，第一输入子电路10与第一输出子电路11以及第二输入子电路20电连接，并且第一输入子电路10还与输入信号端Input电连接，而输入信号端Input与起始信号端GSTV电连接，在输入信号端Input接收到起始信号端GSTV的信号后，对应的第一输出子电路11和第二输入子电路20中的晶体管T导通，例如图3所示的晶体管T3和晶体管T6，也就是说，第一输入子电路10中连接输入信号端Input的晶体管(例如晶体管T2)需要驱动第一输出子电路11和第二输入子电路20中的晶体管T，导致第一输入子电路10中连接输入信号端Input的晶体管所需要的驱动负载较大，进而导致第一输入子电路10中连接输入信号端Input的晶体管的尺寸较大，不利于窄边框。
基于上述存在的技术问题，如图4所示，本发明的一些实施例提供一种移位寄存器RS，该移位寄存器RS包括第一输入子电路10、第一输出子电路20、第二输入子电路30以及第二输出子电路40。
其中，第一输入子电路10与第一时钟信号端CK1、第一电压端VGL、输入信号端Input电连接；第一输入子电路10配置为，在来自第一时钟信号端CK1的信号以及第一电压端VGL的信号的控制下，将输入信号端Input的输入信号输出。
第一输出子电路20与第一输入子电路10、第二时钟信号端CK2、输出端Output电连接；第一输出子电路20配置为，接收第一输入子电路10的输出信号，并在来自第一输入子电路10的输出信号的控制下，将第二时钟信号端CK2的信号传输至输出端Output。
第二输入子电路30与第一时钟信号端CK1、第一电压端VGL以及第二电压端VGH电连接；第二输入子电路30配置为，在来自第一时钟信号端CK1的控制下，将第一电压端VGL的信号输出。
第二输出子电路40与第二输入子电路30、第二电压端VGH以及输出端Output电连接；第二输出子电路40配置为，接收第二输入子电路30的输出信号，并在来自第二输入子电路30的输出信号的控制下，将第二电压端VGH的信号输出至输出端Output。
需要说明的是，第一，本发明实施例中，输入信号端Input的输入信号为起始信号GSTV。第二，本发明实施例是以第一电压端VGH输入高电平信号，第二电压端VGL输入低电平信号为例进行的说明。其中，高电平信号与低电平信号时相对于接地端而言的，高电平信号的电位高于接地端，低电平信号的电位低于接地端。
基于上述，由于本发明实施例的移位寄存器RS中的第一输入子电路10控制第一输出子电路20；第二输入子电路30控制第二输出子电路40，并且第一输入子电路10和第二输入子电路30单独工作，互相不连接，因此，第一输入子电路10中与输入信号端Input电连接的晶体管只需要驱动第一输出子电路20中的晶体管，不需要驱动第二输入子电路30中的晶体管，从而能够减小第一输入子电路10中与输入信号端Input电连接的晶体管的驱动负载，使第一输入子电路10中与输入信号端Input电连接的晶体管的尺寸减小，有利于窄边框。
在一些实施例中，如图5所示，该移位寄存器RS还包括第三输入子电路50；第三输入子电路50与第一输入子电路10、第二输入子电路30、第二时钟信号端CK2以及第二电压端VGH电连接；第三输入子电路50配置为，在来自第二输入子电路30的输出信号以及第二时钟信号端CK2的信号的控制下，将第二电压端VGH的信号传输至第一输入子电路10。
此处，例如，第二输入子电路30的输出信号以及第二时钟信号端CK2的信号被配置为低电平信号。在此情况下，第二电压端VGH的信号通过第三输入子电路50传输至第一输入子电路10。
例如，第一输入子电路10的输出信号被配置为高电平信号，第二电压端VGH的信号被配置为高电平信号，以使得最终输入至第一输出子电路20的信号包括第一输入子电路10的输出信号以及第二电压端VGH的信号，第二电压端VGH的信号用于补偿第一输出子电路20所需要的电压，以使第一输出子电路20的信号保持稳定。
综上所述，在移位寄存器RS还包括第三输入子电路50的情况下，由于第三输入子电路50与第一输入子电路10、第二输入子电路30、第二时钟信号端CK2以及第二电压端VGH电连接；第三输入子电路50配置为，在来自第二输入子电路30的输出信号以及第二时钟信号端CK2的信号的控制下，将第二电压端VGH的信号传输至第一输入子电路10，又由于第一输出子电路20接收来自第一输入子电路10的输出信号，而此时第一输入子电路10的输出信号还包括第二电压端VGH的信号，因此第二电压端VGH的信号可以用于补偿第一输出子电路20所需要的电压，以使第一输出子电路20的信号保持稳定。
如图6所示，以下对移位寄存器RS中的各个子电路的具体结构进行详细说明。
需要说明的是，本发明实施例对移位寄存器RS的各个子电路中的晶体管的类型不做限定。晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；为了方便说明，以下实施例均是以所有晶体管为P型晶体管为例进行说明。
具体地，第二输入子电路30包括第一晶体管T1和第二晶体管T2。
其中，第一晶体管T1的栅极与第一时钟信号端CK1电连接，第一晶体管T1的第一极与第一电压端VGL电连接；第二晶体管T2的栅极与输出端Output电连接，第二晶体管T2的第一极与第一晶体管T1的第二极电连接，第二晶体管T2的第二极与第二电压端VGH电连接。
在第二输入子电路30包括第一晶体管T1和第二晶体管T2时，由于第一晶体管T1的栅极与第一时钟信号端CK1电连接，即第一时钟信号端CK1控制第一晶体管T1的导通或关断；第二晶体管T2的栅极与输出端Output电连接，即输出端Output控制第二晶体管T2的导通或关断，也就是说，第二输入子电路30包括的晶体管均不需要第一输入子电路10中的晶体管控制，从而能够减小第一输入子电路10中的晶体管的驱动负载，使第一输入子电路10中的晶体管的尺寸减小，有利于窄边框。
需要说明的是，第二输入子电路30还可以包括至少一个与第一晶体管T1和/或第二晶体管T2并联的晶体管。上述仅仅是对第二输入子电路30的举例说明，其它与第二输入子电路30功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。
第一输入子电路10包括第三晶体管T3。其中，第三晶体管T3的栅极与第一时钟信号端CK1电连接，第三晶体管T3的第一极与输入信号端Input电连接，第三晶体管T3的第二极与第一输出子电路20电连接。
示例性的，第一时钟信号端CK1的信号被配置为低电平信号，第三晶体管T3导通，输入信号端Input的输入信号GSTV通过第三晶体管T3输出，并输出至第一输出子电路20。
在一些实施例中，如图6所示，第一输入子电路10还包括第四晶体管T4。其中，第四晶体管T4的栅极与第一电压端VGL电连接，第四晶体管T4的第一极与第三晶体管T3的第二极电连接，第四晶体管T4的第二极与第一输出子电路20电连接。
需要说明的是，第一输入子电路10还可以包括至少一个与第三晶体管T3和/或第四晶体管T4并联的晶体管。上述仅仅是对第一输入子电路10的举例说明，其它与第一输入子电路10功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。
在移位寄存器RS还包括第三输入子电路50的情况下，示例性的，如图6所示，第三输入子电路50包括第五晶体管T5和第六晶体管T6。
其中，第五晶体管T5的栅极与第二时钟信号端CK2电连接，第五晶体管T5的第一极与第三晶体管T3的第二极电连接；第六晶体管T6的栅极与第一晶体管T1的第二极电连接，第六晶体管T6的第一极与第五晶体管T5的第二极电连接，第六晶体管T6的第二极与第二电压端VGH电连接。
由于第三输入子电路50还与第二输入子电路30电连接，第二输入子电路30与第二输出子电路40电连接；第二输入子电路30包括第一晶体管T1和第二晶体管T2，在此基础上，第六晶体管T6的栅极还与第二晶体管T2的第二极、以及第二输出子电路40电连接。
在第一输入子电路10还包括第四晶体管T4的情况下，第五晶体管T5的第一极还与第四晶体管T4的第一极电连接。
示例性的，如图6所示，第二时钟信号端CK2的信号被配置为低电平信号，第五晶体管T5导通，控制第一节点N1的信号为低电平信号，第六晶体管T6导通，因此第二电压端VGH的信号通过第五晶体管T5和第六晶体管T6传输至第一输入子电路10，并由第一输入子电路10传输至第一输出子电路20，以补偿第一输出子电路20所需要的电压，使第一输出子电路20的信号保持稳定。
需要说明的是，第三输入子电路50还可以包括至少一个与第五晶体管T5和/或第六晶体管T6并联的晶体管。上述仅仅是对第三输入子电路50的举例说明，其它与第三输入子电路50功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。
第一输出子电路20包括第七晶体管T7和第一电容C1。其中，第七晶体管T7的栅极与第一输入子电路10电连接，第七晶体管T7的第一极与第二时钟信号端CK2电连接，第七晶体管T7的第二极与输出端Output电连接；第一电容C1的第一端a与第七晶体管T7的栅极电连接，第一电容C1的第二端b与第七晶体管T7的第二极电连接。
由于第七晶体管T7的第二极与输出端Output电连接，因此第一电容C1的第二端b还与输出端Output电连接。
在第一输入子电路10包括第三晶体管T3的情况下，第七晶体管T7的栅极与第三晶体管T3的第二极电连接。在第一输入子电路10还包括第四晶体管T4的情况下，第七晶体管T7的栅极与第四晶体管T4的第二极电连接。
在上述实施例中，当第一输入子电路10还包括第四晶体管T4时，示例性的，第一时钟信号端CK1的信号被配置为高电平信号，第三晶体管T3关断，此时第三晶体管T3存在漏电流；并且由于第一电容C1的保持作用，第二节点N2保持上一阶段的信号，例如为低电平信号，此时第七晶体管T7导通；当第一电压端VGL的信号被配置为低电平信号时，由于第一电容C1的自举作用，第二节点N2的电压为第一电压端VGL的电压的两倍，从而使第四晶体管T4的栅源电压差为正，因此第四晶体管T4实际上是关断的，从而第四晶体管T4可以阻止第二节点N2的电压传输至第三晶体管T3，保证了第三晶体管T3的信赖性。
在第一输出子电路20包括第七晶体管T7和第一电容C1的情况下，请继续参考图6所示，第五晶体管T5的第一极通过第四晶体管T4与第七晶体管T7的栅极电连接，由于第一电容C1的保持作用，第二节点N2的信号保持上一阶段的信号，例如为高电平信号，此时第七晶体管T7关断。在此基础上，示例性的，第二时钟信号端CK2的信号被配置为低电平信号，第五晶体管T5导通，控制第一节点N1的信号为低电平信号，第六晶体管T6导通，因此第二电压端VGH的信号通过第五晶体管T5和第六晶体管T6传输至第七晶体管T7的栅极，从而第二电压端VGH的信号能够确保第七晶体管T7持续关断，防止第二时钟信号端CK2的信号传输至输出端Output，确保输出端Output输出的信号的稳定性。
需要说明的是，第一输出子电路20还可以包括至少一个与第七晶体管T7并联的晶体管，和/或至少一个与第一电容C1并联的电容。上述仅仅是对第一输出子电路20的举例说明，其它与第一输出子电路20功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。
第二输出子电路40包括第八晶体管T8和第二电容C2。其中，第八晶体管T8的栅极与第二输入子电路30电连接，第八晶体管T8的第一极与第二电压端VGH电连接，第八晶体管T8的第二极与输出端Output电连接；第二电容C2的第一端a与第八晶体管T8的栅极电连接，第二电容C2的第二端b与第八晶体管T8的第一极电连接。
在第二输入子电路30包括第一晶体管T1和第二晶体管T2的情况下，第八晶体管T8的栅极与第一晶体管T1的第二极、以及第二晶体管T2的第一极电连接。又由于第二电容C2的第一端a与第八晶体管T8的栅极电连接，因此第一晶体管T1的第二极、以及第二晶体管T2的第一极还与第二电容C2的第一端a电连接。
参考图6所示，例如可以将每个像素P中的像素电路S等效为一个电容，例如图6所示的第三电容C3，因此在图6中，当移位寄存器的输出端Output与第三电容C3电连接时，也就是说，移位寄存器的输出端Output与像素电路S电连接。
需要说明的是，第二输出子电路40还可以包括至少一个与第八晶体管T8并联的晶体管，和/或至少一个与第二电容C2并联的电容。上述仅仅是对第二输出子电路40的举例说明，其它与第二输出子电路40功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。
需要说明的是，本发明实施例提供的移位寄存器RS中所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，简称TFT)、场效应晶体管(Metal Oxide Semiconductor，简称MOS)或其它特性相同的开关晶体管，本发明实施例中均以场效应晶体管为例进行说明。
移位寄存器RS中所采用的晶体管的第一极为晶体管的源极和漏极中的一者，第二极为晶体管的源极和漏极中的另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。
另外，在本发明实施例中的电容(例如图6中的第一电容C1、第二电容C2)可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
基于上述实施例所述的移位寄存器RS的结构，本发明的一些实施例提供了一种移位寄存器RS的驱动方法。
结合图6所示的移位寄存器RS以及图7所示时序图，一图像帧包括第一阶段P1、第二阶段P2、第三阶段P3以及第四阶段P4。
在移位寄存器RS包括第一输入子电路10、第一输出子电路20、第二输入子电路30、第二输出子电路40以及第三输入子电路50的情况下，在第一阶段P1，在第一输入子电路10、第二输入子电路30的控制下，第二时钟信号端CK2的信号通过第一输出子电路20输出至输出端Output，第二电压端VGH的信号通过第二输出子电路40输出至输出端Output。
在第二阶段P2，在第一输入子电路10、第二输入子电路30的控制下，第二时钟信号端CK2的信号通过第一输出子电路20输出至输出端Output。
在第三阶段P3，在第一输入子电路10、第二输入子电路30的控制下，第二电压端VGH的信号通过第二输出子电路40输出至输出端Output。
在第四阶段P4，在第一输入子电路10、第二输入子电路30以及第三输入子电路50的控制下，第二电压端VGH的信号通过第二输出子电路40输出至输出端Output。
示例性的，以下结合图7对图6所示的移位寄存器RS在一图像帧的驱动过程进行详细地说明。在下面的描述中，以移位寄存器RS中的各个晶体管为P型晶体管(不考虑晶体管的阈值电压的影响)，为例进行说明。
示例性的，在以下描述中，“0”表示低电平，“1”表示高电平。
在第一阶段P1，Input＝0，CK1＝0，CK2＝1。
在此情况下，第三晶体管T3在第一时钟信号端CK1的低电平信号的控制下导通，第四晶体管T4在第一电压端VGL的低电平信号的控制下导通，输入信号端Input输出低电平信号通过第三晶体管T3和第四晶体管T4至第二节点N2；第七晶体管T7在第二节点N2的低电平信号的控制下导通，第二时钟信号端CK2的高电平信号通过第七晶体管T7输出至输出端Output。
与此同时，第一晶体管T1在第一时钟信号端CK1的低电平信号的控制下导通，第一电压端VGL的低电平信号通过第一晶体管T1至第一节点N1；第八晶体管T8在第一节点N1的低电平信号的控制下导通，第二电压端VGH的高电平信号通过第八晶体管T8输出至输出端Output。
并且，由于第二时钟信号端CK2的高电平信号通过第七晶体管T7输出至输出端Output，因此第二晶体管T2在输出端Output的控制下关断，使第二电压端VGH的高电平信号不会通过第二晶体管T2影响第一节点N1的电压，保证第八晶体管T8处于导通状态。
另外，在第一阶段P1，第五晶体管T5在第二时钟信号CK2的高电平信号的控制下关断，第六晶体管T6在第一节点N1的低电平信号的控制下导通。需要说明的是，第五晶体管T5和第六晶体管T6在该阶段对其它晶体管的工作状态不造成影响。
综上所述，在第一阶段P1，输出端Output的输出信号为高电平信号；并且由于第七晶体管T7和第八晶体管T8在该阶段均导通，因此输出端Output的输出信号包括第二时钟信号端CK2的高电平信号和第二电压端VGH的高电平信号。
在第二阶段P2，Input＝1，CK1＝1，CK2＝0。
在此情况下，第三晶体管T3在第一时钟信号端CK1的高电平信号的控制下关断，由于第一电容C1的保持作用，因此第二节点N2保持第一阶段P1的低电平信号，第七晶体管T7在第二节点N2的低电平信号的控制下导通，第二时钟信号端CK2的低电平信号通过第七晶体管T7输出至输出端Output。
此处，由于第三晶体管T3关断，输入信号端Input输出高电平信号，导致第三晶体管T3存在漏电流。在此基础上，当第一电压端VGL的信号为低电平信号时，由于第一电容C1的自举作用，第二节点N2的电压为第一电压端VGL的电压的两倍，从而使第四晶体管T4的栅源电压差为正，因此第四晶体管T4实际上是关断的，从而第四晶体管T4可以阻止第二节点N2的低电平信号传输至第三晶体管T3，保证了第三晶体管T3的信赖性。
示例性的，由于第一电容C1的保持作用以及自举作用，第二节点N2的电压例如为-10V，即第四晶体管T4的源极电压Vs为-10V；当第一电压端VGL的信号被配置为低电平信号时，第一电压端VGL的电压例如为-5V，即第四晶体管T4的栅极电压Vg为-5V。在此基础上，第四晶体管T4的栅源电压差Vgs＝Vg-Vs＝-5V-(-10)V＝5V，即第四晶体管T4的栅源电压差为正。应该理解到，P型晶体管的栅源电压差为正时，晶体管实际上是关断的，因此，此时的第四晶体管T4关断。
由于输出端Output的输出信号为低电平信号，第二晶体管T2在输出端Output的低电平信号的控制下导通，第二电压端VGH的高电平信号通过第二晶体管T2传输至第一节点N1；与此同时，第八晶体管T8在第一节点N1的高电平信号的控制下关断。
另外，在第二阶段P2，第五晶体管T5在第二时钟信号CK2的低电平信号的控制下导通，第六晶体管T6在第一节点N1的高电平信号的控制下关断。需要说明的是，第五晶体管T5和第六晶体管T6在该阶段对其它晶体管的工作状态不造成影响。
综上所述，在第二阶段P2，输出端Output的输出信号为低电平信号；并且在第二晶体管T2的控制下第八晶体管T8关断，从而能够防止第二电压端VGH的高电平信号传输至输出端Output，影响输出端Output的输出信号。
在第三阶段P3，Input＝1，CK1＝0，CK2＝1。
在此情况下，第一晶体管T1在第一时钟信号端CK1的低电平信号的控制下导通，第四晶体管T4在第一电压端VGL的低电平信号的控制下导通，输入信号端Input输出高电平信号通过第三晶体管T3和第四晶体管T4至第二节点N2；第七晶体管T7在第二节点N2的高电平信号的控制下关断。
与此同时，第一晶体管T1在第一时钟信号端CK1的低电平信号的控制下导通，第一电压端VGL的低电平信号通过第一晶体管T1至第一节点N1；第八晶体管T8在第一节点N1的低电平信号的控制下导通，第二电压端VGH的高电平信号通过第八晶体管T8输出至输出端Output。
由于输出端Output的输出信号为高电平信号，第二晶体管T2在输出端Output的高电平信号的控制下关断，使第二电压端VGH的高电平信号不会通过第二晶体管T2影响第一节点N1的电压，保证第八晶体管T8处于导通状态。
另外，在第三阶段P3，第五晶体管T5在第二时钟信号CK2的高电平信号的控制下关断，第六晶体管T6在第一节点N1的低电平信号的控制下导通。需要说明的是，第五晶体管T5和第六晶体管T6在该阶段对其它晶体管的工作状态不造成影响。
综上所述，在第三阶段P3，输出端Output保持高电平信号输出。
在第四阶段P4，Input＝1，CK1＝1，CK2＝0。
在此情况下，第三晶体管T3在第一时钟信号端CK1的高电平信号的控制下关断，由于第一电容C1的保持作用，因此第二节点N2保持第三阶段P3的高电平信号，第七晶体管T7在第二节点N2的高电平信号的控制下关断。
与此同时，第一晶体管T1在第一时钟信号端CK1的高电平信号的控制下关断，由于第二电容C的保持作用，因此第一节点N1保持第三阶段P3的低电平信号，第八晶体管T8在第一节点N1的低电平信号的控制下导通，第二电压端VGH的高电平信号通过第八晶体管T8输出至输出端Output。
由于输出端Output的输出信号为高电平信号，因此第二晶体管T2在输出端Output的控制下关断，使第二电压端VGH的高电平信号不会通过第二晶体管T2影响第一节点N1的电压，保证第八晶体管T8处于导通状态。
另外，在第三阶段P3，第五晶体管T5在第二时钟信号CK2的低电平信号的控制下导通，第六晶体管T6在第一节点N1的低电平信号的控制下导通，在此基础上，第二电压端VGH的高电平信号通过第五晶体管T5、第六晶体管T6以及第四晶体管T4输出至第二节点N2，确保第七晶体管T7在第二节点N2的控制下处于关断状态，从而第二时钟信号CK2的低电平信号不会影响输出端Output的输出信号，保证输出端Output的输出信号为高电平输出。
综上所述，在第三阶段P3，输出端Output的输出信号为高电平信号；并且由于第五晶体管T5和第六晶体管T6均导通，第二电压端VGH的高电平信号通过第五晶体管T5和第六晶体管T6输出至第二节点N2，确保第七晶体管T7在第二节点N2的控制下处于关断状态。
需要说明的是，下一图像帧内该移位寄存器RS的工作过程与上述实施例的一帧图像内的移位寄存器RS的工作过程相同，包括上述事实中的第一阶段P1、第二阶段P2、第三阶段P3以及第四阶段P4。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器，其特征在于，包括：
第一输入子电路，与第一时钟信号端、第一电压端、输入信号端电连接；所述第一输入子电路配置为，在来自所述第一时钟信号端的信号以及所述第一电压端的信号的控制下，将所述输入信号端的输入信号输出；
第一输出子电路，与所述第一输入子电路、第二时钟信号端、输出端电连接；所述第一输出子电路配置为，接收所述第一输入子电路的输出信号，并在来自所述第一输入子电路的输出信号的控制下，将所述第二时钟信号端的信号传输至所述输出端；
第二输入子电路，与所述第一时钟信号端、第一电压端以及第二电压端电连接；所述第二输入子电路配置为，在来自所述第一时钟信号端的控制下，将所述第一电压端的信号输出；
第二输出子电路，与所述第二输入子电路、第二电压端以及输出端电连接；所述第二输出子电路配置为，接收所述第二输入子电路的输出信号，并在来自所述第二输入子电路的输出信号的控制下，将所述第二电压端的信号输出至所述输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入子电路包括：
第一晶体管，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一电压端电连接；
第二晶体管，所述第二晶体管的栅极与所述输出端电连接，所述第二晶体管的第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述第二电压端电连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入子电路包括：
第三晶体管，所述第三晶体管的栅极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第一输出子电路电连接。
4.根据权利要求3所述的移位寄存器，其特征在于，所述第一输入子电路还包括：
第四晶体管，所述第四晶体管的栅极与所述第一电压端电连接，所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与所述第一输出子电路电连接。
5.根据权利要求1-4任一项所述的移位寄存器，其特征在于，还包括：
第三输入子电路，与所述第一输入子电路、所述第二输入子电路、所述第二时钟信号端以及所述第二电压端电连接；所述第三输入子电路配置为，在来自所述第二输入子电路的输出信号以及第二时钟信号端的信号的控制下，将所述第二电压端的信号传输至所述第一输入子电路。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第三输入子电路包括：
第五晶体管，所述第五晶体管的栅极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述第三晶体管的第二极电连接；
第六晶体管，所述第六晶体管的栅极与所述第一晶体管的第二极电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第二电压端电连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出子电路包括：
第七晶体管，所述第七晶体管的栅极与所述第一输入子电路电连接，所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与所述输出端电连接；
第一电容，所述第一电容的第一端与所述第七晶体管的栅极电连接，所述第一电容的第二端与所述第七晶体管的第二极电连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出子电路包括：
第八晶体管，所述第八晶体管的栅极与所述第二输入子电路电连接，所述第八晶体管的第一极与所述第二电压端电连接，所述第八晶体管的第二极与所述输出端电连接；
第二电容，所述第二电容的第一端与所述第八晶体管的栅极电连接，所述第二电容的第二端与所述第八晶体管的第一极电连接。
9.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-8任一项所述的移位寄存器；
第一级移位寄存器的输入信号端用于接收输入信号；
除所述第一级移位寄存器移位以外，其余所述移位寄存器的输入信号端连接上一级所述移位寄存器的输出端。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
11.一种用于驱动如权利要求1-8任一项所述的移位寄存器的驱动方法，其特征在于，包括在多个图像帧内对所述移位寄存器的驱动方法；其中，一图像帧包括第一阶段、第二阶段以及第三阶段；
在所述一图像帧内，所述驱动方法包括：
在所述第一阶段，在第一输入子电路、第二输入子电路的控制下，第二时钟信号端的信号通过第一输出子电路输出至输出端，第二电压端的信号通过第二输出子电路输出至输出端；
在所述第二阶段，在所述第一输入子电路、所述第二输入子电路的控制下，所述第二时钟信号端的信号通过所述第一输出子电路输出至所述输出端；
在所述第三阶段，在所述第一输入子电路、所述第二输入子电路的控制下，所述第二电压端的信号通过所述第二输出子电路输出至所述输出端。
12.根据权利要求11所述的驱动方法，其特征在于，在所述一图像帧内，所述驱动方法还包括：第四阶段；
在所述第四阶段，在所述第一输入子电路、所述第二输入子电路以及所述第三输入子电路的控制下，所述第二电压端的信号通过所述第二输出子电路输出至所述输出端。
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