CN113113071A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，属于显示技术领域。该移位寄存器单元中，输入电路仅需在开启控制端和第一时钟端的控制下，即可将第一电源信号可靠传输至上拉节点，以为上拉节点充电。下拉控制电路仅需在第一时钟端和第二时钟端的控制下，即能够可靠控制下拉节点的电位。如此可知，相对于相关技术，本公开提供的移位寄存器单元包括的各电路仅需在较少数量的控制端的控制下即可正常工作，相应的，各电路的结构可以较为简单，有利于显示装置的窄边框设计。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元与一行像素电路中的各发光控制端耦接，用于为发光控制端提供发光控制信号。像素电路能够在该发光控制信号的控制下，驱动所耦接的发光元件发光。

相关技术中，每个移位寄存器单元一般包括：输入电路、输出电路、下拉控制电路和下拉电路。输入电路用于在至少两个时钟端和一个电源端的控制下，为上拉节点充电。输出电路用于在该上拉节点的控制下，通过输出端向像素电路输出发光控制信号。下拉控制电路用于在开启控制端、至少两个时钟端以及至少两个电源端的控制下，控制下拉节点的电位。下拉电路用于在该下拉节点的控制下，对上拉节点和输出端进行下拉降噪。

但是，因相关技术中移位寄存器单元包括的各电路中，部分电路需在较多数量的控制端的控制下才能正常工作，导致部分电路的结构较为复杂，不利于显示装置的窄边框设计。

发明内容

本公开实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可以解决相关技术中不利于窄边框设计的问题。所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入电路、下拉控制电路、下拉电路和输出电路；

所述输入电路分别与第一电源端、第一时钟端、参考节点和上拉节点耦接，所述输入电路用于接收开启控制端提供的开启控制信号，响应于所述开启控制信号控制所述第一电源端与所述参考节点的通断，以及用于响应于所述第一时钟端提供的第一时钟信号，控制所述参考节点与所述上拉节点的通断；

所述下拉控制电路分别与所述开启控制端、所述第一时钟端、所述参考节点、第二时钟端、第二电源端和下拉节点耦接，所述下拉控制电路用于响应于所述第二时钟端提供的第二时钟信号，控制所述开启控制端与所述下拉节点的通断，以及响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述下拉节点的通断；

所述下拉电路分别与所述下拉节点、所述第一电源端、所述第二电源端、所述参考节点、所述上拉节点和所述输出端耦接，所述下拉电路用于响应于所述下拉节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及控制所述第一电源端与所述输出端的通断；

所述输出电路分别与所述上拉节点、所述第二电源端和所述输出端耦接，所述输出电路用于响应于所述上拉节点的电位，控制所述第二电源端与所述输出端的通断。

可选的，所述下拉控制电路包括：第一控制子电路和第二控制子电路；

所述第一控制子电路分别与所述开启控制端、所述第二时钟端和所述下拉节点耦接；所述第一控制子电路用于响应于所述第二时钟信号，控制所述开启控制端与所述下拉节点的通断；

所述第二控制子电路分别与所述参考节点、所述第二电源端、所述第一时钟端和所述下拉节点耦接；所述第二控制子电路用于响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述下拉节点的通断。

可选的，所述第一控制子电路还与所述第一时钟端耦接，所述第一控制子电路还用于基于所述第一时钟信号，调节所述下拉节点的电位；

所述第一控制子电路包括：第一下拉控制晶体管和第一电容；所述第二控制子电路包括：第二下拉控制晶体管和第三下拉控制晶体管；

所述第一下拉控制晶体管的栅极与所述第二时钟端耦接，所述第一下拉控制晶体管的第一极与所述开启控制端耦接，所述第一下拉控制晶体管的第二极与所述下拉节点耦接；

所述第一电容的第一端与所述第一时钟端耦接，所述第一电容的第二端与所述下拉节点耦接；

所述第二下拉控制晶体管的栅极与所述参考节点耦接，所述第二下拉控制晶体管的第一极与所述第二电源端耦接，所述第二下拉控制晶体管的第二极与所述第三下拉控制晶体管的第一极耦接；

所述第三下拉控制晶体管的栅极与所述第一时钟端耦接，所述第三下拉控制晶体管的第二极与所述下拉节点耦接。

可选的，所述下拉节点包括：第一下拉节点和第二下拉节点；所述下拉控制电路还包括：第三控制子电路；

所述第三控制子电路分别与目标电源端、所述第一下拉节点和所述第二下拉节点耦接，所述第三控制子电路用于响应于所述目标电源端提供的目标电源信号，控制所述第一下拉节点与所述第二下拉节点的通断，所述目标电源端为所述第一电源端或所述第二电源端；

所述第一控制子电路和所述第二控制子电路均与所述第一下拉节点耦接，所述第一控制子电路用于响应于所述第二时钟信号，控制所述开启控制端与所述第一下拉节点的通断，所述第二控制子电路用于响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述第一下拉节点的通断；

所述下拉电路与所述第二下拉节点耦接，所述下拉电路用于响应于所述第二下拉节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及控制所述第一电源端与所述输出端的通断。

可选的，所述第三控制子电路包括：第四下拉控制晶体管；

所述第四下拉控制晶体管的栅极与所述目标电源端耦接，所述第四下拉控制晶体管的第一极与所述第一下拉节点耦接，所述第四下拉控制晶体管的第二极与所述第二下拉节点耦接；

其中，若所述第四下拉控制晶体管为N型晶体管，则所述目标电源端为所述第二电源端，若所述第四下拉控制晶体管为P型晶体管，则所述目标电源端为所述第一电源端。

可选的，所述第二下拉节点包括：第一子节点和第二子节点；所述第二控制子电路包括：第一控制单元和第二控制单元；

所述第一控制单元分别与所述参考节点、所述第二电源端和所述第一子节点耦接，所述第一控制单元用于响应于所述参考节点的电位，控制所述第二电源端与所述第一子节点的通断；

所述第二控制单元分别与所述第一时钟端、所述第一子节点和所述第一下拉节点耦接，所述第二控制单元用于响应于所述第一时钟信号，控制所述第一子节点与所述第一下拉节点的通断；

所述第三控制子电路与所述第二子节点耦接，所述第三控制子电路用于响应于所述目标电源信号，控制所述第一下拉节点与所述第二子节点的通断；

所述下拉电路分别与所述第一子节点和所述第二子节点耦接，所述下拉电路用于响应于所述第一子节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及响应于所述第二子节点的电位，控制所述第一电源端与所述输出端的通断；

其中，所述第一控制单元为所述第二控制子电路包括的第二下拉控制晶体管；所述第二控制单元为所述第二控制子电路包括的第三下拉控制晶体管。

可选的，所述输入电路还与所述下拉节点耦接，所述输入电路用于接收所述下拉控制电路传输至所述下拉节点的所述开启控制信号；

或者，所述输入电路还与所述开启控制端耦接。

可选的，所述输入电路还与所述第二电源端耦接，所述输入电路还用于基于所述第二电源信号调节所述参考节点的电位。

可选的，所述输入电路与所述下拉节点耦接；所述输入电路包括：第一输入子电路和第二输入子电路；

所述第一输入子电路分别与所述下拉节点、所述第一电源端、所述第二电源端和所述参考节点耦接，所述第一输入子电路用于响应于所述下拉节点的电位，控制所述第一电源端与所述参考节点的通断，以及基于所述第二电源信号调节所述参考节点的电位；

所述第二输入子电路分别与所述第一时钟端、所述参考节点和所述上拉节点耦接，所述第二输入子电路用于响应于所述第一时钟信号，控制所述参考节点与所述上拉节点的通断。

可选的，所述第一输入子电路包括：第一输入晶体管和第二电容；所述第二输入子电路包括：第二输入晶体管；

所述第一输入晶体管的栅极与所述下拉节点耦接，所述第一输入晶体管的第一极与所述第一电源端耦接，所述第一输入晶体管的第二极与所述参考节点耦接；

所述第二电容的第一端与所述第二电源端耦接，所述第二电容的第二端与所述参考节点耦接；

所述第二输入晶体管的栅极与所述第一时钟端耦接，所述第二输入晶体管的第一极与所述参考节点耦接，所述第二输入晶体管的第二极与所述上拉节点耦接。

可选的，所述下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；

所述第一下拉晶体管的栅极、所述第二下拉晶体管的栅极和所述第三下拉晶体管的栅极均与所述下拉节点耦接，所述第一下拉晶体管的第一极和所述第二下拉晶体管的第一极均与所述第二电源端耦接，所述第三下拉晶体管的第一极与所述第一电源端耦接；所述第一下拉晶体管的第二极与所述参考节点耦接，所述第二下拉晶体管的第二极与所述上拉节点耦接，所述第三下拉晶体管的第二极与所述输出端耦接。

可选的，所述输出电路包括：输出晶体管和第三电容；

所述输出晶体管的栅极和所述第三电容的第一端均与所述上拉节点耦接，所述输出晶体管的第一极和所述第三电容的第二端均与所述第二电源端耦接，所述输出晶体管的第二极与所述输出端耦接。

可选的，所述输入电路中，用于控制所述第一电源端与所述参考节点的通断的第一输入晶体管为N型晶体管；

所述输入电路中，用于控制所述参考节点与所述上拉节点的通断的第二输入晶体管，所述下拉控制电路包括的下拉控制晶体管，所述下拉电路包括的下拉晶体管以及所述输出电路包括的输出晶体管均为P型晶体管。

另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述方面所述的移位寄存器单元；所述方法包括：

第一阶段，下拉控制电路响应于第一电位的第二时钟信号，控制下拉节点与开启控制端导通；下拉电路响应于所述下拉节点的电位，控制第二电源端分别与上拉节点和参考节点导通，以及控制第一电源端与输出端导通；

第二阶段，所述下拉电路响应于所述下拉节点的电位，控制所述第二电源端分别与所述上拉节点和所述参考节点导通，以及控制所述第一电源端与所述输出端导通；输入电路响应于所述第一电位的第一时钟信号，控制所述上拉节点与所述参考节点导通；

第三阶段，所述下拉控制电路响应于所述第一电位的第二时钟信号，控制所述下拉节点与所述开启控制端导通；所述输入电路响应于第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通；

第四阶段，所述输入电路响应于所述第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通，以及响应于所述第一电位的第一时钟信号，控制所述参考节点与所述上拉节点导通；输出电路响应于所述上拉节点的电位，控制所述第二电源端与所述输出端导通；所述下拉控制电路响应于所述参考节点的电位和所述第一电位的第一时钟信号，控制所述第二电源端与所述下拉节点导通；

第五阶段，所述下拉控制电路响应于所述第一电位的第二时钟信号，控制所述下拉节点与所述开启控制端导通；所述输入电路响应于所述第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通；所述输出电路响应于所述上拉节点的电位，控制所述第二电源端与所述输出端导通；

以及，在所述第五阶段之后再次执行所述第四阶段，且在所述第五阶段之后，所述开启控制信号的电位为第二电位。

又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元。

再一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述方面所述的栅极驱动电路，所述显示面板包括多个像素电路；

所述栅极驱动电路与所述像素电路中的发光控制端耦接，所述栅极驱动电路用于为所述发光控制端提供发光控制信号。

本公开提供的技术方案带来的有益效果至少可以包括：

本公开实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元中，输入电路仅需在开启控制端和第一时钟端的控制下，即可将第一电源信号可靠传输至上拉节点，以为上拉节点充电。下拉控制电路仅需在第一时钟端和第二时钟端的控制下，即能够可靠控制下拉节点的电位。如此可知，相对于相关技术，本公开实施例提供的移位寄存器单元包括的各电路仅需在较少数量的控制端的控制下即可正常工作，相应的，各电路的结构可以较为简单，有利于显示装置的窄边框设计。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种子像素的结构示意图；

图2是本公开实施例提供的一种子像素的驱动时序图；

图3是本公开实施例提供的一种移位寄存器单元的结构示意图；

图4是本公开实施例提供的另一种移位寄存器单元的结构示意图；

图5是本公开实施例提供的又一种移位寄存器单元的结构示意图；

图6是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图7是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图8是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图9是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图10是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图11是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图12是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图13是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图14是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图15是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图16是本公开实施例提供的一种移位寄存器单元的驱动方法流程图；

图17是本公开实施例提供的一种移位寄存器单元的驱动方法时序图；

图18是本公开实施例提供的一种移位寄存器单元在第一阶段的等效图；

图19是本公开实施例提供的一种移位寄存器单元在第二阶段的等效图；

图20是本公开实施例提供的一种移位寄存器单元在第三阶段的等效图；

图21是本公开实施例提供的一种移位寄存器单元在第四阶段的等效图；

图22是本公开实施例提供的一种移位寄存器单元在第五阶段的等效图；

图23是本公开实施例提供的一种移位寄存器单元各节点的仿真时序图；

图24是本公开实施例提供的一种移位寄存器单元各信号端的仿真时序图；

图25是本公开实施例提供的一种栅极驱动电路的结构示意图；

图26是本公开实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。

显示面板中一般包括多个子像素。参考图1，每个子像素可以包括相互耦接的像素电路10和发光元件L1。且像素电路10还可以分别与栅极信号端GATE、复位信号端RST、发光控制端EM、数据信号线DATA、复位信号线Vinit、驱动电源端Vdd和下拉电源端Vss等耦接。像素电路10可以基于所耦接的各信号端提供的信号、各电源端提供的信号和各信号线提供的信号，驱动发光元件L1发光。在本公开实施例中，耦接可以是指电连接。

其中，参考图2所示时序图可知，驱动发光元件发光的整个过程可以包括：复位阶段t01、数据写入阶段t02和发光阶段t03。在复位阶段t01，复位信号端RST提供的复位信号的电位可以为有效电位。在数据写入阶段t02，栅极信号端GATE提供的栅极驱动信号的电位可以为有效电位。在发光阶段t03，发光控制端EM听的发光控制信号的电位可以包括有效电位。

因图1所示像素电路10中各晶体管为P型晶体管，故参考图2可以看出，有效电位相对于无效电位可以为低电位。

以上各信号端提供的信号、各电源端提供的信号和各信号线提供的信号均可以由独立于像素电路的驱动电路来提供。本公开下述实施例提出一种为发光控制端提供发光控制信号的栅极驱动电路(也可以称为屏幕移位寄存器)。相对于相关技术中提供发光控制信号的栅极驱动电路而言，本公开实施例记载的栅极驱动电路中每个移位寄存器的结构均较为简单，所包括的薄膜晶体管的数量较少。如此，不仅可以有效减小最终传输的发光控制信号的电压损失，而且可以减少所需占用屏幕(即，显示面板)的面积，利于屏幕窄边框设计。

可选的，结合图1，目前常用的像素电路一般为7T1C(即，七个晶体管M1和一个电容C0)结构的电路，当然，还可以为其他结构，如6T1C。本公开实施例对此不做限定。

图3是本公开实施例提供的一种移位寄存器单元的结构示意图。如图3所示，该移位寄存器单元可以包括：输入电路01、下拉控制电路02、下拉电路03和输出电路04。

输入电路01可以分别与第一电源端VGL、第一时钟端CK、参考节点N1和上拉节点N2耦接。该输入电路01可以用于接收开启控制端STV提供的开启控制信号，并响应于开启控制信号控制第一电源端VGL与参考节点N1的通断。以及可以用于响应于第一时钟端CK提供的第一时钟信号，控制参考节点N1与上拉节点N2的通断。

例如，该输入电路01可以在开启控制信号的电位为第二电位时，控制第一电源端VGL与参考节点N1导通，以及可以在开启控制信号的电位为第一电位时，控制第一电源端VGL与参考节点N1断开连接。在第一电源端VGL与参考节点N1导通时，第一电源端VGL提供的第一电源信号即可以传输至参考节点N1。该输入电路01可以在第一时钟信号的电位为第一电位时，控制参考节点N1与上拉节点N2导通，以及可以在第一时钟信号的电位为第二电位时，控制参考节点N1与上拉节点N2断开连接。在参考节点N1与上拉节点N2导通时，参考节点N1的电位即可以传输至上拉节点N2。从而实现对上拉节点N2的充电。

需要说明的是，在本公开实施例中，输入电路01、下拉控制电路02、下拉电路03和输出电路04可以均包括一个或多个薄膜晶体管(以下简称晶体管)。其中，部分可以为P型晶体管，部分可以为N型晶体管。

还需要说明的是，本公开实施例记载的第一电位相对于第二电位可以为低电位，即第一电位相对于第二电位较小。且对于P型晶体管而言，第一电位可以为有效电位，第二电位可以为无效电位。对于N型晶体管而言，第二电位可以为有效电位，第一电位可以为无效电位。

下拉控制电路02可以分别与开启控制端STV、第一时钟端CK、参考节点N1、第二时钟端CB、第二电源端VGL和下拉节点N3耦接。下拉控制电路02可以用于响应于第二时钟端CB提供的第二时钟信号，控制开启控制端STV与下拉节点N3的通断，以及可以响应于参考节点N1的电位和第一时钟信号，控制第二电源端VGH与下拉节点N3的通断。

例如，该下拉控制电路02可以在第二时钟信号的电位为第一电位时，控制开启控制端STV与下拉节点N3导通，以及可以在第二时钟信号的电位为第二电位时，控制开启控制端STV与下拉节点N3断开连接。在开启控制端STV与下拉节点N3导通时，开启控制端STV提供的开启控制信号即可以传输至下拉节点N3。同理。该下拉控制电路02可以在参考节点N1的电位和第一时钟信号的电位均为第一电位时，控制第二电源端VGH与下拉节点N3导通，以及可以在参考节点N1的电位，和/或，第一时钟信号的电位均为第二电位时，控制第二电源端VGH与下拉节点N3断开连接。在第二电源端VGH与下拉节点N3导通时，第二电源端VGH提供的第二电源信号即可以传输至下拉节点N3。如此，即实现对下拉节点N3的电位的控制。其中，第二电源信号的电位相对于第一电源信号的电位可以为高电位。

下拉电路03可以分别与下拉节点N3、第一电源端VGL、第二电源端VGH、参考节点N1、上拉节点N2和输出端OUT耦接。下拉电路03可以用于响应于下拉节点N3的电位，控制第二电源端VGH与参考节点N1和上拉节点N2的通断，以及控制第一电源端VGL与输出端OUT的通断。

例如，下拉电路03可以在下拉节点N3的电位为第一电位时，控制第二电源端VGH与参考节点N1导通，控制第二电源端VGH与上拉节点N2导通，以及控制第一电源端VGL与输出端OUT导通。此时，第二电源端VGH提供的第二电源信号即可以传输至参考节点N1和上拉节点N2，且第一电源端VGL提供的第一电源信号即可以传输至输出端OUT。从而实现对参考节点N1、上拉节点N2和输出端OUT的下拉降噪。下拉电路03可以在下拉节点N3的电位为第二电位时，控制第二电源端VGH与参考节点N1断开连接，控制第二电源端VGH与上拉节点N2断开连接，以及控制第一电源端VGL与输出端OUT断开连接。

输出电路04可以分别与上拉节点N2、第二电源端VGH和输出端OUT耦接。输出电路04可以用于响应于上拉节点N2的电位，控制第二电源端VGH与输出端OUT的通断。

例如，输出电路04可以在上拉节点N2的电位为第一电位时，控制第二电源端VGH与输出端OUT导通，以及可以在上拉节点N2的电位为第二电位时，控制第二电源端VGH与输出端OUT断开连接。在第二电源端VGH与输出端OUT导通时，第二电源端VGH提供的第二电源信号即可以传输至输出端OUT。基于上述实施例记载可知，该第二电源信号即可以作为发光控制信号传输至图1所示的像素电路耦接的发光控制端EM。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元中，输入电路仅需在开启控制端和第一时钟端的控制下，即可将第一电源信号可靠传输至上拉节点，以为上拉节点充电。下拉控制电路仅需在第一时钟端和第二时钟端的控制下，即能够可靠控制下拉节点的电位。如此，相对于相关技术，该移位寄存器单元包括的各电路仅需在较少数量的控制端的控制下即可正常工作，相应的，各电路的结构可以较为简单，有利于显示装置的窄边框设计。

图4是本公开实施例提供的另一种移位寄存器单元的结构示意图。如图4所示，该下拉控制电路02可以包括：第一控制子电路021和第二控制子电路022。

其中，该第一控制子电路021可以分别与开启控制端STV、第二时钟端CB和下拉节点N3耦接。该第一控制子电路021可以用于响应于第二时钟信号，控制开启控制端STV与下拉节点N3的通断。

例如，该第一控制子电路021可以在第二时钟信号的电位为第一电位时，控制开启控制端STV与下拉节点N3导通，以及可以在第二时钟信号的电位为第二电位时，控制开启控制端STV与下拉节点N3断开连接。

该第二控制子电路022可以分别与参考节点N1、第二电源端VGH、第一时钟端CK和下拉节点N3耦接。该第二控制子电路022可以用于响应于参考节点N1的电位和第一时钟信号，控制第二电源端VGH与下拉节点N3的通断。

例如，第二控制子电路022可以在参考节点N1的电位和第一时钟信号的电位均为第一电位时，控制第二电源端VGH与下拉节点N3导通，以及可以在参考节点N1的电位为第二电位，和/或，第一时钟信号的电位为第二电位时，控制第二电源端VGH与下拉节点N3断开连接。

可选的，参考图4还可以看出，在本公开实施例中，第一控制子电路021还可以与第一时钟端CK耦接。基于此，该第一控制子电路021还可以基于第一时钟信号，调节下拉节点N3的电位。如此，可以确保下拉节点N3的稳定性。

可选的，上述实施例记载的下拉节点N3可以包括：第一下拉节点N31和第二下拉节点N32。基于此，参考图5所示的另一种移位寄存器单元可知，本公开实施例记载的下拉控制电路02还可以包括：第三控制子电路023。

该第三控制子电路023可以分别与目标电源端、第一下拉节点N31和第二下拉节点N32耦接。该第三控制子电路023可以用于响应于目标电源端提供的目标电源信号，控制第一下拉节点N31与第二下拉节点N32的通断。

例如，该第三控制子电路023可以在目标电源信号的电位为第一电位时，控制第一下拉节点N31与第二下拉节点N32导通，以及可以在目标电源信号的电位为第二电位时，控制第一下拉节点N31与第二下拉节点N32断开连接。在第一下拉节点N31与第二下拉节点N32导通时，第一下拉节点N31的电位即可以传输至第二下拉节点N32。

可选的，该目标电源端可以为第一电源端VGL或第二电源端VGH，且该目标电源端的类型与第三控制子电路023包括的晶体管的类型有关。例如，图5所示结构中，该目标电源端为第二电源端VGH。

在还设置第三控制子电路023的前提下，参考图5可知，第一控制子电路021所耦接的下拉节点N3可以包括第一下拉节点N31和第二下拉节点N32。第二控制子电路022所耦接的下拉节点N3可以为第一下拉节点N31。下拉电路03所耦接的下拉节点N3为第二下拉节点N32。

如此可知，对于图5所示结构而言，第一控制子电路021可以用于响应于第二时钟信号，控制开启控制端STV与第一下拉节点N31的通断，且可以基于第一时钟信号，调节第二下拉节点N32的电位。第二控制子电路022可以用于响应于参考节点的电位和第一时钟信号，控制第二电源端VGH与第一下拉节点N31的通断。下拉电路03可以用于响应于第二下拉节点N32的电位，控制第二电源端VGH与参考节点N1和上拉节点N2的通断，以及控制第一电源端VGL与输出端OUT的通断。

可选的，图6是本公开实施例提供的再一种移位寄存器单元的结构示意图。结合图5和图6可知，第二下拉节点N32可以包括：第一子节点N32_1和第二子节点N32_2。第二控制子电路022可以包括：第一控制单元0221和第二控制单元0222。

其中，第一控制单元0221可以分别与参考节点N1、第二电源端VGH和第一子节点N32_1耦接。第一控制单元0221可以用于响应于参考节点N1的电位，控制第二电源端VGH与第一子节点N32_1的通断。

第二控制单元0222可以分别与第一子节点N32_1、第一时钟端CK和第一下拉节点N31耦接。第二控制单元0222可以用于响应于第一时钟信号，控制第一子节点N32_1与第一下拉节点N31的通断。

在将第二下拉节点N32划分为第一子节点N32_1和第二子节点N32_2的前提下，参考图6可知，第一控制子电路021和第三控制子电路023可以均与第二下拉节点N32中的第二子节点N32_2耦接。下拉电路03可以分别与第一子节点N32_1和第二子节点N32_2耦接。

如此可知，对于图6所示结构而言，第一控制子电路021可以基于第一时钟信号调节第二子节点N32_2的电位。第三控制子电路023可以用于响应于目标电源信号，控制第一下拉节点N31与第二子节点N32_2的通断。下拉电路03可以用于响应于第一子节点N32_1的电位，控制第二电源端VGH与参考节点N1和上拉节点N2的通断，以及可以响应于第二子节点N32_2的电位，控制第一电源端VGL与输出端OUT的通断。

以图4所示结构为例，图7示出了再一种移位寄存器单元的结构示意图。图8示出了再一种移位寄存器单元的结构示意图。

作为一种可选的实现方式：如图7所示，输入电路01还可以与下拉节点N3耦接，输入电路01可以用于接收下拉控制电路02传输至下拉节点N3的开启控制信号。

例如，输入电路01可以用于在下拉控制电路02将开启控制端STV与下拉节点N3导通后，接收传输至下拉节点N3的开启控制信号。换言之，输入电路01可以与开启控制端STV通过下拉控制电路03间接耦接。

需要说明的是，若以图5或图6所示结构为例，则输入电路01其实是与下拉节点N3中的第一下拉节点N31耦接。

作为另一种可选的实现方式：如图8所示，输入电路01还可以与开启控制端STV直接耦接。

可选的，在图7所示结构前提下，图9示出了再一种移位寄存器单元。参考图9可以看出，本公开实施例记载的输入电路01还可以与第二电源端VGH耦接。基于此，输入电路01还可以用于基于第二电源信号调节参考节点N1的电位。如此，可以确保参考节点N1的电位的稳定性。

在图9所示结构的前提下，图10示出了再一种移位寄存器单元的结构示意图。如图10所示，本公开实施例记载的输入电路01可以包括：第一输入子电路011和第二输入子电路012。

其中，第一输入子电路011可以分别与下拉节点N3、第一电源端VGL、第二电源端VGH和参考节点N1耦接。第一输入子电路011可以用于响应于下拉节点N3的电位，控制第一电源端VGL与参考节点N1的通断，以及可以基于第二电源信号调节参考节点N1的电位。

例如，该第一输入子电路011可以在下拉节点N3的电位为第二电位时，控制第一电源端VGL与参考节点N1导通，可以在下拉节点N3的电位为第一电位时，控制第一电源端VGL与参考节点N1断开连接。

第二输入子电路012可以分别与第一时钟端CK、参考节点N1和上拉节点N2耦接。第二输入子电路012可以用于响应于第一时钟信号，控制参考节点N1与上拉节点N2的通断。

例如，该第二输入子电路012可以在第一时钟信号的电位为第一电位时，控制参考节点N1与上拉节点N2导通，以及可以在第一时钟信号的电位为第二电位时，控制参考节点N1与上拉节点N2断开连接。

以图10所示结构，图11示出了再一种移位寄存器单元的结构示意图。如图11所示，第一控制子电路021可以包括：第一下拉控制晶体管T1和第一电容C1。第二控制子电路022可以包括：第二下拉控制晶体管T2和第三下拉控制晶体管T3。上述实施例记载的第一控制单元0221其实可以包括该第二下拉控制晶体管T2，第二控制单元0222其实可以包括该第三下拉控制晶体管T3。第一输入子电路011可以包括：第一输入晶体管T5和第二电容C2。第二输入子电路012可以包括：第二输入晶体管T6。下拉电路03可以包括：第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9。输出电路04可以包括：输出晶体管T0和第三电容C3。

其中，第一下拉控制晶体管T1的栅极可以与第二时钟端CB耦接，第一下拉控制晶体管T1的第一极可以与开启控制端STV耦接，第一下拉控制晶体管T1的第二极可以与下拉节点N3耦接。

第一电容C1的第一端可以与第一时钟端CK耦接，第一电容C1的第二端可以与下拉节点N3耦接。

第二下拉控制晶体管T2的栅极可以与参考节点N1耦接，第二下拉控制晶体管T2的第一极可以与第二电源端VGH耦接，第二下拉控制晶体管T2的第二极可以与第三下拉控制晶体管T3的第一极耦接。

第三下拉控制晶体管T3的栅极可以与第一时钟端CK耦接，第三下拉控制晶体管T3的第二极可以与下拉节点N3耦接。

第一输入晶体管T5的栅极可以与下拉节点N3耦接，第一输入晶体管T5的第一极可以与第一电源端VGL耦接，第一输入晶体管T5的第二极可以与参考节点N1耦接。

第二电容C2的第一端可以与第二电源端VGH耦接，第二电容C2的第二端可以与参考节点N1耦接。

第二输入晶体管T6的栅极可以与第一时钟端CK耦接，第二输入晶体管T6的第一极可以与参考节点N1耦接，第二输入晶体管T6的第二极可以与上拉节点N2耦接。

第一下拉晶体管T7的栅极、第二下拉晶体管T8的栅极和第三下拉晶体管T9的栅极可以均与下拉节点N3耦接，第一下拉晶体管T7的第一极和第二下拉晶体管T8的第一极可以均与第二电源端VGH耦接，第三下拉晶体管T9的第一极可以与第一电源端VGL耦接。第一下拉晶体管T7的第二极可以与参考节点N1耦接，第二下拉晶体管T8的第二极可以与上拉节点N2耦接，第三下拉晶体管T9的第二极可以与输出端OUT耦接。

输出晶体管T0的栅极和第三电容C3的第一端可以均与上拉节点N2耦接，输出晶体管T0的第一极和第三电容C3的第二端可以均与第二电源端VGH耦接，输出晶体管T0的第二极可以与输出端OUT耦接。

若以图7所示结构为例，则参考图12可知，第一输入子电路011可以仅包括第一输入晶体管T5，而不包括第二电容C2。

若以图8所示结构，且第一输入子电路011还与第二电源端VGH耦接为例，则参考图13可知，第一输入子电路011可以包括第一输入晶体管T5和第二电容C2。且该第一输入晶体管T5的栅极可以直接与开启控制端STV耦接。

在图5结合图11所示结构前提下，图14示出了再一种移位寄存器单元的结构示意图。相对于图11所示结构而言，图14仅需多设置一个第四下拉控制晶体管T4即可。该第四下拉控制晶体管T4的栅极可以与目标电源端耦接，该第四下拉控制晶体管T4的第一极可以与第一下拉节点N31耦接，该第四下拉控制晶体管T4的第二极可以与第二下拉节点N32耦接。

结合上述图5所示实施例记载可知，若第四下拉控制晶体管T4为N型晶体管，则目标电源端可以为第二电源端VGH。若第四下拉控制晶体管T4为P型晶体管，则目标电源端为第一电源端VGL。图14示出的第四下拉控制晶体管T4为N型晶体管，目标电源端为第二电源端VGH。

在图6结合图14所示结构前提下，图15示出了再一种移位寄存器单元的结构示意图。相对于图14所示结构而言，图15所示结构中，第一下拉晶体管T7和第二下拉晶体管T8的栅极均与第一子节点N32_1耦接，第三下拉晶体管T9的栅极与第二子节点N32_2耦接。

对于图11至图15所示结构而言，为确保各电路在上述电位的控制下可靠工作，输入电路01中，用于控制第一电源端VGL与参考节点N1的通断的第一输入晶体管T5可以为N型晶体管。输入电路01中，用于控制参考节点N1与上拉节点N2的通断的第二输入晶体管T6，下拉控制电路02包括的各个下拉控制晶体管，下拉电路03包括的各个下拉晶体管以及输出电路04包括的输出晶体管T0可以均为P型晶体管。该采用P型+N型晶体管的方式也可以称为互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺。

此外，图11至图13所示移位寄存器单元共包括9个晶体管，图14和图15所示移位寄存器单元共包括10个晶体管。而相关技术中用于提供发光控制信号的移位寄存器单元一般均包括至少12个晶体管。如此可以进一步确定，本公开实施例记载的移位寄存器单元包括的晶体管的数量相对较少。

因每个晶体管均存在一定电阻，当信号通过晶体管时，信号的电压一般均相应的存在一定损失，故通过减少晶体管的数量，不仅可以利于显示装置的窄边框设计，而且可以减少信号的电压的损失，使得最终传输至像素电路的发光控制信号的损失较少。进而，可以避免发光元件出现发光异常的问题，进一步可以避免显示面板出现显示异常(如，分屏和闪屏)的问题。换言之，本公开实施例记载的移位寄存器单元，仅包括较少数量的晶体管即可保证像素电路正常驱动发光元件，其整体所需占用显示面板的面积较少，改善了显示装置边框较大的问题，利于窄边框设计。并且，还可以确保显示面板的显示效果较好。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元中，输入电路仅需在开启控制端和第一时钟端的控制下，即可将第一电源信号可靠传输至上拉节点，以为上拉节点充电。下拉控制电路仅需在第一时钟端和第二时钟端的控制下，即能够可靠控制下拉节点的电位。如此，相对于相关技术，该移位寄存器单元包括的各电路仅需在较少数量的控制端的控制下即可正常工作，相应的，各电路的结构可以较为简单，有利于显示装置的窄边框设计。

图16是本公开实施例提供的一种移位寄存器单元的驱动方法流程图。该方法可以用于驱动如图3至图15任一所示的移位寄存器单元。如图16所示，该方法可以包括：

步骤1601、第一阶段，下拉控制电路响应于第一电位的第二时钟信号，控制下拉节点与开启控制端导通，下拉电路响应于下拉节点的电位，控制第二电源端分别与上拉节点和参考节点导通，以及控制第一电源端与输出端导通。

步骤1602、第二阶段，下拉电路响应于下拉节点的电位，控制第二电源端分别与上拉节点和参考节点导通，以及控制第一电源端与输出端导通，输入电路响应于第一电位的第一时钟信号，控制上拉节点与参考节点导通。

步骤1603、第三阶段，下拉控制电路响应于第一电位的第二时钟信号，控制下拉节点与开启控制端导通；输入电路响应于第二电位的开启控制信号，控制第一电源端与参考节点导通。

步骤1604、第四阶段，输入电路响应于第二电位的开启控制信号，控制第一电源端与参考节点导通，以及响应于第一电位的第一时钟信号，控制参考节点与上拉节点导通；输出电路响应于上拉节点的电位，控制第二电源端与输出端导通；下拉控制电路响应于参考节点的电位和第一电位的第一时钟信号，控制第二电源端与下拉节点导通。

步骤1605、第五阶段，下拉控制电路响应于第一电位的第二时钟信号，控制下拉节点与开启控制端导通；输入电路响应于第二电位的开启控制信号，控制第一电源端与参考节点导通；输出电路响应于上拉节点的电位，控制第二电源端与输出端导通。

以及，步骤1606、在第五阶段之后再次执行第四阶段。

其中，在第五阶段之后，开启控制信号的电位可以为第二电位。

以图11所示移位寄存器单元为例。详细介绍本公开实施例记载的像素电路驱动原理。其中，下述记载均以高电位和低电位明确说明各个端信号的第一电位和第二电位。图17是本公开实施例提供的一种移位寄存器单元中各信号端的时序图。如图17所示：

在第一阶段t1，第一时钟端CK提供的第一时钟信号的电位为高电位。第二时钟端CB提供的第二时钟信号的电位和开启控制端STV提供的开启控制信号的电位均为低电位，第二输入晶体管T6和第三下拉控制晶体管T3均关断。第一下拉控制晶体管T1开启。低电位的开启控制信号经第一下拉控制晶体管T1传输至下拉节点N3，为第一电容C1充电。第一输入晶体管T5关断，第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9均开启。第一电源端VGL提供的第一电源信号经第三下拉晶体管T9传输至输出端OUT。第二电源端VGH提供的第二电源信号经第一下拉晶体管T7传输至参考节点N1，且经第二下拉晶体管T8传输至上拉节点N2。因第二电源信号的电位为高电位，故第二下拉控制晶体管T2和输出晶体管T0关断。因第一电源信号的电位为低电位，故输出端OUT此刻传输至发光控制端EM的发光控制信号为低电位。对于像素电路而言，该低电位的发光控制信号相当于无效电位。

此外，在该第一阶段t1中，高电位的第二电源信号还为第二电容C2和第三电容C3持续充电，如此，参考节点N1的电位和上拉节点N2的电位可以稳定保持为高电位。图18示出了移位寄存器单元在第一阶段t1的等效电路图。其中，“虚线标识的√”用于指示晶体管开启，“虚线标识的×”用于指示晶体管关断。

在第二阶段t2中，开启控制信号的电位保持为低电位，第二时钟信号的电位跳变为高电位，第一时钟信号的电位跳变为低电位。第一下拉控制晶体管T1关断，第二输入晶体管T6和第三下拉控制晶体管T3均开启。虽然第一下拉控制晶体管T1关断，但在第一电容C1的自举作用下，下拉节点N3的电位可以被低电位的第一时钟信号进一步拉低。第一输入晶体管T5依然保持关断，且第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9均依然保持开启。低电位的第一电源信号依然经第三下拉晶体管T9传输至输出端OUT。高电位的第二电源信号依然经第一下拉晶体管T7传输至参考节点N1，且依然经第二下拉晶体管T8传输至上拉节点N2。此外，因第二输入晶体管T6开启，故上拉节点N2的电位可以与参考节点N1的电位保持一致。同第一阶段t1，第二下拉控制晶体管T2和输出晶体管T0可以在高电位的第二电源信号控制下保持关断。输出端OUT传输至发光控制端EM的发光控制信号依然为低电位。对于像素电路而言，该低电位的发光控制信号相当于无效电位。

此外，在该第一阶段t1中，高电位的第二电源信号依然为第二电容C2和第三电容C3充电，如此，参考节点N1的电位和上拉节点N2的电位可以稳定保持为高电位。图19示出了移位寄存器单元在第一阶段t2的等效电路图。

在第三阶段t3中，开启控制信号的电位跳变为高电位，第二时钟信号的电位跳变为低电位，第一时钟信号的电位跳变为高电位。第一下拉控制晶体管T1开启，第二输入晶体管T6和第三下拉控制晶体管T3关断。高电位的开启控制信号经第一下拉控制晶体管T1传输至下拉节点N3，并为第一电容C1充电，如此，下拉节点N3的电位可以在高电位的开启控制信号和高电位的第一时钟信号的控制下可靠保持为高电位。第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9均关断。第一输入晶体管T5开启。低电位的第一电源信号经第一输入晶体管T5传输至参考节点N1，并为第二电容C2充电。第二下拉控制晶体管T2开启。此外，在第三电容C3的保持作用下，上拉节点N2可以保持为第二阶段t2的高电位，输出晶体管T0保持关断。进而，输出端OUT可以保持为第二阶段t2的低电位。图20示出了移位寄存器单元在第三阶段t3的等效电路图。

在第四阶段t4中，开启控制信号的电位保持为高电位，第二时钟信号的电位跳变为高电位，第一时钟信号的电位跳变为低电位。第二输入晶体管T6和第三下拉控制晶体管T3开启。第一下拉控制晶体管T1关断，但在第一电容C1的保持作用下，下拉节点N3可以保持为第二阶段t2的高电位。第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9均关断。第一输入晶体管T5开启。低电位的第一电源信号经第一输入晶体管T5传输至参考节点N1，并对第二电容C2充电。第二下拉控制晶体管T2开启，高电位的第二电源信号经第二下拉控制晶体管T2和第三下拉控制晶体管T3传输至下拉节点N3，确保下拉节点N3可靠保持为高电位。因第二输入晶体管T6开启，故参考节点N1处的低电位可以经第二输入晶体管T6传输至上拉节点N2，且为第三电容C3充电，确保上拉节点N2保持为低电位。如此，输出晶体管T0可靠开启，高电位的第二电源信号此时可以经输出晶体管T0传输至输出端OUT。对于像素电路而言，该高电位的发光控制信号相当于有效电位。像素电路可以在该高电位的发光控制信号的驱动下，驱动所耦接的发光元件可靠发光。图21示出了移位寄存器单元在第四阶段t4的等效电路图。

在第五阶段t5中，开启控制信号的电位保持为高电位，第二时钟信号的电位跳变为低电位，第一时钟信号的电位跳变为高电位。第一下拉控制晶体管T1开启，第二输入晶体管T6和第三下拉控制晶体管T3关断。高电位的开启控制信号经第一下拉控制晶体管T1传输至下拉节点N3，并为第一电容C1充电，如此，下拉节点N3的电位可以在高电位的开启控制信号和高电位的第一时钟信号的控制下可靠保持为高电位。第一下拉晶体管T7、第二下拉晶体管T8和第三下拉晶体管T9均关断。第一输入晶体管T5开启。低电位的第一电源信号经第一输入晶体管T5传输至参考节点N1，并为第二电容C2充电，参考节点N1可靠保持为低电位。第二下拉控制晶体管T2开启。此外，在第三电容C3的保持作用下，上拉节点N2可以保持为第四阶段t4的低电位，输出晶体管T0保持开启。进而，高电位的第二电源信号可以继续经输出晶体管T0传输至输出端OUT。图22示出了移位寄存器单元在第五阶段t5的等效电路图。

在第五阶段t5之后，继续依次执行上述第四阶段t4、第一阶段t1和第二阶段t2(图17中用t6、t7和t8分别标识依次执行的第四阶段t4、第一阶段t1和第二阶段t2)。并且，在第五阶段t5之后，开启控制信号的电位跳变为低电位，并在进入下一次第三阶段t3后，开启控制信号的电位再次跳变为高电位。对比图2和图17所示时序图可以看出，本公开实施例记载的移位寄存器单元可以向像素电路可靠传输如图2所示的发光控制信号。

需要说明的是，在第五阶段t5之后，可以间隔一定时长后再继续重新执行第四阶段，即再继续执行图17所示的阶段t6。

还需要说明的是，在本公开实施例中，移位寄存器单元的输出端OUT最终输出的发光控制信号可以为图17所示的3H宽度的脉冲，H是指脉冲宽度的单位。当然，在一些实施例中，移位寄存器单元的输出端OUT最终输出的发光控制信号的脉冲宽度还可以为5H或7H等。本公开实施例对此不做限定。

可选的，可以通过设置移位寄存器单元耦接的各控制端和/或各时钟端提供的信号的电位，来灵活调节移位寄存器单元的输出端OUT输出的发光控制信号的脉冲宽度。且，通过调节发光控制信号的脉冲宽度，可以达到对发光元件的发光亮度的灵活调节。

可选的，图23还示出了本公开实施例记载的移位寄存器单元的参考节点N1、上拉节点N2、参考节点N3和输出端OUT的时序仿真图。图24还示出了本公开实施例记载的移位寄存器单元所耦接的开启控制端STV、输出端OUT、第一时钟端CK和第二时钟端CB的时序仿真图。且图23和图24示出的仿真图中，横坐标均可以用于指示时间T，单位可以为微秒(μs)，纵坐标均可以用于指示电压U，单位可以为伏特(v)。图23和图24共标识出了5个不同的时间节点Tm1、Tm2、Tm3、Tm4和Tm5。

综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。该驱动方法中，移位寄存器单元包括的输入电路仅需在开启控制端和第一时钟端的控制下，即可将第一电源信号可靠传输至上拉节点，以为上拉节点充电。下拉控制电路仅需在第一时钟端和第二时钟端的控制下，即能够可靠控制下拉节点的电位。如此，相对于相关技术，该移位寄存器单元包括的各电路仅需在较少数量的控制端的控制下即可正常工作，相应的，各电路的结构可以较为简单，有利于显示装置的窄边框设计。

图25是本公开实施例提供的一种栅极驱动电路的结构示意图。如图25所示，该栅极驱动电路可以包括：至少两个级联的如图3至图15任一所示的移位寄存器单元。例如，图25共示出级联的4个移位寄存器单元00_1、00_2、00_3和00_4。

其中，每一级移位寄存器单元的输出端OUT可以与一行像素电路的发光控制端EM耦接(图25未示出)。每一级移位寄存器单元的第一电源端VGL可以与第一电源线vgl耦接。每一级移位寄存器单元的第二电源端VGH可以与第二电源线vgh耦接。奇数级移位寄存器单元(如，第一级移位寄存器单元00_1和第三级移位寄存器单元00_3)的第一时钟端CK可以与第一时钟线ck耦接，奇数级移位寄存器单元的第二时钟端CB可以与第二时钟线cb耦接。偶数级移位寄存器单元(如，第二级移位寄存器单元00_2和第四级移位寄存器单元00_4)的第一时钟端CK可以与第二时钟线cb耦接，偶数级移位寄存器单元的第二时钟端CB可以与第一时钟线ck耦接。即，每相邻的两个移位寄存器单元包括的两个第一时钟端CK可以与第一时钟线ck和第二时钟线cb交替耦接，且每相邻的两个移位寄存器单元包括的两个第二时钟端CB可以第一时钟线ck和第二时钟线cb交替耦接。此外，第一级移位寄存器单元00_1的开启控制端STV可以与开启控制线stv耦接。除第一级移位寄存器单元00_1外，每一级移位寄存器单元的开启控制端STV可以与级联的前一级移位寄存器单元的输出端OUT耦接。如，第二级移位寄存器单元00_2的开启控制端STV可以与第一级移位寄存器单元00_1的输出端OUT耦接。由此，即达到了有效级联的目的。

图26是本公开实施例提供的一种显示装置的结构示意图。如图26所示，该显示装置可以包括：显示面板100，以及如图25所示的栅极驱动电路000。

其中，该显示面板100可以包括多个像素电路。该栅极驱动电路000可以与像素电路中的发光控制端EM耦接(图25中未示出)，且该栅极驱动电路000可以用于为发光控制端EM提供发光控制信号。

可选的，参考图26可知，显示装置000一般可以包括位于显示面板100相对两侧(如，图中所示的左右两侧)的两个栅极驱动电路000，每个栅极驱动电路000均可以包括级联的多个移位寄存器单元。

可选的，该显示装置可以为：有源矩阵有机发光二极管(active-matrix organiclight-emitting diode，AMOLED)显示装置、有机发光二极管(organic light-emittingdiode，OLED)显示装置和液晶显示装置等任何具有显示功能的产品或部件。

其中，AMOLED显示装置的功耗小、工作温度范围宽、成本低、对比度高、视角广、色域广且显示面板较薄，可以实现柔性显示，以逐渐成为下一代的显示“皇冠”。OLED显示装置可以满足大多数当今信息时代对显示设备高性能和大容量的要求，可用于室内和户外照明，可作为壁纸装饰品，可制成折叠的电子报纸，且还可以应用于手机、平板电脑和可穿戴电子设备等便携式电子产品。

应当理解的是，本公开实施例说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。

应当理解的是，本公开实施例说明书中的术语“和/或”，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (16)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入电路、下拉控制电路、下拉电路和输出电路；

所述输入电路分别与第一电源端、第一时钟端、参考节点和上拉节点耦接，所述输入电路用于接收开启控制端提供的开启控制信号，响应于所述开启控制信号控制所述第一电源端与所述参考节点的通断，以及用于响应于所述第一时钟端提供的第一时钟信号，控制所述参考节点与所述上拉节点的通断；

所述下拉控制电路分别与所述开启控制端、所述第一时钟端、所述参考节点、第二时钟端、第二电源端和下拉节点耦接，所述下拉控制电路用于响应于所述第二时钟端提供的第二时钟信号，控制所述开启控制端与所述下拉节点的通断，以及响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述下拉节点的通断；

所述下拉电路分别与所述下拉节点、所述第一电源端、所述第二电源端、所述参考节点、所述上拉节点和所述输出端耦接，所述下拉电路用于响应于所述下拉节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及控制所述第一电源端与所述输出端的通断；

所述输出电路分别与所述上拉节点、所述第二电源端和所述输出端耦接，所述输出电路用于响应于所述上拉节点的电位，控制所述第二电源端与所述输出端的通断。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制电路包括：第一控制子电路和第二控制子电路；

所述第一控制子电路分别与所述开启控制端、所述第二时钟端和所述下拉节点耦接；所述第一控制子电路用于响应于所述第二时钟信号，控制所述开启控制端与所述下拉节点的通断；

所述第二控制子电路分别与所述参考节点、所述第二电源端、所述第一时钟端和所述下拉节点耦接；所述第二控制子电路用于响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述下拉节点的通断。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一控制子电路还与所述第一时钟端耦接，所述第一控制子电路还用于基于所述第一时钟信号，调节所述下拉节点的电位；

所述第一控制子电路包括：第一下拉控制晶体管和第一电容；所述第二控制子电路包括：第二下拉控制晶体管和第三下拉控制晶体管；

所述第一下拉控制晶体管的栅极与所述第二时钟端耦接，所述第一下拉控制晶体管的第一极与所述开启控制端耦接，所述第一下拉控制晶体管的第二极与所述下拉节点耦接；

所述第一电容的第一端与所述第一时钟端耦接，所述第一电容的第二端与所述下拉节点耦接；

所述第二下拉控制晶体管的栅极与所述参考节点耦接，所述第二下拉控制晶体管的第一极与所述第二电源端耦接，所述第二下拉控制晶体管的第二极与所述第三下拉控制晶体管的第一极耦接；

所述第三下拉控制晶体管的栅极与所述第一时钟端耦接，所述第三下拉控制晶体管的第二极与所述下拉节点耦接。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点包括：第一下拉节点和第二下拉节点；所述下拉控制电路还包括：第三控制子电路；

所述第三控制子电路分别与目标电源端、所述第一下拉节点和所述第二下拉节点耦接，所述第三控制子电路用于响应于所述目标电源端提供的目标电源信号，控制所述第一下拉节点与所述第二下拉节点的通断，所述目标电源端为所述第一电源端或所述第二电源端；

所述第一控制子电路和所述第二控制子电路均与所述第一下拉节点耦接，所述第一控制子电路用于响应于所述第二时钟信号，控制所述开启控制端与所述第一下拉节点的通断，所述第二控制子电路用于响应于所述参考节点的电位和所述第一时钟信号，控制所述第二电源端与所述第一下拉节点的通断；

所述下拉电路与所述第二下拉节点耦接，所述下拉电路用于响应于所述第二下拉节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及控制所述第一电源端与所述输出端的通断。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第三控制子电路包括：第四下拉控制晶体管；

所述第四下拉控制晶体管的栅极与所述目标电源端耦接，所述第四下拉控制晶体管的第一极与所述第一下拉节点耦接，所述第四下拉控制晶体管的第二极与所述第二下拉节点耦接；

其中，若所述第四下拉控制晶体管为N型晶体管，则所述目标电源端为所述第二电源端，若所述第四下拉控制晶体管为P型晶体管，则所述目标电源端为所述第一电源端。

6.根据权利要求4所述的移位寄存器单元，其特征在于，所述第二下拉节点包括：第一子节点和第二子节点；所述第二控制子电路包括：第一控制单元和第二控制单元；

所述第一控制单元分别与所述参考节点、所述第二电源端和所述第一子节点耦接，所述第一控制单元用于响应于所述参考节点的电位，控制所述第二电源端与所述第一子节点的通断；

所述第二控制单元分别与所述第一时钟端、所述第一子节点和所述第一下拉节点耦接，所述第二控制单元用于响应于所述第一时钟信号，控制所述第一子节点与所述第一下拉节点的通断；

所述第三控制子电路与所述第二子节点耦接，所述第三控制子电路用于响应于所述目标电源信号，控制所述第一下拉节点与所述第二子节点的通断；

所述下拉电路分别与所述第一子节点和所述第二子节点耦接，所述下拉电路用于响应于所述第一子节点的电位，控制所述第二电源端与所述参考节点和所述上拉节点的通断，以及响应于所述第二子节点的电位，控制所述第一电源端与所述输出端的通断；

其中，所述第一控制单元为所述第二控制子电路包括的第二下拉控制晶体管；所述第二控制单元为所述第二控制子电路包括的第三下拉控制晶体管。

7.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述输入电路还与所述下拉节点耦接，所述输入电路用于接收所述下拉控制电路传输至所述下拉节点的所述开启控制信号；

或者，所述输入电路还与所述开启控制端耦接。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述输入电路还与所述第二电源端耦接，所述输入电路还用于基于所述第二电源信号调节所述参考节点的电位。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述输入电路与所述下拉节点耦接；所述输入电路包括：第一输入子电路和第二输入子电路；

所述第一输入子电路分别与所述下拉节点、所述第一电源端、所述第二电源端和所述参考节点耦接，所述第一输入子电路用于响应于所述下拉节点的电位，控制所述第一电源端与所述参考节点的通断，以及基于所述第二电源信号调节所述参考节点的电位；

所述第二输入子电路分别与所述第一时钟端、所述参考节点和所述上拉节点耦接，所述第二输入子电路用于响应于所述第一时钟信号，控制所述参考节点与所述上拉节点的通断。

10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第一输入子电路包括：第一输入晶体管和第二电容；所述第二输入子电路包括：第二输入晶体管；

所述第一输入晶体管的栅极与所述下拉节点耦接，所述第一输入晶体管的第一极与所述第一电源端耦接，所述第一输入晶体管的第二极与所述参考节点耦接；

所述第二电容的第一端与所述第二电源端耦接，所述第二电容的第二端与所述参考节点耦接；

所述第二输入晶体管的栅极与所述第一时钟端耦接，所述第二输入晶体管的第一极与所述参考节点耦接，所述第二输入晶体管的第二极与所述上拉节点耦接。

11.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；

所述第一下拉晶体管的栅极、所述第二下拉晶体管的栅极和所述第三下拉晶体管的栅极均与所述下拉节点耦接，所述第一下拉晶体管的第一极和所述第二下拉晶体管的第一极均与所述第二电源端耦接，所述第三下拉晶体管的第一极与所述第一电源端耦接；所述第一下拉晶体管的第二极与所述参考节点耦接，所述第二下拉晶体管的第二极与所述上拉节点耦接，所述第三下拉晶体管的第二极与所述输出端耦接。

12.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述输出电路包括：输出晶体管和第三电容；

所述输出晶体管的栅极和所述第三电容的第一端均与所述上拉节点耦接，所述输出晶体管的第一极和所述第三电容的第二端均与所述第二电源端耦接，所述输出晶体管的第二极与所述输出端耦接。

13.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述输入电路中，用于控制所述第一电源端与所述参考节点的通断的第一输入晶体管为N型晶体管；

所述输入电路中，用于控制所述参考节点与所述上拉节点的通断的第二输入晶体管，所述下拉控制电路包括的下拉控制晶体管，所述下拉电路包括的下拉晶体管以及所述输出电路包括的输出晶体管均为P型晶体管。

14.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至13任一所述的移位寄存器单元；所述方法包括：

第一阶段，下拉控制电路响应于第一电位的第二时钟信号，控制下拉节点与开启控制端导通；下拉电路响应于所述下拉节点的电位，控制第二电源端分别与上拉节点和参考节点导通，以及控制第一电源端与输出端导通；

第二阶段，所述下拉电路响应于所述下拉节点的电位，控制所述第二电源端分别与所述上拉节点和所述参考节点导通，以及控制所述第一电源端与所述输出端导通；输入电路响应于所述第一电位的第一时钟信号，控制所述上拉节点与所述参考节点导通；

第三阶段，所述下拉控制电路响应于所述第一电位的第二时钟信号，控制所述下拉节点与所述开启控制端导通；所述输入电路响应于第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通；

第四阶段，所述输入电路响应于所述第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通，以及响应于所述第一电位的第一时钟信号，控制所述参考节点与所述上拉节点导通；输出电路响应于所述上拉节点的电位，控制所述第二电源端与所述输出端导通；所述下拉控制电路响应于所述参考节点的电位和所述第一电位的第一时钟信号，控制所述第二电源端与所述下拉节点导通；

第五阶段，所述下拉控制电路响应于所述第一电位的第二时钟信号，控制所述下拉节点与所述开启控制端导通；所述输入电路响应于所述第二电位的开启控制信号，控制所述第一电源端与所述参考节点导通；所述输出电路响应于所述上拉节点的电位，控制所述第二电源端与所述输出端导通；

以及，在所述第五阶段之后再次执行所述第四阶段，且在所述第五阶段之后，所述开启控制信号的电位为第二电位。

15.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至13任一所述的移位寄存器单元。

16.一种显示装置，其特征在于，所述显示装置包括：显示面板，以及如权利要求15所述的栅极驱动电路，所述显示面板包括多个像素电路；

所述栅极驱动电路与所述像素电路中的发光控制端耦接，所述栅极驱动电路用于为所述发光控制端提供发光控制信号。

Images