CN117529095B - 半导体结构的制造方法 - Google Patents
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Abstract
本公开实施例涉及半导体技术领域，本公开实施例提供一种半导体结构的制造方法，包括：提供基底；在基底上依次形成导电层、含碳掩膜层、第一牺牲层、第二牺牲层和多个第一掩膜图案，多个第一掩膜图案在第二牺牲层上沿第一方向间隔排布；形成第一侧墙层，第一侧墙层位于第一掩膜图案的侧壁；形成第一填充层，第一填充层填充相邻第一侧墙层之间的间隙；在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀第一填充层、第一侧墙层、第一掩膜图案、第二牺牲层和第一牺牲层，以在含碳掩膜层上形成沿第一方向间隔排布的多个第一牺牲图案。本公开实施例至少有利于减少制造周转过程、提高生产效率、降低制造成本及提高形成的半导体结构的良率。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构的制造方法。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）作为一种具有较高密度和较快读写速度的半导体存储器已经在电子设备上得到了广泛地应用。存储器中的每个存储单元包括电容器结构和晶体管，电容器结构用于存储或者写入数据信息，是存储器中不可或缺的部件。
目前的半导体结构的制备工艺繁琐，其中，在制备电容接触窗（与电容接触结构（NodeContact，NC）连接的金属层（M0））的过程中，需要分区域分步骤多次进行刻蚀，大大地影响生产效率且成本较高，同时分区域多步骤进行刻蚀增加了过程风险，导致制作的电容接触窗性能较差，进而导致半导体结构的良率下降。
发明内容
本公开实施例提供一种半导体结构的制造方法，能够有效减少制造周转过程、提高生产效率、降低制造成本，并能够有效降低制造过程中的风险和提高形成的半导体结构的良率。
根据本公开一些实施例，本公开实施例提供一种半导体结构的制造方法，包括：提供基底；在所述基底上依次形成导电层、含碳掩膜层、第一牺牲层、第二牺牲层和多个第一掩膜图案，所述多个第一掩膜图案在所述第二牺牲层上沿第一方向间隔排布；形成第一侧墙层，所述第一侧墙层位于所述第一掩膜图案的侧壁；形成第一填充层，所述第一填充层填充相邻所述第一侧墙层之间的间隙；在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀所述第一填充层、所述第一侧墙层、所述第一掩膜图案、所述第二牺牲层和所述第一牺牲层，以在所述含碳掩膜层上形成沿所述第一方向间隔排布的多个第一牺牲图案。
在一些实施例中，在所述形成第一填充层的步骤中，所述第一填充层填充满相邻所述第一侧墙层之间的间隙并覆盖所述第一掩膜图案的顶表面；或者，所述第一填充层填充相邻所述第一侧墙层之间的间隙至第一预设高度，所述第一预设高度为所述第一侧墙层的高度的50%-100%。
在一些实施例中，在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀所述第一填充层、所述第一侧墙层、所述第一掩膜图案、所述第二牺牲层和所述第一牺牲层，包括：刻蚀所述第一填充层、所述第一侧墙层和所述第一掩膜图案，以去除全部的所述第一侧墙层，剩余的所述第一填充层和剩余的所述第一掩膜图案作为第一参考掩膜图案；以所述第一参考掩膜图案为掩膜，刻蚀所述第二牺牲层，以在所述第一牺牲层上形成沿所述第一方向间隔排布的多个第二牺牲图案；去除所述第一参考掩膜图案；以所述第二牺牲图案为掩膜，刻蚀所述第一牺牲层，以在所述含碳掩膜层上形成沿所述第一方向间隔排布的多个第一牺牲图案；去除所述第二牺牲图案；其中，所述第一一体化刻蚀工艺均在同一刻蚀机台内执行。
在一些实施例中，还包括：形成填充掩膜层，所述填充掩膜层填充满相邻所述第一牺牲图案之间的间隙并覆盖所述第一牺牲图案的顶表面；形成多个第二掩膜图案，所述多个第二掩膜图案在所述填充掩膜层上沿第二方向间隔排布，所述第一方向与所述第二方向相交；形成第二侧墙层，所述第二侧墙层位于所述第二掩膜图案的侧壁；形成第二填充层，所述第二填充层填充相邻所述第二侧墙层之间的间隙；在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀所述第二填充层、所述第二侧墙层、所述第二掩膜图案、所述填充掩膜层、所述第一牺牲图案、所述含碳掩膜层和所述导电层，以在所述基底上形成沿所述第一方向和所述第二方向间隔排布的多个导电图案。
在一些实施例中，在所述形成第二填充层的步骤中，所述第二填充层填充满相邻所述第二侧墙层之间的间隙并覆盖所述第二掩膜图案的顶表面；或者，所述第二填充层填充相邻所述第二侧墙层之间的间隙至第二预设高度，所述第二预设高度为所述第二侧墙层的高度的50%-100%。
在一些实施例中，在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀所述第二填充层、所述第二侧墙层、所述第二掩膜图案、所述填充掩膜层、所述第一牺牲图案、所述含碳掩膜层和所述导电层，包括：刻蚀所述第二填充层、所述第二侧墙层和所述第二掩膜图案，以去除全部的所述第二侧墙层，剩余的所述第二填充层和剩余的所述第二掩膜图案作为第二参考掩膜图案；以所述第二参考掩膜图案为掩膜，刻蚀所述填充掩膜层，以在所述第一牺牲图案上形成沿所述第二方向间隔排布的多个填充掩膜图案；去除所述第二参考掩膜图案；以所述填充掩膜图案为掩膜，刻蚀所述第一牺牲图案，以在所述含碳掩膜层上形成沿所述第一方向和所述第二方向间隔排布的多个第三牺牲图案；去除所述填充掩膜图案；以所述第三牺牲图案为掩膜，刻蚀所述含碳掩膜层，以在所述导电层上形成沿所述第一方向和所述第二方向间隔排布的多个含碳掩膜图案；去除所述第三牺牲图案；以所述含碳掩膜图案为掩膜，刻蚀所述导电层，以在所述基底上形成沿所述第一方向和所述第二方向间隔排布的多个导电图案；去除所述含碳掩膜图案；其中，所述第二一体化刻蚀工艺均在同一刻蚀机台内执行。
在一些实施例中，还包括：在执行完所述第一一体化刻蚀工艺后，执行第一清洗工艺；以及，在执行完所述第二一体化刻蚀工艺后，执行第二清洗工艺。
在一些实施例中，在所述第二一体化刻蚀工艺中，以所述第三牺牲图案为掩膜刻蚀所述含碳掩膜层的工艺步骤与去除所述填充掩膜图案的工艺步骤在同一刻蚀工艺中进行。
在一些实施例中，所述第一掩膜图案的材料包括光刻胶，所述第一填充层的材料包括旋涂硬掩膜材料或旋涂碳硬掩膜材料；和/或，所述第二掩膜图案的材料包括光刻胶，所述第二填充层的材料包括旋涂硬掩膜材料或旋涂碳硬掩膜材料。
在一些实施例中，所述基底包括衬底及在所述衬底上间隔排布的多条位线结构，相邻所述位线结构之间形成有接触结构，所述位线结构的延伸方向与所述第一方向相交，且与所述第二方向相交；形成所述多个导电图案的步骤中，所述导电图案作为电容接触窗，并与所述接触结构一一对应电接触。
本公开实施例提供的半导体结构的制造方法，在第一掩膜图案侧壁上形成有第一侧墙层，然后再形成填充相邻第一侧墙层间隙的第一填充层，通过在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀第一填充层、第一侧墙层、第一掩膜图案、第二牺牲层及第一牺牲层，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，且通过在同一刻蚀机台中进行第一填充层、第一侧墙层、第一掩膜图案、第二牺牲层及第一牺牲层的刻蚀，在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，提高形成的半导体结构的良率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种半导体结构的俯视图；
图2为本公开实施例提供的一种半导体结构的制造方法中提供基底的步骤对应的半导体结构沿AA1方向的剖面结构示意图；
图3为本公开实施例提供的一种半导体结构的制造方法中形成第一侧墙层的步骤对应的半导体结构沿AA1方向的一种剖面结构示意图；
图4为本公开实施例提供的一种半导体结构的制造方法中形成第一侧墙层的步骤对应的半导体结构沿AA1方向的另一种剖面结构示意图；
图5为图4所示的半导体结构的俯视结构示意图；
图6为本公开实施例提供的一种半导体结构的制造方法中去除第一侧墙层的步骤对应的半导体结构沿AA1方向的另一种剖面结构示意图；
图7为本公开实施例提供的一种半导体结构的制造方法中形成第二牺牲图案的步骤对应的半导体结构沿AA1方向的一种剖面结构示意图；
图8为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构沿AA1方向的一种剖面结构示意图；
图9为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构沿BB1方向的一种剖面结构示意图；
图10为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构的俯视结构示意图；
图11为本公开实施例提供的一种半导体结构的制造方法中形成填充掩膜层的步骤对应的半导体结构沿BB1方向的剖面结构示意图；
图12为本公开实施例提供的一种半导体结构的制造方法中形成第二侧墙层的步骤对应的半导体结构沿BB1方向的一种剖面结构示意图；
图13为本公开实施例提供的一种半导体结构的制造方法中形成第二侧墙层的步骤对应的半导体结构沿BB1方向的另一种剖面结构示意图；
图14为图13所示的半导体结构的俯视结构示意图；
图15为本公开实施例提供的一种半导体结构的制造方法中去除第二侧墙层的步骤对应的半导体结构沿BB1方向的剖面结构示意图；
图16为本公开实施例提供的一种半导体结构的制造方法中形成第一填充掩膜图案的步骤对应的半导体结构沿BB1方向的剖面结构示意图；
图17为本公开实施例提供的一种半导体结构的制造方法中形成填充掩膜图案的步骤对应的半导体结构沿BB1方向的剖面结构示意图；
图18为本公开实施例提供的一种半导体结构的制造方法中形成第三牺牲图案对应的半导体结构沿BB1方向的剖面结构示意图；
图19为本公开实施例提供的一种半导体结构的制造方法中形成含碳掩膜图案对应的半导体结构沿BB1方向的剖面结构示意图；
图20为本公开实施例提供的一种半导体结构的制造方法中形成导电图案的步骤对应的半导体结构沿BB1方向的剖面结构示意图；
图21为图20所示的半导体结构中导电图案的结构示意图。
具体实施方式
由背景技术可知，目前制作电容接触窗的工艺有待改善。
本公开实施例提供一种半导体结构的制造方法，在第一掩膜图案侧壁上形成有第一侧墙层，然后再形成填充相邻第一侧墙层间隙的第一填充层，第一侧墙层用于定义第二牺牲层、第一牺牲层中待刻蚀去除的区域，通过在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀第一填充层、第一侧墙层、第一掩膜图案、第二牺牲层及第一牺牲层，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，且通过在同一刻蚀机台中进行第一填充层、第一侧墙层、第一掩膜图案、第二牺牲层及第一牺牲层的刻蚀，在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，提高形成的半导体结构的良率。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开实施例提供的一种半导体结构的俯视图；图2为本公开实施例提供的一种半导体结构的制造方法中提供基底的步骤、在基底上形成导电层、含碳掩膜层、第一牺牲层、第二牺牲层及多个第一掩膜图案的步骤对应的半导体结构沿AA1方向（参考图1）的剖面结构示意图。
参考图1及图2，提供基底100；在基底100上依次形成导电层108、含碳掩膜层109、第一牺牲层110以及第二牺牲层111。其中，含碳掩膜层109、第一牺牲层110以及第二牺牲层111作为在后续步骤中的图形转移层，本公开实施例通过在形成电容接触窗的过程中形成有多个膜层作为后续步骤中的图形转移层，便于根据不同膜层的刻蚀速率控制刻蚀停止时间，以提高最终形成的电容接触窗的精度。
本公开实施例中待形成的半导体结构包括阵列区以及***区，阵列区包括存储电容和开关管，其中，存储电容用于存储数据，阵列区中的开关管用于控制存储电容中数据的输入和输出，***区具有控制电路，控制电路用于控制阵列区中存储单元内数据的写入和读出。
基底100包括衬底101及在衬底101上间隔排布的多条位线结构102，多条位线结构102沿X方向间隔排布且位线结构102均沿Y方向延伸，其中，X方向与Y方向相互垂直。位线结构102位于衬底101朝向Z方向一侧，Z方向垂直于X方向，且垂直于Y方向。
在一些实施例中，衬底101的材料可以为半导体材料，半导体材料包括硅、锗硅或者锗。在一些实施例中，衬底101的材料可以包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或III-V族半导体材料等；衬底的材料还可以包括碳化硅锗、锗锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟和/或砷化铝镓等。在一些实施例中，衬底101还可以是绝缘体上硅结构、绝缘体上锗硅结构、绝缘体上锗结构或者其组合。
衬底101内形成有浅沟槽隔离结构105，浅沟槽隔离结构105于衬底101内隔离出多个有源区106，多个有源区106沿X方向以及Y方向呈阵列排布。浅沟槽隔离结构105的材料包括氧化硅、氮化硅或者氮氧化硅。多个位线结构102位于阵列区中，每条位线结构102与阵列区中沿Y方向间隔排布的多个有源区106接触。
在一些实施例中，可以采用IMP（Implant，离子注入）技术向有源区106中掺杂有N型掺杂离子或P型掺杂离子，以形成源区、漏区及沟道区(图1中未示出)，源区和漏区掺杂的掺杂离子类型与沟道区掺杂的掺杂离子类型相反或者相同。其中，掺杂离子可以为N型掺杂离子或者P型掺杂离子。N型掺杂离子可以为磷（P）元素或砷（As）元素等Ⅴ族元素，P型掺杂离子可以为硼（B）元素、铝（Al）元素、镓（Ga）元素或铟（In）元素等Ⅲ族元素。
衬底101内还形成有沿Y方向间隔排布的多条字线107（参考图1），字线107沿X方向延伸，字线107环绕沿X方向排布的多个有源区106的沟道区侧壁设置，即一个字线107对应多个沿X方向排布的多个有源区106的沟道区。字线107的材料包括氮化钛、钛、钨、铝或者铜等导电材料中的至少一种。
位线结构102包括位线103、覆盖位线103侧壁及顶表面的位线隔离层126。其中，位线103可以为单个膜层或由多个膜层构成。例如，位线103可以包括层叠的第一导电层及第二导电层（未图示），第一导电层位于第二导电层与有源区106之间，第一导电层的材料包括多晶硅，第二导电层的材料包括氮化钛、钛、钨、铝或者铜等导电材料中的至少一种。位线隔离层126包括自位线103的侧壁向外依次分布的第一隔离层、第二隔离层及第三隔离层，第三隔离层还位于位线103的顶表面以及第一隔离层和第二隔离层的顶表面。其中，第一隔离层的材料为Si3N4，第二隔离层的材料为SiO2，第三隔离层的材料为Si3N4，即位线隔离层126可以为“NON”三明治结构。或者，位线隔离层126也可以为“ONO”三明治结构。其中，“N”指的是氮化硅Si3N4层，“O”指的是氧化硅SiO2层。
半导体结构还包括：接触结构104，接触结构104位于衬底101内且延伸出衬底101表面，且在相邻位线结构102之间形成有接触结构104；接触结构104用于与后续步骤待形成的电容接触窗构成电容接触结构，电容接触结构用于作为接触端口并电连接有源区106与电容器结构。接触结构104的材料包括多晶硅。
导电层108的材料可以包括铝、氮化钛、钛、钨、铜等导电材料中的至少一种，如氮化钛和钨。基底100包括在衬底101上间隔排布的多条位线结构102及位于相邻位线结构102之间的接触结构104，导电层108覆盖位线结构102以及接触结构104的表面，导电层108用于在后续步骤经刻蚀工艺步骤后形成电容接触窗。
在一些实施例中，含碳掩膜层109的材料可以包括非晶碳（Amorphous CarbonLayer，ACL），非晶碳的硬度较大，有利于在刻蚀含碳掩膜层109形成开口后，以剩余的含碳掩膜层109作为掩膜刻蚀导电层108并形成电容接触窗的整个步骤中，含碳掩膜层109的开口的侧壁的特征尺寸以及形貌不会发生变化，从而提高形成的电容接触窗的精度。此外，基于非晶硅的硬度较大，形成在含碳掩膜层109内的开口较为竖直以及平整，进而也可以避免以剩余的含碳掩膜层109作为掩膜刻蚀导电层108并形成电容接触窗的特征尺寸不符合要求的问题。可以采用PECVD（Plasma Enhance Chemical Vapor Deposition，等离子体增强化学气相沉积工艺）沉积非晶碳材料作为含碳掩膜层109。
形成第一牺牲层110及第二牺牲层111的工艺均可以包括化学气相沉积工艺或者原子层沉积工艺。第一牺牲层110及第二牺牲层111的材料可以包括氧化硅、氮氧化硅、氮化硅、旋涂硬掩膜(SOH)材料或旋涂碳硬掩膜(SOC)材料的至少一种。其中，第一牺牲层110的材料与第二牺牲层111的材料不同。
在一些实施例中，第二牺牲层111可以包括第一子牺牲层211及第二子牺牲层311，第一子牺牲层211位于第一牺牲层110与第二子牺牲层311之间。第一牺牲层110的材料可以为氧化硅，第一子牺牲层211的材料可以为旋涂硬掩膜材料或旋涂碳硬掩膜材料的至少一种，第二子牺牲层311的材料可以为氮氧化硅。
继续参考图2，在第二牺牲层111的表面形成多个第一掩膜图案112，多个第一掩膜图案112沿第一方向间隔排布。
在一些实施例中，第一方向与X方向相交，且与Y方向相交。例如，第一方向与X方向相交的角度可以为60°。又例如，第一方向与X方向相交的角度可以为30°。为示例说明，本公开实施例提供的半导体结构中，第一方向与X方向之间的夹角为60°（参考图5）。
在一些实施例中，第一掩膜图案112的材料可以包括光刻胶，由于光刻胶材料构成的第一掩膜图案112的尺寸、轮廓可以通过光刻机来调节，如此对于形成第一掩膜图案112侧壁的第一侧墙层而言，第一侧墙层的轮廓也是对应可以调整的，从而有利于提高后续步骤中，形成包含第一掩膜图案的第一参考掩膜图案，并以第一参考掩膜图案为掩膜刻蚀第二牺牲层以形成第二牺牲图案的过程中图案转移的精度。
图3为本公开实施例提供的一种半导体结构的制造方法中形成第一侧墙层的步骤对应的半导体结构沿AA1方向（参考图1）的一种剖面结构示意图。
参考图3，形成第一侧墙层116，第一侧墙层116位于第一掩膜图案112的相对的两个侧壁。
在一些实施例中，形成第一侧墙层116的工艺步骤包括：形成第一膜层，第一膜层覆盖第二牺牲层111的顶表面、第一掩膜图案112的侧壁以及顶表面；去除位于第一掩膜图案112顶表面以及第二牺牲层111顶表面的第一膜层，保留位于第一掩膜图案112侧壁的第一膜层作为第一侧墙层116。
在一些实施例中，通过限定第一侧墙层116的厚度以及为位于两个第一掩膜图案112之间的两个相邻的第一侧墙层116之间的间隙以定义出后续形成的第一填充层位置。
可以采用化学气相沉积工艺或者原子层沉积工艺形成第一膜层。
第一侧墙层116的材料可以包括氧化硅、氮化硅或者氮氧化硅。例如，第一侧墙层116的材料可以包括氧化硅。
继续参考图3，形成第一填充层117，第一填充层117填充相邻第一侧墙层116之间的间隙。
第一填充层117的材料可以包括旋涂硬掩膜材料或旋涂碳硬掩膜材料的至少一种，旋涂硬掩膜材料及旋涂碳硬掩膜材料的硬度较大，因此能够提高微细线宽的图形准确度，有利于提高图案转移的精度。
在一些实施例中，参考图3，第一填充层117覆盖第一掩膜图案112的顶表面、第一侧墙层116的顶表面以及第二牺牲层111的顶表面，且第一填充层117还填充满相邻的第一侧墙层116之间的间隙。
图4为本公开实施例提供的一种半导体结构的制造方法中形成第一侧墙层的步骤对应的半导体结构沿AA1方向（参考图1）的另一种剖面结构示意图，图5为图4所示的半导体结构的俯视结构示意图。
在一些实施例中，参考图4及图5，在图3提供的第一填充层117的基础上，去除位于第一掩膜图案112的顶表面以及第一侧墙层116的顶表面的第一填充层117，保留位于相邻的第一侧墙层116之间的第一填充层117；或者，形成位于相邻的第一侧墙层116之间的第一填充层117，而第一填充层117不位于第一掩膜图案112的顶表面、第一侧墙层116的顶表面。
其中，第一填充层117的顶表面可以与第一侧墙层116的顶表面齐平；或者如图4所示，第一填充层117的顶表面低于第一侧墙层116的顶表面。
在一些实施例中，沿垂直于第二牺牲层表面的方向上，相对于第二牺牲层111顶表面，第一填充层117填充相邻第一侧墙层116之间的间隙至第一预设高度，第一预设高度为第一侧墙层116的高度的50%-100%。其中，第一侧墙层的高度为第一侧墙层116的顶表面与第二牺牲层111的顶表面之间的竖直距离。例如，比值可以为50%、56.1%、72.7%、79.6%、85.3%、96.1%或者100%。第一预设高度在此比值范围内，在去除第一侧墙层116之后，第一填充层117和第一掩膜图案112有剩余并共同作为第一参考掩膜图案。即第一预设高度的取值范围来控制第一掩膜图案112侧壁所对应的未被第一填充层117覆盖的第一侧墙层116侧表面的比例（即露出的第一侧墙层116侧表面的比例），以影响刻蚀第一侧墙层116步骤中还可能侧刻蚀去除的第一填充层117及第一掩膜图案112的尺寸，从而控制转移至第二牺牲层111中的图案的尺寸，以调节形成的第一牺牲图案的关键尺寸，也即第一预设高度用于调节形成的第一牺牲图案118的关键尺寸，并使得形成的第一牺牲图案的尺寸的均匀性较好。第一牺牲图案118的关键尺寸包括第一牺牲图案沿X方向和Y方向上的尺寸。如果第一预设高度较小，会将更多的第一侧墙层116侧表面暴露出来，刻蚀第一侧墙层116时对第一填充层117及第一掩膜图案的侧刻蚀作用比较强，会使形成在第二牺牲层和第一牺牲层中的线条的尺寸变小，反之则会使形成在第二牺牲层和第一牺牲层中的线条的尺寸变大。第一预设高度为第一侧墙层116的高度的50%-100%，第一预设高度的前述取值范围能够保证去除第一侧墙层116的步骤中，第一侧墙层116能够被完全去除，且第一填充层117和第一掩膜图案112有剩余，刻蚀工艺对第一掩膜图案112以及第一填充层117所造成的侧刻蚀不会过多也不会过少，以保证第一参考掩膜图案的关键尺寸与预期尺寸差距较小，第一参考掩膜图案各部分的关键尺寸差异也较小，从而提高形成的半导体结构的良率。其中，侧刻蚀指的是经由去除第一侧墙层116的过程中，第一掩膜图案112以及第一填充层117的侧表面也会暴露，由此第一掩膜图案112以及第一填充层117的侧表面也会被刻蚀。由此可知，去除第一侧墙层116后的第一掩膜图案112与第一填充层117之间的距离大于或等于第一侧墙层116的宽度。
在一些实施例中，形成第一侧墙层116的工艺步骤可以包括：形成第一膜层，第一膜层覆盖第二牺牲层111的顶表面、第一掩膜图案112的侧壁以及顶表面，形成的第一膜层作为第一侧墙层116。形成第一填充层的步骤中，第一填充层117覆盖第一侧墙层116的顶表面，且第一填充层117还填充满相邻的第一掩膜图案之间的间隙；或者第一填充层117填充相邻第一掩膜图案之间的间隙至第一预设高度。
图6为本公开实施例提供的一种半导体结构的制造方法中去除第一侧墙层的步骤对应的半导体结构沿AA1方向（参考图1）的另一种剖面结构示意图，图7为本公开实施例提供的一种半导体结构的制造方法中形成第二牺牲图案的步骤对应的半导体结构沿AA1方向（参考图1）的一种剖面结构示意图，图8为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构沿AA1方向（参考图1）的一种剖面结构示意图，图9为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构沿BB1方向（参考图1）的一种剖面结构示意图，图10为本公开实施例提供的一种半导体结构的制造方法中形成第一牺牲图案的步骤对应的半导体结构的俯视结构示意图。
以图3中第一填充层117的位置排布为基础。参考图6至图10，在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀第一填充层117、第一侧墙层116、第一掩膜图案112、第二牺牲层111和第一牺牲层110，以在含碳掩膜层109上形成沿第一方向间隔排布的多个第一牺牲图案118。
如此，通过在同一刻蚀机台（第一刻蚀机台）中执行第一填充层117、第一侧墙层116、第一掩膜图案112、第二牺牲层111和第一牺牲层110的刻蚀，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，有利于提高形成的半导体结构的良率。
此外，相关技术中，形成第一牺牲图案的方法为：在形成第一侧墙层之前，先以第一掩膜图案为掩膜刻蚀第二牺牲层中的第一子牺牲层及第二子牺牲层，然后在剩余第一子牺牲层、剩余第二子牺牲层的侧壁形成第一侧墙层，然后再于相邻第一侧墙层之间形成第一填充层。刻蚀去除第一侧墙层后得到第一参考掩膜图案（即刻蚀后剩余第一子牺牲层、剩余第二子牺牲层、剩余第一填充层构成第一参考掩膜图案，且第一参考掩膜图案不包括第一掩膜图案），以第一参考掩膜图案为掩膜刻蚀第一牺牲层得到多个第一牺牲图案。然而，在以第一掩膜图案为掩膜刻蚀第一子牺牲层及第二子牺牲层之后，剩余第二子牺牲层与其底面正对的第一子牺牲层之间可能会发生错位，且剩余第二子牺牲层和剩余第一子牺牲层形成的图案线条可能会弯曲，这样对形成第一侧墙层有不利影响，会导致第一侧墙层与第一子牺牲层之间存在空隙，进而影响第一侧墙层的形貌并造成第一侧墙层的脱落，还会影响第一侧墙层的关键尺寸大小，从而导致图案转移过程中的图案偏移、精度降低。本公开实施例通过前述步骤中在由光刻胶构成的第一掩膜图案112的侧壁形成第一侧墙层116，第一掩膜图案112的轮廓较为可控，从而第一侧墙层116的轮廓是可调的，从而后续进行图案转移的精度较高，并在同一刻蚀机台中刻蚀去除第一侧墙层116正对的第一子牺牲层211和第二子牺牲层311，能够大幅降低或避免刻蚀后剩余第一子牺牲层与第二子牺牲层之间发生错位、弯曲的现象发生，不会存在相关技术中存在的上述问题，从而能够保证图案转移精度。
参考图3以及图6，在一些实施例中，前述形成第一填充层117的步骤中，第一填充层117可以填充满相邻第一侧墙层116之间的间隙并覆盖第一掩膜图案112的顶表面。第一一体化刻蚀工艺步骤中，包括对第一填充层117依次进行的第一刻蚀处理和第二刻蚀处理，第一刻蚀处理用于去除部分厚度的第一填充层117，以露出第一侧墙层116的顶表面；第二刻蚀处理用于去除位于相邻第一侧墙层116之间的部分第一填充层117，以露出第一侧墙层116的部分侧表面，从而后续步骤可由露出的第一侧墙层的表面开始刻蚀第一侧墙层116直至去除第一侧墙层116。其中，刻蚀第一侧墙层116的步骤中还可能刻蚀部分第一填充层117及部分第一掩膜图案112，通过控制第二刻蚀处理中所去除的相邻第一侧墙层116之间的第一填充层117的高度，来控制露出的第一侧墙层的侧表面的比例，以影响刻蚀第一侧墙层116步骤中还可能侧刻蚀去除的第一填充层117及第一掩膜图案112的尺寸，从而控制转移至第二牺牲层中的图案的尺寸，以调节形成的第一牺牲图案的关键尺寸，第一牺牲图案的关键尺寸包括第一牺牲图案沿X方向和Y方向上的尺寸。如果第二刻蚀处理中去除的相邻第一侧墙层116之间的第一填充层117的高度较大，则剩余的第一填充层117的高度较小，会将更多的第一侧墙层116的侧表面暴露出来，刻蚀第一侧墙层116时对第一填充层117及第一掩膜图案的侧刻蚀作用比较强，会使形成在第二牺牲层和第一牺牲层中的线条的尺寸变小，反之则会使形成在第二牺牲层和第一牺牲层中的线条的尺寸变大，影响最终形成的第一牺牲图案的尺寸。
其中，经过第二刻蚀处理之后，剩余的第一填充层117的高度与第一侧墙层的高度的比值为第一预设高度，可以为50%-100%，例如，比值可以为50%、56.1%、72.7%、79.6%、85.3%、96.1%或者100%。第一预设高度在此比值范围内，在去除第一侧墙层116之后，第一填充层117和第一掩膜图案112有剩余并共同作为第一参考掩膜图案。即第一预设高度的取值范围能够保证去除第一侧墙层116的步骤中，刻蚀处理对第一掩膜图案112以及第一填充层117所造成的侧刻蚀不会过多也不会过少，以保证第一参考掩膜图案的关键尺寸与预期尺寸差距较小，并使得第一参考掩膜图案各部分的关键尺寸差异较小，从而提高形成的半导体结构的良率。其中，侧刻蚀指的是经由去除第一侧墙层116的过程中，第一掩膜图案112以及第一填充层117的侧表面也会暴露，第一掩膜图案112以及第一填充层117的侧表面也会被刻蚀。
在一些实施例中，第一一体化刻蚀工艺步骤中，第一填充层117的刻蚀速率及第一掩膜图案112的刻蚀速率均可以小于第一侧墙层116的刻蚀速率，以保证刻蚀第一侧墙层116并去除第一侧墙层116的步骤中，侧刻蚀去除的第一填充层117的尺寸及第一掩膜图案112的尺寸较小，以保证形成的第一参考掩膜图案以及后续形成的第一牺牲图案118的尺寸精度，且保证在去除第一侧墙层116之后，第一填充层117及第一掩膜图案112能够有剩余，从而提高第一掩膜图案112和第一填充层117的图案转移过程中的精度。
参考图3、图6至图9，第一一体化刻蚀工艺步骤可以包括：刻蚀第一填充层117、第一侧墙层116和第一掩膜图案112，以去除全部的第一侧墙层116，剩余的第一填充层117和剩余的第一掩膜图案共同作为第一参考掩膜图案1162；以第一参考掩膜图案1162为掩膜，刻蚀第二牺牲层111，以在第一牺牲层110上形成沿第一方向间隔排布的多个第二牺牲图案218；去除第一参考掩膜图案1162；以第二牺牲图案218为掩膜，刻蚀第一牺牲层110，以在含碳掩膜层109上形成沿第一方向间隔排布的多个第一牺牲图案118；去除第二牺牲图案218；其中，第一一体化刻蚀工艺均在同一刻蚀机台内执行。通过在同一刻蚀机台内执行第一填充层117、第一侧墙层116、第一掩膜图案112、第二牺牲层111以及第一牺牲层110的刻蚀，即用同一刻蚀机台将前述各膜层一次性刻蚀下来，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，且在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，有利于提高形成的半导体结构的良率。
在一些实施例中，采用图4及图5所示的第一填充层117的位置排布为基础，第一一体化刻蚀工艺步骤可以包括：参考图6，去除全部的第一侧墙层116，剩余的第一填充层117和剩余的第一掩膜图案共同作为第一参考掩膜图案1162；以第一参考掩膜图案1162为掩膜，刻蚀第二牺牲层111，以在第一牺牲层110上形成沿第一方向间隔排布的多个第二牺牲图案218；去除第一参考掩膜图案1162；以第二牺牲图案218为掩膜，刻蚀第一牺牲层110，以在含碳掩膜层109上形成沿第一方向间隔排布的多个第一牺牲图案118；去除第二牺牲图案218；其中，第一一体化刻蚀工艺均在同一刻蚀机台内执行。
在一些实施例中，在执行完第一一体化刻蚀工艺后，可以执行第一清洗工艺，来去除第一牺牲图案118上的残留物等，以避免影响后续制程的正常进行，且相较于相关技术中每刻蚀一膜层后均执行清洗工艺的方案，通过在执行第一一体化刻蚀工艺后执行一次清洗工艺（即第一清洗工艺），能够减少清洗工艺的次数，提高半导体结构制造的效率，降低制造成本，从而有利于提高产能。
图11为本公开实施例提供的一种半导体结构的制造方法中形成填充掩膜层的步骤对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图。
参考图11，制造方法还可以包括：形成填充掩膜层119，填充掩膜层119填充满相邻第一牺牲图案118之间的间隙并覆盖第一牺牲图案118的顶表面。
填充掩膜层119的材料可以包括旋涂硬掩膜材料或旋涂碳硬掩膜材料的至少一种，旋涂硬掩膜材料及旋涂碳硬掩膜材料的硬度较大，从而能够提高微细线宽的图形准确度，有利于提高图案转移的精度。填充掩膜层119的材料也可以包括氧化硅、氮化硅或者氮氧化硅的至少一种。
在一些实施例中，填充掩膜层119可以由多个第二膜层1190堆叠而构成。例如，填充掩膜层119可以包括两层第二膜层1190堆叠而成。第二膜层1190可以包括子填充掩膜层219及第一掩膜层319。其中靠近第一牺牲图案118的一层第二膜层1190中的子填充掩膜层219填充满相邻第一牺牲图案118之间的间隙并覆盖第一牺牲图案118的顶表面，第一掩膜层319覆盖子填充掩膜层219的顶表面；远离第一牺牲图案118的一层第二膜层1190中的子填充掩膜层219覆盖在靠近第一牺牲图案118的一层第二膜层1190中的第一掩膜层319的顶表面，远离第一牺牲图案118的一层第二膜层1190中的第一掩膜层319覆盖该层第二膜层1190中的子填充掩膜层219的顶表面。
在一些实施例中，子填充掩膜层219的材料可以为旋涂硬掩膜材料或旋涂碳硬掩膜材料中的至少一者，靠近第一牺牲图案118的一层第二膜层1190中的第一掩膜层319可以为氧化硅，远离第一牺牲图案118的一层第二膜层1190中的第一掩膜层319可以为氮氧化硅。
继续参考图11，制造方法还可以包括：形成多个第二掩膜图案121，多个第二掩膜图案121在填充掩膜层上沿第二方向间隔排布，第一方向与第二方向相交。第一方向与第二方向所构成的夹角可以为60°或者90°。本公开实施例以第二掩膜图案121的排布方向与第一牺牲图案118的排布方向之间的夹角为60°作为示例，即第一方向与第二方向的夹角为60°（参考图21）。
第二掩膜图案121的材料可以包括光刻胶。由于光刻胶材料构成的第二掩膜图案121的尺寸、轮廓可以通过光刻机来调节，如此对于形成第二掩膜图案121侧壁的第二侧墙层而言，第二侧墙层的轮廓也是对应可以调整的，从而有利于提高后续步骤中，形成包含第二掩膜图案的第二参考掩膜图案，并以第二参考掩膜图案为掩膜刻蚀填充掩膜层以形成填充掩膜图案的过程中图案转移的精度。
图12为本公开实施例提供的一种半导体结构的制造方法中形成第二侧墙层的步骤对应的半导体结构沿BB1方向（参考图1）的一种剖面结构示意图。
参考图12，制造方法还可以包括：形成第二侧墙层122，第二侧墙层122位于第二掩膜图案121沿第二方向相对的两个侧壁。
在一些实施例中，形成第二侧墙层122的工艺步骤包括：形成第三膜层，第三膜层覆盖填充掩膜层119的顶表面、第二掩膜图案121的侧壁以及顶表面；去除位于第二掩膜图案121顶表面以及填充掩膜层119顶表面的第三膜层，保留位于第二掩膜图案121侧壁的第三膜层作为第二侧墙层122。
在一些实施例中，通过限定第二侧墙层122的厚度以及为位于两个第二掩膜图案121之间的两个相邻的第二侧墙层122之间的间隙以定义出后续形成的第二填充层位置。
可以采用化学气相沉积工艺或者原子层沉积工艺形成第三膜层。
第二侧墙层122的材料可以包括氧化硅、氮化硅或者氮氧化硅。例如，第二侧墙层122的材料可以包括氧化硅。
参考图12，制造方法还可以包括：形成第二填充层123，第二填充层123填充相邻第二侧墙层122之间的间隙。
第二填充层123的材料可以包括旋涂硬掩膜材料或旋涂碳硬掩膜材料的至少一种，旋涂硬掩膜材料及旋涂碳硬掩膜材料的硬度较大，因此能够提高微细线宽的图形准确度，有利于提高图案转移的精度。
其中，关于第二填充层123的位置排布可以包括图3以及图4所述的对应第一填充层的排布方式的两种方式，即第二填充层123可以包括如图12所示的位置排布以及如图13所示的位置排布。
参考图12，第二填充层123覆盖第二掩膜图案121的顶表面、第二侧墙层122的顶表面以及填充掩膜层119的顶表面，且第二填充层123还填充满相邻的第二侧墙层122之间的间隙。
图13为本公开实施例提供的一种半导体结构的制造方法中形成第二侧墙层的步骤对应的半导体结构沿BB1方向（参考图1）的另一种剖面结构示意图，图14为图13所示的半导体结构的俯视结构示意图。
在一些实施例中，参考图13及图14在图12提供的第二填充层123的基础上，去除位于第二掩膜图案121的顶表面以及第二侧墙层122的顶表面的第二填充层123，保留位于相邻的第二侧墙层122之间的第二填充层123；或者，形成位于相邻的第二侧墙层122之间的第二填充层123，而第二填充层123不位于第二掩膜图案121的顶表面、第二侧墙层122的顶表面。
其中，第二填充层123的顶表面可以与第二侧墙层122的顶表面齐平；或者如图13所示，第二填充层123的顶表面低于第二侧墙层122的顶表面。
在一些实施例中，在沿垂直于填充掩膜层119表面的方向上，相对于填充掩膜层119的顶表面，第二填充层123填充相邻第二侧墙层122之间的间隙至第二预设高度，第二预设高度为第二侧墙层122的高度的50%-100%。其中，第二侧墙层的高度为第二侧墙层122的顶表面与填充掩膜层119的顶表面之间的竖直距离。例如，比值可以为50%、56.1%、72.7%、79.6%、85.3%、96.1%或者100%。第二预设高度在此比值范围内，在去除第二侧墙层122之后，第二填充层123和第二掩膜图案121有剩余并共同作为第二参考掩膜图案。即第二预设高度的取值范围来控制第二掩膜图案121侧壁所对应的未被第二填充层123覆盖的第二侧墙层122侧表面的比例（即露出的第二侧墙层122侧表面的比例），以影响刻蚀第二侧墙层122步骤中还可能侧刻蚀去除的第二填充层123及第二掩膜图案121的尺寸，从而影响转移至填充掩膜层119中的图案（即填充掩膜图案）的尺寸，进一步影响后续得到的第三牺牲图案、含碳掩膜图案的关键尺寸，并可以影响最终形成的导电图案的关键尺寸，也即第二预设高度用于调节形成的导电图案的关键尺寸，并使得形成的导电图案的尺寸的均匀性较好。
导电图案的关键尺寸包括导电图案沿X方向和Y方向上的尺寸。如果第二预设高度较小，会将更多的第二侧墙层122侧表面暴露出来，刻蚀第二侧墙层122时对第二填充层123及第二掩膜图案121的侧刻蚀作用比较强，会使形成在填充掩膜层119中的线条的尺寸变小，反之则会使形成在填充掩膜层119中的线条的尺寸变大。第二预设高度为第二侧墙层122的高度的50%-100%，第二预设高度的前述取值范围能够保证去除第二侧墙层122的步骤中，第二侧墙层122能够被完全去除，且第二填充层123和第二掩膜图案121有剩余，且刻蚀工艺对第二掩膜图案121以及第二填充层123所造成的侧刻蚀不会过多也不会过少，以保证第二参考掩膜图案的关键尺寸与预期尺寸差距较小，并使得第二参考掩膜图案各部分的关键尺寸差异较小，从而提高形成的半导体结构的良率。其中，侧刻蚀指的是经由去除第二侧墙层122的过程中，第二掩膜图案121以及第二填充层123的侧表面也会暴露，由此第二掩膜图案121以及第二填充层123的侧表面也会被刻蚀。由此可知，去除第二侧墙层122后的第二掩膜图案121与第二填充层123之间的距离大于或等于第二侧墙层122的宽度。图15为本公开实施例提供的一种半导体结构的制造方法中去除第二侧墙层的步骤对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图16为本公开实施例提供的一种半导体结构的制造方法中形成第一填充掩膜图案的步骤对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图17为本公开实施例提供的一种半导体结构的制造方法中形成填充掩膜图案的步骤对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图18为本公开实施例提供的一种半导体结构的制造方法中形成第三牺牲图案对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图19为本公开实施例提供的一种半导体结构的制造方法中形成含碳掩膜图案对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图20为本公开实施例提供的一种半导体结构的制造方法中形成导电图案的步骤对应的半导体结构沿BB1方向（参考图1）的剖面结构示意图，图21为图20所示的半导体结构中导电图案的结构示意图。
以图12中第二填充层123的位置排布为基础。参考图15至图21，在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀第二填充层123、第二侧墙层122、第二掩膜图案121、填充掩膜层119、第一牺牲图案118、含碳掩膜层109和导电层108，以在基底100上形成沿第一方向和第二方向间隔排布的多个导电图案124。
在一些实施例中，形成第二侧墙层122的工艺步骤可以包括：形成第三膜层，第三膜层覆盖填充掩膜层119的顶表面、第二掩膜图案121的侧壁以及顶表面，形成的第三膜层作为第二侧墙层122。形成第二填充层的步骤中，第二填充层123覆盖第二侧墙层122的顶表面，且第二填充层123还填充满相邻的第第二掩膜图案之间的间隙；或者第二填充层123填充相邻第二掩膜图案之间的间隙至第二预设高度。
如此，通过在同一刻蚀机台（第二刻蚀机台）中执行第二填充层123、第二侧墙层122、第二掩膜图案121、填充掩膜层119、第一牺牲图案118、含碳掩膜层109和导电层108的刻蚀，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，且在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，有利于提高形成的半导体结构的良率。
此外，相关技术中，形成导电图案的方法为：在形成第二侧墙层之前，先以第二掩膜图案为掩膜刻蚀填充掩膜层119，以形成沿第二方向间隔排布的多个填充掩膜图案，然后在填充掩膜图案的侧壁上形成第二侧墙层，然后再于相邻第二侧墙层之间形成第二填充层。刻蚀去除第二侧墙层后得到第二参考掩膜图案（即刻蚀后剩余填充掩膜层（仅刻蚀远离第一牺牲图案118的一层第二膜层1190）、剩余第二填充层构成第二参考掩膜图案，且第二参考掩膜图案不包括第二掩膜图案），以第二参考掩膜图案为掩膜分别将图案转移至剩余填充掩膜层、第一牺牲图案、含碳掩膜层和导电层，得到多个导电图案。然而，在以第二掩膜图案为掩膜刻蚀填充掩膜层119之后，远离第一牺牲图案118的一层第二膜层1190中剩余第一掩膜层319与其底面正对的子填充掩膜层219之间可能会发生错位，且远离第一牺牲图案118的一层第二膜层1190中剩余第一掩膜层319与其底面正对的子填充掩膜层219形成的图案线条（即填充掩膜图案线条）可能会弯曲，这样对形成第二侧墙层有不利影响，容易导致第二侧墙层与填充掩膜图案之间存在孔隙，进而影响第二侧墙层的形貌并造成第二侧墙层的脱落，还会影响第二侧墙层的关键尺寸的大小，从而导致图案转移过程中的图案偏移、精度降低。本公开实施例通过前述步骤中在由光刻胶构成的第二掩膜图案121的侧壁形成第二侧墙层122，第二掩膜图案121的轮廓较为可控，从而第二侧墙层122的轮廓是可调的，从而后续进行图案转移的精度较高，并在同一刻蚀机台中刻蚀去除远离第一牺牲图案118的一层第二膜层1190中第一掩膜层319与其底面正对的子填充掩膜层219，能够大幅降低或避免刻蚀后远离第一牺牲图案118的一层第二膜层1190中剩余第一掩膜层319与其底面正对的子填充掩膜层219之间发生错位、弯曲的现象发生，不会存在相关技术中存在的上述问题，从而能够保证图案转移精度。
形成多个导电图案124的步骤中，导电图案124与有源区106中的源区或者漏区对应，导电图案124作为电容接触窗，并与接触结构104一一对应电接触。电容接触窗与接触结构104共同构成电容接触结构，用于电连接后续形成的电容器结构与有源区106。
参考图12以及图15，在一些实施例中，前述形成第二填充层123的步骤中，第二填充层123可以填充满相邻第二侧墙层122之间的间隙并覆盖第二掩膜图案121的顶表面。第二一体化刻蚀工艺步骤中，对第二填充层123依次进行的第三刻蚀处理和第四刻蚀处理，第三刻蚀处理用于去除部分厚度的第二填充层123，以露出第二侧墙层122的顶表面；第四刻蚀处理用于去除位于相邻第二侧墙层122之间的部分第二填充层123，以露出第二侧墙层122的部分侧表面，从而后续步骤可由露出的第二侧墙层的表面开始刻蚀第二侧墙层122直至去除第二侧墙层122。其中，刻蚀第二侧墙层122的步骤中还可能刻蚀部分第二填充层123及部分第二掩膜图案121，通过控制第四刻蚀处理中所去除的相邻第二侧墙层122之间的第二填充层123的高度，来控制露出的第二侧墙层122的侧表面的比例，以影响刻蚀第二侧墙层122步骤中还可能侧刻蚀去除的第二填充层123及第二掩膜图案121的尺寸，从而控制转移至填充掩膜层119中的图案的尺寸，并最终影响形成的导电图案的关键尺寸，导电图案的关键尺寸包括导电图案沿X方向和Y方向上的尺寸。如果第四刻蚀处理中去除的相邻第二侧墙层122之间的第二填充层123的高度较大，则剩余的第二填充层123的高度较小，会将更多的第二侧墙层122的侧表面暴露出来，刻蚀第二侧墙层122时对第二填充层123及第二掩膜图案121的侧刻蚀作用比较强，会使形成在填充掩膜层119中的线条的尺寸变小，反之则会使形成在填充掩膜层119中的线条的尺寸变大，影响最终形成的导电图案的尺寸。
其中，经过第四刻蚀处理之后，剩余的第二填充层123的高度与第二侧墙层122的高度的比值为第二预设高度，可以为50%-100%，例如，比值可以为50%、56.1%、72.7%、79.6%、85.3%、96.1%或者100%。第二预设高度在此比值范围内，在去除第二侧墙层122之后，第二填充层123和第二掩膜图案121有剩余并共同作为第二参考掩膜图案。即第二预设高度的取值范围能够保证去除第二侧墙层122的步骤中，刻蚀处理对第二掩膜图案121以及第二填充层123所造成的侧刻蚀不会过多也不会过少，以保证第二参考掩膜图案的关键尺寸与预期尺寸差距较小，并使得第二参考掩膜图案各部分的关键尺寸差异较小，从而提高形成的半导体结构的良率。其中，侧刻蚀指的是经由去除第二侧墙层122的过程中，第二掩膜图案121以及第二填充层123的侧表面也会暴露，第二掩膜图案121以及第二填充层123的侧表面也会被刻蚀。
在一些实施例中，第二一体化刻蚀工艺步骤中，第二填充层123的刻蚀速率及第二掩膜图案121的刻蚀速率均可以小于第二侧墙层122的刻蚀速率，以保证刻蚀第二侧墙层122并去除第二侧墙层122的步骤中，侧刻蚀去除的第二填充层123的尺寸及第二掩膜图案121的尺寸较小，以保证形成的第二参考掩膜图案以及后续形成的导电图案的尺寸精度，且保证在去除第二侧墙层122之后，第二填充层123及第二掩膜图案121能够有剩余，从而提高第二掩膜图案121和第二填充层123的图案转移过程中的精度。
参考图12、图15至图20，在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀第二填充层123、第二侧墙层122、第二掩膜图案121、填充掩膜层119、第一牺牲图案118、含碳掩膜层109和导电层108，可以包括：参考图15，刻蚀第二填充层123、第二侧墙层122和第二掩膜图案121，以去除全部的第二侧墙层122，剩余的第二填充层123和剩余的第二掩膜图案121共同作为第二参考掩膜图案1232；参考图16~图17，以第二参考掩膜图案1232为掩膜，刻蚀填充掩膜层119，以在第一牺牲图案118上形成沿第二方向间隔排布的多个填充掩膜图案1191；去除第二参考掩膜图案1232；参考图18，以填充掩膜图案1191为掩膜，刻蚀第一牺牲图案118，以在含碳掩膜层上形成沿第一方向和第二方向间隔排布的多个第三牺牲图案1181；去除填充掩膜图案1191；参考图19，以第三牺牲图案1181为掩膜，刻蚀含碳掩膜层109，以在导电层108上形成沿第一方向和第二方向间隔排布的多个含碳掩膜图案209；去除第三牺牲图案1181；参考图20，以含碳掩膜图案209为掩膜，刻蚀导电层108，以在基底上形成沿第一方向和第二方向间隔排布的多个导电图案124；去除含碳掩膜图案209；其中，第二一体化刻蚀工艺均在同一刻蚀机台内执行。通过在同一刻蚀机台（第二刻蚀机台）内执行第二填充层123、第二侧墙层122、第二掩膜图案121、填充掩膜层119、第一牺牲图案118、含碳掩膜层109以及导电层108的刻蚀，即用同一刻蚀机台将前述各膜层一次性刻蚀下来，能够减少半导体结构制造的周转过程，从而有利于提高生产效率、降低制造成本，且在刻蚀过程中处于上层的膜层刻蚀后形成的图案转移至下层的膜层时发生偏移的可能性大幅降低，从而有利于改善制造过程中的风险，有利于提高形成的半导体结构的良率。
在一些实施例中，以第二参考掩膜图案1232为掩膜，刻蚀填充掩膜层119，以在第一牺牲图案118上形成沿第二方向间隔排布的多个填充掩膜图案1191的工艺步骤包括：参考图16，以第二参考掩膜图案1232为掩膜，刻蚀远离含碳掩膜层109的其中一层第二膜层1190，并在靠近含碳掩膜层109的一层第二膜层1190的顶表面形成沿第二方向间隔排布的多个第一填充掩膜图案1192；去除第二参考掩膜图案1232；参考图17，以第一填充掩膜图案1192为掩膜，刻蚀靠近含碳掩膜层109的一层第二膜层1190，并在第一牺牲图案118上形成沿第二方向间隔排布的多个填充掩膜图案1191；去除第一填充掩膜图案1192。
在一些实施例中，以填充掩膜图案1191为掩膜，刻蚀第一牺牲图案，以在含碳掩膜层上形成沿第一方向和第二方向间隔排布的多个第三牺牲图案。
在一些实施例中，在同一刻蚀步骤刻蚀填充掩膜图案1191并暴露出第三牺牲图案1181的顶表面和侧表面、以及刻蚀含碳掩膜层109形成含碳掩膜图案209。
具体地，在同一刻蚀步骤刻蚀填充掩膜图案1191并暴露出第三牺牲图案1181的顶表面和侧表面以及刻蚀含碳掩膜层109形成含碳掩膜图案209可以包括：依次进行第一刻蚀步骤和第二刻蚀步骤；第一刻蚀步骤提供第一刻蚀气体和第一保护气体，以第三牺牲图案1181和填充掩膜图案1191为掩膜刻蚀部分厚度含碳掩膜层109，并没有刻穿含碳掩膜层109的厚度，并去除全部的填充掩膜图案1191，以露出位于相邻第三牺牲图案1181之间的填充掩膜图案1191正对的含碳掩膜层109的表面；第二刻蚀步骤提供第二刻蚀气体以及第二保护气体，第二刻蚀气体用于对第一刻蚀步骤中露出的含碳掩膜层109进行刻蚀，在第一刻蚀步骤和第二刻蚀步骤中，第一保护气体和第二保护气体用于在刻蚀露出的含碳掩膜层的侧壁上形成保护膜。
其中，第一刻蚀步骤中露出的含碳掩膜层109包括去除填充掩膜图案1191所暴露的含碳掩膜层109以及刻蚀部分厚度但未刻穿的含碳掩膜层109。
如此，进入第二刻蚀步骤，通过第一刻蚀步骤可以较快的去除填充掩膜图案1191，从而可以暴露出位于相邻第三牺牲图案1181之间的填充掩膜图案1191底面正对的含碳掩膜层109的表面，通过在去除填充掩膜图案1191之后再进入第二刻蚀步骤，可以在提高刻蚀工艺的刻蚀速率的同时，保证形成的含碳掩膜图案209的关键尺寸为预期尺寸。
在一些实施例中，第一刻蚀步骤也可以去除部分厚度的填充掩膜图案1191，剩余填充掩膜图案1191可以在第二刻蚀步骤中去除。如此，第一刻蚀步骤是以较快的速率刻蚀含碳掩膜层109，且在刻蚀的过程中还去除相邻第三牺牲图案1181之间的部分填充掩膜图案1191，以便于刻蚀位于相邻第三牺牲图案1181之间的填充掩膜图案1191正对的含碳掩膜层109，第一刻蚀步骤和第二刻蚀步骤中，通入的第一保护气体和第二保护气体用于避免在刻蚀的过程中会出现横向刻蚀的问题，避免最终形成的含碳掩膜图案209的关键尺寸与预期尺寸差异较大，保证刻蚀含碳掩膜层过程中图案转移的精确性。其中，含碳掩膜图案的关键尺寸为含碳掩膜图案沿第一方向和第二方向的尺寸。
在一些实施例中，第一刻蚀气体与第二刻蚀气体可以相同，第一保护气体与第二保护气体可以相同，换句话说，第一刻蚀步骤和第二刻蚀步骤可以在同一个刻蚀腔室内完成，有利于简化半导体结构的制造方法。
在一些实施例中，第一刻蚀步骤用于以第三牺牲图案和填充掩膜图案1191为掩膜，刻蚀含碳掩膜层109以沿第一方向延伸的第一沟槽；在形成该第一沟槽之后，进入第二刻蚀步骤，以形成含碳掩膜图案209。可以理解的是，由于在整个刻蚀工艺中，第一刻蚀步骤中在含碳掩膜层中形成第一沟槽和第二刻蚀步骤中刻蚀剩余含碳掩膜层109的刻蚀起点不同，第一刻蚀步骤的起点是含碳掩膜层109的顶表面，第二刻蚀步骤需要在第一刻蚀步骤将填充掩膜图案1191去除后，再去除填充掩膜图案1191底面正对的含碳掩膜层109，因此会存在第一刻蚀步骤中在含碳掩膜层中先形成有第一沟槽，第二刻蚀步骤中还会继续沿第一沟槽刻蚀含碳掩膜层109的问题，保护气体的通入可以避免沿含碳掩膜层的第一沟槽侧刻蚀含碳掩膜层的问题，且在形成进入第二刻蚀步骤可以增加整个刻蚀工艺的刻蚀速率，进一步降低第二刻蚀步骤中含碳掩膜层沿第一沟槽侧刻蚀的程度。
在一些实施例中，第二刻蚀步骤提供的第二保护气体的气体流量可以逐渐增加，可以理解的是，随着刻蚀工艺的进行，刻蚀的含碳掩膜层109的深度也就越深，第二刻蚀步骤中先刻蚀远离基底的部分含碳掩膜层109以形成第一开口，并沿第一开口继续刻蚀邻近基底的部分含碳掩膜层109，其中，在沿第一开口继续刻蚀邻近基底的部分含碳掩膜层109，还可能沿第一开口侧刻蚀远离基底的部分含碳掩膜层109，因此，通过设置第二刻蚀步骤提供的第二保护气体的气体流量逐渐增加，以降低远离基底的部分含碳掩膜层被侧刻蚀的可能性，可以提高半导体结构的制作方法的可靠性。
在一些实施例中，第一刻蚀步骤中提供第一保护气体，且第一刻蚀步骤提供的第一保护气体的气体流量小于第二刻蚀步骤提供的第二保护气体的气体流量。通过在第一刻蚀步骤中通入第一保护气体，从而同样可以在第一刻蚀步骤中一边刻蚀含碳掩膜层109，一边在含碳掩膜层109的侧壁上形成保护膜，以提高形成的第一沟槽的精确性。
在一些实施例中，第一刻蚀步骤中，第一刻蚀气体与第一保护气体的气体流量比值为第一比值；第二刻蚀步骤中，第二刻蚀气体与第二保护气体的气体流量比值为第二比值；其中，第一比值大于所述第二比值。换句话说，第一刻蚀步骤中，第一刻蚀气体相对较多，第二刻蚀步骤中，第二保护气体相对较多，第二刻蚀步骤相较于第一刻蚀步骤而言，第二刻蚀步骤中含碳掩膜层109中已形成第一沟槽，且第二刻蚀步骤中还需减少沿先刻蚀远离基底的部分含碳掩膜层109形成的第一开口侧刻蚀的问题，因此，通过设置第一比值大于所述第二比值可以减小形成的含碳掩膜图案的关键尺寸与预期尺寸的差异。
需要说明的是上述中，第一刻蚀气体相对较多，并非是限定第一刻蚀气体的气体流量相对较多，而是指在第一刻蚀步骤中，第一刻蚀气体占整个第一刻蚀步骤中通入的气体的比例，且这个相对较多是指，第一刻蚀气体占整个第一刻蚀步骤中通入的气体的比例相对于第二刻蚀气体占整个第二刻蚀步骤中通入的气体的比例多。
在一些实施例中，第一刻蚀气体的气体流量可以大于第二刻蚀气体的气体流量，第一刻蚀气体的气体流量也可以小于或者等于第二刻蚀气体的气体流量；第一刻蚀步骤中通入的第一保护气体的气体流量可以大于第二刻蚀步骤中通入的第二保护气体的气体流量，第一刻蚀步骤中通入的第一保护气体的气体流量也可以小于或等于第二刻蚀步骤中通入的第二保护气体的气体流量。
在一些实施例中，第一刻蚀步骤提供的第一保护气体的气体流量为60sccm~100sccm，例如60sccm、75sccm、87sccm、93.7sccm或者100sccm等；第二刻蚀步骤提供的第二保护气体的气体流量为100sccm~140sccm，例如100sccm、114sccm、122sccm、137.9sccm或者140sccm等。可以理解的是，保护气体的气体流量越大，保护能力也就越强，而保护气体的气体流量越大，整个刻蚀工艺的刻蚀速率也就越慢，因此，通过设置第一刻蚀步骤提供的第一保护气体的气体流量为60sccm~100sccm，第二刻蚀步骤提供的第二保护气体的气体流量为100sccm~140sccm，可以使得相对于第二刻蚀步骤的刻蚀速率，第一刻蚀步骤的刻蚀速率较快，第二刻蚀步骤中对含碳掩膜层109的保护效果比第一刻蚀步骤中对含碳掩膜层109的保护效果好，从而既可以很好的保护了含碳掩膜层109的侧壁，保证了形成的含碳掩膜图案209的关键尺寸为预期尺寸，又可以使整个刻蚀工艺具有一定的刻蚀速率，从而可以减少整个刻蚀工艺所需的刻蚀时长。在第一刻蚀步骤和第二刻蚀步骤中，刻蚀气体和保护气体的总流量保持一致，例如刻蚀气体和保护气体的总流量可以为250sccm。通过调节第一刻蚀步骤和第二刻蚀步骤中刻蚀气体和保护气体的流量，可以调控含碳掩膜图案209的关键尺寸，并且影响后续得到导电图案的关键尺寸。
在一些实施例中，含有碳元素的填充掩膜层和含碳掩膜层可以通过同一刻蚀气体去除。
在一些实施例中，第一刻蚀气体包括氧气；第二刻蚀气体包括氧气；第一保护气体包括氧硫化碳（COS）气体，第二保护气体包括氧硫化碳（COS）气体。氧气可以较快的刻蚀含碳材料，也就是说，氧气可以很好的刻蚀含碳掩膜层109与填充掩膜层119，而氧硫化碳气体可以分出硫活性离子和含碳掩膜层109中的碳结合，以在含碳掩膜层109的侧壁上形成保护膜，从而在刻蚀部分厚度的含碳掩膜层109形成开口后，可以在该开口侧壁形成保护膜，保护膜可以阻止刻蚀工艺中沿该开口进行侧刻蚀。
在一些实施例中，在进行刻蚀工艺之前，在形成第三牺牲图案1181之后，在垂直于基底100表面的方向上，含碳掩膜层109的厚度大于或等于位于相邻第三牺牲图案1181之间的剩余填充掩膜层的厚度。可以理解的是，在刻蚀工艺的过程中，在形成第一沟槽的过程中，部分相邻第三牺牲图案1181间隙处可能还在刻蚀填充掩膜图案1191，因此，通过设置含碳掩膜层109的厚度大于或等于与含碳掩膜层109直接接触的剩余填充掩膜层的厚度，可以在还未刻蚀形成第一沟槽，或者刚刻蚀完以形成第一沟槽的时候，填充掩膜层已经被刻蚀干净，从而可以开始刻蚀填充掩膜图案1191底面接触的含碳掩膜层109，同时减轻含碳掩膜层中沿第一沟槽的侧刻蚀，以保证形成的含碳掩膜图案的关键尺寸为预期尺寸。
在一些实施例中，在进行刻蚀工艺之前，在形成第三牺牲图案之后，在垂直于基底100表面的方向上，含碳掩膜层109的厚度为90nm~110nm，例如为95nm、100nm或者105nm等等，位于相邻第三牺牲图案之间的填充掩膜图案1191正对的填充掩膜图案1191的厚度为70nm~100nm，例如为80nm、90nm、100nm等等，并且控制含碳掩膜层109的厚度大于填充掩膜图案1191的厚度。可以理解的是，含碳掩膜层109的厚度越大，越便于形成具有预期尺寸的含碳掩膜图案，然而厚度越大刻蚀含碳掩膜层109所需的时间也就越长，填充掩膜图案的厚度越大，越便于提高形成的第三牺牲图案尺寸的精度，进而可以提高将第三牺牲图案的图案转移至含碳掩膜层的精度，因此通过设置含碳掩膜层109的厚度为90nm~110nm，位于相邻第三牺牲图案之间的填充掩膜图案1191正对的填充掩膜层的厚度为70nm~100nm，可以保证形成的含碳掩膜图案的关键尺寸的精度，其次，可以使还未在含碳掩膜层中刻蚀形成第一沟槽，或者刚刻蚀形成第一沟槽的时候，填充掩膜图案1191已经被刻蚀干净，从而可以刻蚀填充掩膜图案1191底面正对的含碳掩膜层，同时减少含碳掩膜层中沿第一沟槽的侧刻蚀，以保证形成的含碳掩膜图案的关键尺寸为预期尺寸。
在一些实施例中，刻蚀工艺对含碳掩膜层109与填充掩膜层的刻蚀选择比可以小于或等于2，可以理解的是，含碳掩膜层109与填充掩膜层的刻蚀选择比越小，表明在相同时间内，刻蚀填充掩膜层119的厚度相较于刻蚀含碳掩膜层109的厚度也就越大，通过设置刻蚀工艺对含碳掩膜层109与填充掩膜层119的刻蚀选择比小于或等于2，可以较快的去除填充掩膜图案1191，可以使得刻蚀工艺中，第一时刻与第二时刻之间差异不会过大，其中，第一时刻为开始刻蚀填充掩膜图案底面接触的含碳掩膜层109的时刻，第二时刻为开始以填充掩膜图案1191和第三牺牲图案1181为掩膜刻蚀含碳掩膜层109的时刻，从而减少含碳掩膜层中沿第一沟槽的侧刻蚀，以保证形成的含碳掩膜图案的关键尺寸为预期尺寸。
在一些实施例中，刻蚀工艺对含碳掩膜层109与填充掩膜层119的刻蚀选择比大于或等于1且小于或等于2，填充掩膜层119的厚度还可以小于含碳掩膜层109的厚度，从而可以大幅减轻或避免形成第一沟槽后，还可能会沿第一沟槽侧刻蚀含碳掩膜层的问题。
在一些实施例中，在执行完第二一体化刻蚀工艺后，可以执行第二清洗工艺，来去除导电图案上的残留物等，以避免影响后续制程的正常进行，且相较于相关技术中每刻蚀一膜层后均执行清洗工艺的方案，通过在执行第二一体化刻蚀工艺后执行一次清洗工艺（即第二清洗工艺），能够减少清洗工艺的次数，提高半导体结构制造的效率，降低制造成本，从而有利于提高产能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上依次形成导电层、含碳掩膜层、第一牺牲层、第二牺牲层和多个第一掩膜图案，所述多个第一掩膜图案在所述第二牺牲层上沿第一方向间隔排布，所述第一掩膜图案的材料包括光刻胶，所述第二牺牲层包括第一子牺牲层及第二子牺牲层，所述第一子牺牲层位于所述第一牺牲层与所述第二子牺牲层之间，所述第一子牺牲层材料为旋涂硬掩模材料或旋涂碳硬掩模材料中的至少一种，所述第二子牺牲层的材料为氮氧化硅，所述第一牺牲层的材料包括氧化硅；
形成第一侧墙层，所述第一侧墙层位于所述第一掩膜图案的侧壁，所述第一侧墙层的材料包括氧化硅、氮化硅或者氮氧化硅；
形成第一填充层，所述第一填充层填充相邻所述第一侧墙层之间的间隙；
在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀所述第一填充层、所述第一侧墙层、所述第一掩膜图案、所述第二牺牲层和所述第一牺牲层，以在所述含碳掩膜层上形成沿所述第一方向间隔排布的多个第一牺牲图案；
在执行完所述第一一体化刻蚀工艺后，执行第一清洗工艺。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，在所述形成第一填充层的步骤中，所述第一填充层填充满相邻所述第一侧墙层之间的间隙并覆盖所述第一掩膜图案的顶表面；或者，所述第一填充层填充相邻所述第一侧墙层之间的间隙至第一预设高度，所述第一预设高度为所述第一侧墙层的高度的50%-100%。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，在第一刻蚀机台中执行第一一体化刻蚀工艺刻蚀所述第一填充层、所述第一侧墙层、所述第一掩膜图案、所述第二牺牲层和所述第一牺牲层，包括：
刻蚀所述第一填充层、所述第一侧墙层和所述第一掩膜图案，以去除全部的所述第一侧墙层，剩余的所述第一填充层和剩余的所述第一掩膜图案作为第一参考掩膜图案；
以所述第一参考掩膜图案为掩膜，刻蚀所述第二牺牲层，以在所述第一牺牲层上形成沿所述第一方向间隔排布的多个第二牺牲图案；
去除所述第一参考掩膜图案；
以所述第二牺牲图案为掩膜，刻蚀所述第一牺牲层，以在所述含碳掩膜层上形成沿所述第一方向间隔排布的多个第一牺牲图案；
去除所述第二牺牲图案；
其中，所述第一一体化刻蚀工艺均在同一刻蚀机台内执行。
4.根据权利要求1-3任一项所述的半导体结构的制造方法，其特征在于，还包括：
形成填充掩膜层，所述填充掩膜层填充满相邻所述第一牺牲图案之间的间隙并覆盖所述第一牺牲图案的顶表面；
形成多个第二掩膜图案，所述多个第二掩膜图案在所述填充掩膜层上沿第二方向间隔排布，所述第一方向与所述第二方向相交；
形成第二侧墙层，所述第二侧墙层位于所述第二掩膜图案的侧壁；
形成第二填充层，所述第二填充层填充相邻所述第二侧墙层之间的间隙；
在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀所述第二填充层、所述第二侧墙层、所述第二掩膜图案、所述填充掩膜层、所述第一牺牲图案、所述含碳掩膜层和所述导电层，以在所述基底上形成沿所述第一方向和所述第二方向间隔排布的多个导电图案。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，在所述形成第二填充层的步骤中，所述第二填充层填充满相邻所述第二侧墙层之间的间隙并覆盖所述第二掩膜图案的顶表面；或者，所述第二填充层填充相邻所述第二侧墙层之间的间隙至第二预设高度，所述第二预设高度为所述第二侧墙层的高度的50%-100%。
6.根据权利要求4所述的半导体结构的制造方法，其特征在于，在第二刻蚀机台中执行第二一体化刻蚀工艺刻蚀所述第二填充层、所述第二侧墙层、所述第二掩膜图案、所述填充掩膜层、所述第一牺牲图案、所述含碳掩膜层和所述导电层，包括：
刻蚀所述第二填充层、所述第二侧墙层和所述第二掩膜图案，以去除全部的所述第二侧墙层，剩余的所述第二填充层和剩余的所述第二掩膜图案作为第二参考掩膜图案；
以所述第二参考掩膜图案为掩膜，刻蚀所述填充掩膜层，以在所述第一牺牲图案上形成沿所述第二方向间隔排布的多个填充掩膜图案；
去除所述第二参考掩膜图案；
以所述填充掩膜图案为掩膜，刻蚀所述第一牺牲图案，以在所述含碳掩膜层上形成沿所述第一方向和所述第二方向间隔排布的多个第三牺牲图案；
去除所述填充掩膜图案；
以所述第三牺牲图案为掩膜，刻蚀所述含碳掩膜层，以在所述导电层上形成沿所述第一方向和所述第二方向间隔排布的多个含碳掩膜图案；
去除所述第三牺牲图案；
以所述含碳掩膜图案为掩膜，刻蚀所述导电层，以在所述基底上形成沿所述第一方向和所述第二方向间隔排布的多个导电图案；
去除所述含碳掩膜图案；
其中，所述第二一体化刻蚀工艺均在同一刻蚀机台内执行。
7.根据权利要求4所述的半导体结构的制造方法，其特征在于，还包括：
在执行完所述第二一体化刻蚀工艺后，执行第二清洗工艺。
8.根据权利要求6所述的半导体结构的制造方法，其特征在于，在所述第二一体化刻蚀工艺中，以所述第三牺牲图案为掩膜刻蚀所述含碳掩膜层的工艺步骤与去除所述填充掩膜图案的工艺步骤在同一刻蚀工艺中进行。
9.根据权利要求4所述的半导体结构的制造方法，其特征在于，所述第一填充层的材料包括旋涂硬掩膜材料或旋涂碳硬掩膜材料；和/或，所述第二掩膜图案的材料包括光刻胶，所述第二填充层的材料包括旋涂硬掩膜材料或旋涂碳硬掩膜材料。
10.根据权利要求4所述的半导体结构的制造方法，其特征在于，所述基底包括衬底及在所述衬底上间隔排布的多条位线结构，相邻所述位线结构之间形成有接触结构，所述位线结构的延伸方向与所述第一方向相交，且与所述第二方向相交；
形成所述多个导电图案的步骤中，所述导电图案作为电容接触窗，并与所述接触结构一一对应电接触。
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