CN110600380A - 一种半浮栅晶体管的制备方法 - Google Patents
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Abstract
本发明实施例公开了一种半浮栅晶体管的制备方法，所述方法包括以下步骤：提供衬底；刻蚀所述衬底形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层；在形成所述凹槽后，在所述凹槽周围的预设形成位置形成浅沟槽隔离结构。
Description
技术领域
本发明涉及半导体工艺技术领域，尤其涉及一种半浮栅晶体管的制备方法。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)制备技术的不断更新，DRAM的尺寸再继续往下收缩变得越来越困难。为了进一步缩小器件尺寸，降低芯片成本，近年来人们对无电容DRAM新型结构进行了研究。该结构主要有两种：一种是基于浮体(Floating-body)效应的零电容随机存取存储器(Zero capacitance Random AccessMemory，ZRAM)；另一种是将隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)和浮栅器件结合起来的基于P型隧穿场效应晶体管(P-TFET)的半浮栅晶体管(Semi-Floating Gate Transistor，SFGT)。对于ZRAM结构，需要利用绝缘体上硅(Silicon OnInsulator，SOI)器件中埋氧层(Box)的隔离作用所带来的浮体效应，成本较高；另外，ZRAM结构保持(retention)时间较短，无法满足实际要求。因此，人们开始对SFGT结构进行进一步研究。
为了进一步缩小器件尺寸，可以利用凹槽(trench)结构工艺，将浮栅层的一部分形成在衬底(Silicon)内部；然而，这一工艺目前尚不成熟，器件短路问题时有发生。
发明内容
有鉴于此，本发明的主要目的在于提供一种半浮栅晶体管的制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半浮栅晶体管的制备方法，所述方法包括以下步骤：
提供衬底；
刻蚀所述衬底形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层；
在形成所述凹槽后，在所述凹槽周围的预设形成位置形成浅沟槽隔离结构。
上述方案中，在形成所述凹槽前，所述方法还包括：在所述衬底内形成具有第一掺杂类型的掺杂区，在所述第一掺杂类型的掺杂区形成具有第二掺杂类型的掺杂区；
所述凹槽形成在所述具有第二掺杂类型的掺杂区内。
上述方案中，所述凹槽为U型凹槽。
上述方案中，在刻蚀所述衬底形成凹槽后，所述方法还包括：采用具有第一掺杂类型的离子对所述凹槽内的衬底进行掺杂。
上述方案中，在刻蚀所述衬底形成凹槽后，所述方法还包括：在所述衬底上形成浮栅材料层，所述浮栅材料层填满所述凹槽；所述浮栅材料层用于被刻蚀形成所述浮栅层。
上述方案中，形成所述浮栅材料层的步骤包括：
在所述衬底上沉积第一多晶硅层，所述第一多晶硅层填满所述凹槽；
采用具有第一掺杂类型的离子对所述第一多晶硅层进行掺杂，形成所述浮栅材料层。
上述方案中，所述浮栅材料层的厚度范围为1000-1500埃。
上述方案中，在形成所述浮栅材料层后形成所述浅沟槽隔离结构；其中，形成所述浅沟槽隔离结构的步骤包括：
以所述浮栅材料层为硬掩膜层对所述衬底进行刻蚀，在所述预设形成位置形成穿过所述浮栅材料层以及所述衬底的沟槽；
在所述沟槽内填充隔离材料，形成所述浅沟槽隔离结构。
上述方案中，所述浅沟槽隔离结构在垂直于所述衬底方向上的高度范围为2500-4000埃。
上述方案中，所述方法还包括：
在所述浮栅材料层上形成栅间介质材料层；
在所述栅间介质材料层上形成控制栅极材料层，所述控制栅极材料层具有第二掺杂类型；
刻蚀所述浮栅材料层、所述栅间介质材料层以及所述控制栅极材料层，形成所述半浮栅晶体管的浮栅层、栅间介质层以及控制栅极层。
本发明实施例所提供的半浮栅晶体管的制备方法，所述方法包括以下步骤：提供衬底；刻蚀所述衬底形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层；在形成所述凹槽后，在所述凹槽周围的预设形成位置形成浅沟槽隔离结构。如此，本发明实施例对半浮栅晶体管的制备方法的工艺顺序进行了优化调整，通过先形成凹槽，后形成浅沟槽隔离结构，避免了相关技术中先形成浅沟槽隔离结构时，浅沟槽隔离结构顶部对后续凹槽刻蚀工艺的遮挡影响，从而避免了刻蚀凹槽时，凹槽两侧衬底去除不干净的问题，保证了器件工作的可靠性。
附图说明
图1为相关技术中制备的半浮栅晶体管的电镜图以及与之对应的结构俯视示意图；
图2为本发明实施例提供的半浮栅晶体管的制备方法的流程示意图；
图3至图12为本发明实施例提供的半浮栅晶体管的制备过程中的器件结构剖面示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为相关技术中制备的半浮栅晶体管的电镜图以及与之对应的结构俯视示意图。如图所示，相关技术中，在制备半浮栅晶体管时，往往先形成浅沟槽隔离结构(ShallowTrench Isolation，STI)，从而通过STI在衬底上定义出有源区(Active Area，AA)；而后，在有源区内形成器件所需的凹槽。但是，由于半浮栅晶体管结构中STI的高度(step height)较高，在刻蚀形成所述凹槽的时候很容易由于STI的遮挡而出现凹槽两侧衬底去除不干净的问题，从而导致器件在STI结构的宽度方向上出现短路。
基于此，本发明实施例提供了一种半浮栅晶体管的制备方法；具体请参见附图2。如图所示，所述方法包括以下步骤：
步骤101、提供衬底；
步骤102、刻蚀所述衬底形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层；
步骤103、在形成所述凹槽后，在所述凹槽周围的预设形成位置形成浅沟槽隔离结构。
下面，结合图3至图12中半浮栅晶体管的制备过程中的器件结构剖面示意图，对本发明实施例提供的半浮栅晶体管的制备方法再作进一步详细的说明。
首先，请参考图3。提供衬底10。
所述衬底10可以是各种形式的合适衬底，例如：半导体衬底(如Si、Ge等)及化合物半导体衬底(如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb)等。
在一实施例中，在形成所述凹槽前，所述方法还包括：在所述衬底10内形成具有第一掺杂类型的掺杂区，在所述第一掺杂类型的掺杂区形成具有第二掺杂类型的掺杂区；所述凹槽形成在所述具有第二掺杂类型的掺杂区内。
作为一种具体实施方式，在所有掺杂和沉积工艺之前，可以先在所述衬底10上刻蚀出第一图案，所述第一图案可以作为后续工艺的对准标记。所述形成具有第一掺杂类型的掺杂区的步骤，具体包括光刻技术定义出所述第一掺杂类型的掺杂区的预设形成位置，采用离子注入工艺(Implantation，IMP)在所述衬底10内注入具有第一掺杂类型的掺杂离子。所述第一掺杂类型可以为P型，从而形成的所述具有第一掺杂类型的掺杂区为P型阱区(Pwell)。在所述IMP工艺后，所述方法还可以包括退火的步骤，以使注入的所述离子分布更加均匀。所述形成具有第二掺杂类型的掺杂区的步骤，具体包括光刻技术定义出所述第二掺杂类型的掺杂区的预设形成位置，采用IMP工艺在所述具有第一掺杂类型的掺杂区内注入具有第二掺杂类型的掺杂离子。所述第二掺杂类型可以为N型，从而形成的所述具有第二掺杂类型的掺杂区为N型阱区(Nwell)。
此外，所述方法还可以包括在所述衬底10内形成源极区和漏极区的步骤。所述源极区和漏极区可以具有第二掺杂类型。所述漏极区可以形成在所述具有第二掺杂类型的掺杂区内。
接下来，请参考图4。刻蚀所述衬底10形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层。
作为一种具体实施方式，所述凹槽的深度范围为200-1200埃关键尺寸(CD)的范围为20-100nm。
形成所述凹槽的步骤可以具体包括：在执行完IMP工艺的所述衬底10上沉积氧化硅层以及氮化硅层；执行光刻工艺，通过对光阻曝光、显影，暴露出所述凹槽的预设形成区域；刻蚀所述衬底10，形成所述凹槽。所述凹槽将作为所述半浮栅晶体管的体区(body)。
在一实施例中，所述凹槽为U型凹槽。
在一实施例中，在刻蚀所述衬底10形成凹槽后，所述方法还包括：采用具有第一掺杂类型的离子对所述凹槽内的衬底10进行掺杂；而后再形成浮栅材料层。如此，可以改善器件的阈值电压(Vt)。
作为一种具体实施方式，所述掺杂可以通过IMP工艺在所述凹槽内的所述衬底10上掺杂硼(B)元素，掺杂面浓度范围为1E12-3E12cm-2。
接下来，请参考图5。形成栅介质层11，所述栅介质层11覆盖所述凹槽的表面。
作为一种具体实施方式，可以采用一步或者多步ISSG对凹槽进行处理，并生长一层厚度为20-100埃的栅介质层；进一步地，其厚度可以为25-60埃。所述栅介质层11可以为氧化硅或者其他High-K材料。
接下来，请参考图6。刻蚀所述栅介质层11，暴露出所述衬底10表面预设形成P/N结的位置。
具体地，采用光刻工艺，通过对光阻曝光、显影，在所述栅介质层11上形成图案化的光阻层，所述光阻层暴露出所述P/N结的预设形成位置；执行刻蚀工艺，将所述光阻层的图案转移到所述栅介质层11上，以使所述栅介质层11暴露出所述衬底10表面预设形成P/N结的位置。
接下来，请参考图7。在所述衬底10上形成浮栅材料层12，所述浮栅材料层12填满所述凹槽；所述浮栅材料层12用于被刻蚀形成所述浮栅层。
在一实施例中，形成所述浮栅材料层12的步骤包括：在所述衬底10上沉积第一多晶硅层，所述第一多晶硅层填满所述凹槽；采用具有第一掺杂类型的离子对所述第一多晶硅层进行掺杂，形成所述浮栅材料层。
所述对所述第一多晶硅层进行掺杂可以采用原位掺杂或者IMP工艺；掺杂面浓度范围为1E13-1E15cm-2。
在一实施例中，所述方法还包括：对所述浮栅材料层12的表面执行平坦化工艺，从而为后续工艺提供一个平坦的表面。所述平坦化工艺具体可以采用化学机械研磨工艺(CMP)。
在一实施例中，所述浮栅材料层12的厚度范围为1000-1500埃。可以理解地，上述厚度可以为执行平坦化工艺后所述浮栅材料层12的厚度。
接下来，请参考图8。在所述凹槽周围的预设形成位置形成浅沟槽隔离结构STI。
在一实施例中，形成所述浅沟槽隔离结构的步骤包括：以所述浮栅材料层12为硬掩膜层对所述衬底10进行刻蚀，在所述预设形成位置形成穿过所述浮栅材料层12以及所述衬底10的沟槽；在所述沟槽内填充隔离材料，形成所述浅沟槽隔离结构。
可以理解地，上述用于形成所述浅沟槽隔离结构的所述沟槽从所述浮栅材料层12的上表面向下延伸，终止于所述衬底10内部，从而形成为贯穿所述浮栅材料层12并深入所述衬底10内部的所述沟槽。如此，在填充隔离材料后形成的所述浅沟槽隔离结构上表面凸出于所述衬底10的上表面，下表面位于所述衬底10内部。
在一实施例中，所述浅沟槽隔离结构在垂直于所述衬底10方向上的高度范围为2500-4000埃。
可以理解地，形成所述浅沟槽隔离结构的步骤中包括光刻工艺，通过光刻工艺定义出所述沟槽的预设形成位置，这里不再详述。
接下来，请参考图9。刻蚀所述浮栅材料层12，以在预设范围内暴露出所述衬底10。
接下来，请参考图10。所述方法还包括：在所述浮栅材料层12上形成栅间介质材料层14及15。
可以理解地，在所述浮栅材料层12上沉积栅间介质材料后，采用光刻工艺，使得所述栅间介质材料层14及15仅覆盖在设计所需的位置上；例如，执行光刻工艺，去除部分所述栅间介质材料层14及15，以将***电路的位置暴露出来。
在一实施例中，所述栅间介质材料层包括氧化硅层14以及氮化硅层15。所述氧化硅层14的厚度范围为150-350埃；所述氮化硅层15的厚度范围为250-450埃。
在一实施例中，所述方法还包括：刻蚀所述栅间介质材料层，暴露出***电路。
接下来，请参考图11。在所述栅间介质材料层上形成控制栅极材料层16，所述控制栅极材料层16具有第二掺杂类型。
在一实施例中，形成所述控制栅极材料层16的步骤包括：在所述栅间介质材料层上沉积第二多晶硅层；采用具有第二掺杂类型的离子对所述第二多晶硅层进行掺杂，形成所述控制栅极材料层16。
所述对所述第二多晶硅层进行掺杂可以采用原位掺杂或者IMP工艺；掺杂面浓度范围为1E14-1E16cm-2。
所述方法还可以包括：对所述控制栅极材料层16的表面执行平坦化工艺。
接下来，请参考图12。一方面，刻蚀所述控制栅极材料层16，定义***电路的形成区域。另一方面，刻蚀所述浮栅材料层12、所述栅间介质材料层14及15以及所述控制栅极材料层16，形成所述半浮栅晶体管的浮栅层12’、栅间介质层14’及15’以及控制栅极层16’。
最后，所述方法还可以包括在所述浮栅层12’、栅间介质层14’及15’、以及控制栅极层16’的侧壁形成间隔层(Space)，以及形成导电接触结构(CT)等后段工艺，这里不予详述。
如此，完成所述半浮栅晶体管的结构制备。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半浮栅晶体管的制备方法，其特征在于，所述方法包括以下步骤：
提供衬底；
刻蚀所述衬底形成凹槽，所述凹槽用于容纳所述半浮栅晶体管的浮栅层；
在形成所述凹槽后，在所述凹槽周围的预设形成位置形成浅沟槽隔离结构。
2.根据权利要求1所述的方法，其特征在于，在形成所述凹槽前，所述方法还包括：在所述衬底内形成具有第一掺杂类型的掺杂区，在所述第一掺杂类型的掺杂区形成具有第二掺杂类型的掺杂区；
所述凹槽形成在所述具有第二掺杂类型的掺杂区内。
3.根据权利要求1所述的方法，其特征在于，所述凹槽为U型凹槽。
4.根据权利要求1所述的方法，其特征在于，在刻蚀所述衬底形成凹槽后，所述方法还包括：采用具有第一掺杂类型的离子对所述凹槽内的衬底进行掺杂。
5.根据权利要求1所述的方法，其特征在于，在刻蚀所述衬底形成凹槽后，所述方法还包括：在所述衬底上形成浮栅材料层，所述浮栅材料层填满所述凹槽；所述浮栅材料层用于被刻蚀形成所述浮栅层。
6.根据权利要求5所述的方法，其特征在于，形成所述浮栅材料层的步骤包括：
在所述衬底上沉积第一多晶硅层，所述第一多晶硅层填满所述凹槽；
采用具有第一掺杂类型的离子对所述第一多晶硅层进行掺杂，形成所述浮栅材料层。
7.根据权利要求5所述的方法，其特征在于，所述浮栅材料层的厚度范围为1000-1500埃。
8.根据权利要求5所述的方法，其特征在于，在形成所述浮栅材料层后形成所述浅沟槽隔离结构；其中，形成所述浅沟槽隔离结构的步骤包括：
以所述浮栅材料层为硬掩膜层对所述衬底进行刻蚀，在所述预设形成位置形成穿过所述浮栅材料层以及所述衬底的沟槽；
在所述沟槽内填充隔离材料，形成所述浅沟槽隔离结构。
9.根据权利要求8所述的方法，其特征在于，所述浅沟槽隔离结构在垂直于所述衬底方向上的高度范围为2500-4000埃。
10.根据权利要求5所述的方法，其特征在于，所述方法还包括：
在所述浮栅材料层上形成栅间介质材料层；
在所述栅间介质材料层上形成控制栅极材料层，所述控制栅极材料层具有第二掺杂类型；
刻蚀所述浮栅材料层、所述栅间介质材料层以及所述控制栅极材料层，形成所述半浮栅晶体管的浮栅层、栅间介质层以及控制栅极层。
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