CN117524985A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底，包括用于形成第一型器件的第一区域；基底包括用于形成目标图形的目标层，第一区域的目标层包括多个第一预设区域和位于第一预设区域之间的第二预设区域；在基底上形成分立的核心层，且在第一区域中，位于第一预设区域的核心层的线宽，和位于第二预设区域的核心层的线宽相同；在核心层的侧壁上形成第一侧墙；去除核心层；在第一侧墙的侧壁上形成第二侧墙，位于第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙；去除第一侧墙；去除牺牲侧墙，剩余的第二侧墙用于作为掩膜侧墙；以掩膜侧墙为掩膜，图形化目标层，形成多个目标图形。本发明实施例提高了图形化的自由度和灵活度。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着图形特征尺寸(Critical Dimension，CD)的不断缩小，自对准四重图形化(Self-Aligned Quadruple Patterning，SAQP)方法应运而生。
自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
但是，目前图形化的自由度和灵活度仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高图形化的自由度和灵活度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一型器件的第一区域；所述基底包括用于形成目标图形的目标层，所述第一区域的目标层包括多个第一预设区域和位于所述第一预设区域之间的第二预设区域；在所述基底上形成分立的核心层，且在所述第一区域中，位于所述第一预设区域的核心层的线宽，和位于所述第二预设区域的核心层的线宽相同；在所述核心层的侧壁上形成第一侧墙；去除所述核心层；在所述第一侧墙的侧壁上形成第二侧墙，位于所述第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙；去除所述第一侧墙；去除所述牺牲侧墙，剩余的所述第二侧墙用于作为掩膜侧墙；以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形。
可选的，在形成所述核心层的步骤中，在所述第一区域中，位于所述第一预设区域的核心层，和与所述第一预设区域相邻的第二预设区域上的核心层之间的间隔，大于所述核心层的线宽。
可选的，所述基底还包括用于形成第二型器件的第二区域；所述第二区域的目标层包括多个第三预设区域和位于第三区域之间的第四预设区域；在形成所述核心层的步骤中，在所述第二区域中，位于所述第三预设区域的核心层的线宽，大于位于所述第四预设区域的核心层的线宽。
可选的，在形成所述核心层的步骤中，在所述第二区域中，位于所述第三预设区域的核心层，和与所述第三预设区域相邻的第四预设区域上的核心层之间的间隔，与所述第四预设区域的核心层的线宽相同。
可选的，所述目标层为介电层；以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形的步骤包括：以所述掩膜侧墙为掩膜，图形化所述介电层，形成多个介电隔层，且相邻的介电隔层之间围成沟槽。
可选的，所述第一预设区域为第一型器件的供电区，所述第二预设区域为标准单元区。
可选的，所述第一型器件包括高性能计算逻辑器件。
可选的，所述半导体结构的形成方法还包括：在所述沟槽内填充导电材料。
可选的，所述第二型器件的运算速度低于第一型器件的运算速度。
可选的，所述第二型器件为低电压逻辑器件。
可选的，在去除所述第一侧墙之后，去除所述牺牲侧墙。
可选的，去除所述牺牲侧墙的工艺包括各向同性的工艺。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在形成核心层的步骤中，在所述第一区域中，位于所述第一预设区域的核心层的线宽，和位于所述第二预设区域的核心层的线宽相同；在形成第二侧墙的步骤中，位于所述第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙，之后去除所述牺牲侧墙，剩余的所述第二侧墙用于作为掩膜侧墙，相应的，位于所述第一预设区域的掩膜侧墙之间的间隔，大于位于所述第二预设区域的掩膜侧墙之间的间隔，在以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形后，位于第一预设区域的目标图形之间的间隔，大于位于所述第二预设区域的目标图形之间的间隔，进而有利于在第一区域中获得不同类型的目标图形间隔，提高了图形化的自由度和灵活度。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8是本发明半导体结构的形成方法一实施例中的过程示意图；
图9至图17是本发明半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，目前图形化的自由度和灵活度仍有待提高。现结合一种半导体结构的形成方法，分析目前图形化的自由度和灵活度仍有待提高的原因。
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供待刻蚀层1；在待刻蚀层1上形成分立的核心层2。
参考图2，在核心层2的侧壁上形成第一侧墙3。
参考图3，去除核心层2。
参考图4至图5，在第一侧墙3的侧壁上形成第二侧墙4。
参考图6，在形成第二侧墙4后，去除第一侧墙3，第一侧墙3用于作为图形化待刻蚀层1的刻蚀掩膜。
参考图7，以第二侧墙4为掩膜，图形化待刻蚀层1，在待刻蚀层1中形成目标图形5，相邻的目标图形5之间围成沟槽6。
上述形成方法中，通常在基底1中形成目标图形5均具有相同的关键尺寸(CD)，且目标图形5之间的间隔(space)6也均相同，难以形成具有不同关键尺寸和间隔的目标图形5，导致图形化的自由度和灵活度较低。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一型器件的第一区域；所述基底包括用于形成目标图形的目标层，所述第一区域的目标层包括多个第一预设区域和位于所述第一预设区域之间的第二预设区域；在所述基底上形成分立的核心层，且在所述第一区域中，位于所述第一预设区域的核心层的线宽，和位于所述第二预设区域的核心层的线宽相同；在所述核心层的侧壁上形成第一侧墙；去除所述核心层；在所述第一侧墙的侧壁上形成第二侧墙，位于所述第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙；去除所述第一侧墙；去除所述牺牲侧墙，剩余的所述第二侧墙用于作为掩膜侧墙；以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形。
本发明实施例提供的半导体结构的形成方法中，在形成核心层的步骤中，在所述第一区域中，位于所述第一预设区域的核心层的线宽，和位于所述第二预设区域的核心层的线宽相同；在形成第二侧墙的步骤中，位于所述第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙，之后去除所述牺牲侧墙，剩余的所述第二侧墙用于作为掩膜侧墙，相应的，位于所述第一预设区域的掩膜侧墙之间的间隔，大于位于所述第二预设区域的掩膜侧墙之间的间隔，在以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形后，位于第一预设区域的目标图形之间的间隔，大于位于所述第二预设区域的目标图形之间的间隔，进而有利于在第一区域中获得不同类型的目标图形间隔，提高了图形化的自由度和灵活度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8是本发明半导体结构的形成方法一实施例中的过程示意图；图9至图17是本发明半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图。
参考图8和图9，提供基底，包括用于形成第一型器件的第一区域I；所述基底包括用于形成目标图形的目标层100，所述第一区域I的目标层包括多个第一预设区域I(A)和位于所述第一预设区域I(A)之间的第二预设区域I(B)。
目标层100为待进行图形化以形成目标图形的膜层。
作为一种示例，目标层100为介电层；目标图形为介电隔层。
具体地，后续图形化介电层以形成介电隔层后，相邻的介电隔层之间围成沟槽，沟槽用于为填充导电材料提供空间位置，介电隔层相应用于实现相邻导电材料之间的隔离。
相应的，介电层的材料为绝缘介质材料，包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅和氮氧化硅中的一种或多种。
相应的，本实施例中，基底内还可以形成有各种半导体器件，例如：MOS晶体管。
在其他实施例中，基于实际的工艺需求，目标层还可以是其他膜层，目标图形还可以为其他类型。
作为一种示例，第一预设区域I(A)为第一型器件的供电区，供电区的介电隔层之间的间隔用于形成电源轨(power rail)；第二预设区域I(B)为第一型器件的标准单元(Standard cell)区，标准单元区的介电隔层之间的间隔用于形成互连层。
其中，所述电源轨用于接入VDD或VSS。
结合参考图8，本实施例中，所述基底还包括用于形成第二型器件的第二区域II；所述第二区域II的目标层100包括多个第三预设区域II(A)和位于第三区域II(A)之间的第四预设区域II(B)。
作为一种示例，在所述第二区域II中，所述第三预设区域II(A)为第二型器件的供电区，所述第四预设区域II(B)为第二型器件的标准单元区。
作为一种示例，第一区域I用于形成第一型器件，第二区域II用于形成第二型器件，第二型器件的运算速度低于第一型器件的运算速度。第一型器件和第二型器件的运算速度不同，性能也不同，以便后续基于不同性能器件的需求，在第一区域I和第二区域II形成具有不同间隔的目标图形。
作为一种示例，第一型器件为高性能计算(High Performance Computing，HPC)逻辑器件，第二型器件为低压(Low power)逻辑器件。与LP逻辑器件相比，HPC逻辑器件具有高速处理数据并执行复杂计算的能力，因此对器件性能要求更高。在其他实施例中，基于实际的工艺需求，第一型器件和第二型器件还可以为其他不同类型的器件。
继续参考图8和图9，在所述基底上形成分立的核心层110，且在所述第一区域I中，位于所述第一预设区域I(A)的核心层110的线宽，和位于所述第二预设区域I(B)的核心层110的线宽相同。
核心层110用于为后续形成第一侧墙提供支撑作用。
后续还会去除核心层110，因此，核心层110为易于被去除的材料。核心层110的材料包括无定形硅、氮化硅、氧化硅、和无定型碳中的一种或几种。本实施例中，核心层110的材料为无定形硅。
本实施例中，所述核心层110沿Y方向排列。
本实施例中，在形成所述核心层110的步骤中，在所述第一区域I中，位于所述第一预设区域I(A)的核心层110，和与所述第一预设区域I(A)相邻的第二预设区域I(B)上的核心层110之间的间隔S1，大于所述核心层110的线宽W1。
因此，后续在所述核心层110的侧壁上形成第一侧墙，所述核心层110和位于核心层110侧壁上的第一侧墙构成图形单元，位于同一所述核心层110侧壁上的第一侧墙构成侧墙组，在所述第一区域I中，所述第一预设区域I(A)的图形单元和与第一预设区域I(A)相邻的第二预设区域I(B)上的图形单元之间的间隔，大于所述图形单元内所述侧墙组中相邻第一侧墙之间的间隔，进而后续在第一侧墙的侧壁上形成第二侧墙，在所述第二预设区域I(B)中，靠近所述第一预设区域I(A)的第二侧墙之间的间隔，大于更远离所述第一预设区域I(A)的第二侧墙之间的间隔，相应在第二预设区域I(B)中实现不同类型的目标图形间隔，进一步提高目标图形间隔设计的灵活度和自由度。
本实施例中，在形成所述核心层110的步骤中，在所述第二区域II中，位于所述第三预设区域II(A)的核心层110的线宽，大于位于所述第四预设区域II(B)的核心层110的线宽。从而在后续在核心层110的侧壁上形成第一侧墙，去除核心层，在第一侧墙的侧壁上形成第二侧墙后，在所述第二区域II中，所述第三预设区域II(A)的第二侧墙之间的间隔，大于第四预设区域II(B)的第二侧墙之间的间隔，进而在后续以掩膜侧墙为掩膜，图形化目标层100以形成目标图形之后，在所述第二区域II中，所述第三预设区域II(A)的目标图形之间的间隔，大于第四预设区域II(B)的目标图形之间的间隔，相应在第二区域II中实现不同类型的目标图形间隔，进一步提高目标图形间隔设计的灵活度和自由度。
更具体地，本实施例中，目标层100为介电层；目标图形为介电隔层；第三预设区域II(A)为第二型器件的供电区，供电区的介电隔层之间的间隔用于形成电源轨；第四预设区域II(B)为第二型器件的标准单元区，第二型器件的介电隔层之间的间隔用于形成互连层。
相应的，后续在介电隔层之间的间隔中填充导电材料后，在第二区域II中，电源轨的线宽大于互连层的线宽，有利于增大电源轨的体积，进而降低电源轨的电阻和供电电阻，相应改善电压降(IR drop)。
作为一具体实施例，在形成所述核心层110的步骤中，在所述第二区域II中，位于所述第三预设区域II(A)的核心层110，和与所述第三预设区域II(A)相邻的第四预设区域II(B)上的核心层110之间的间隔，与所述第四预设区域II(B)的核心层110的线宽相同。从而在后续在核心层110的侧壁上形成第一侧墙，去除核心层，在第一侧墙的侧壁上形成第二侧墙后，在所述第四预设区域II(B)中，第二侧墙之间的间隔相同，进而在后续以掩膜侧墙为掩膜，图形化目标层以形成目标图形之后，能够在第四预设区域II(B)获得一致性的目标图形间隔。
需要说明的是，本实施例中，在提供基底之后，且在形成核心层110之前，半导体结构的形成方法还包括：在基底上依次形成黏附层101、硬掩膜层102以及刻蚀停止层103。
黏附层101用于提高硬掩膜层102和目标层100之间的黏附性，进而提高图形传递的精度。作为一种示例，黏附层101的材料为氧化硅。
后续先将第二侧墙的图形传递至硬掩膜层102中，从而硬掩膜层102能够用于作为刻蚀目标层100的刻蚀掩膜，尽管在图形化目标层100的过程中，第二侧墙被消耗，也能够继续以硬掩膜层102为掩膜图形化目标层100，进而提高图形化工艺的稳定性和图形传递的精度。
硬掩膜层102的材料包括氮化硅、氮化钛、碳化钨、氧化硅、碳氧化硅和碳氮氧化硅中的一种或多种。本实施例中，硬掩膜层102的材料为氮化硅。
刻蚀停止层103用于在形成核心层110、第一侧墙、去除核心层110、对第一侧墙的侧壁进行减薄处理、以及形成第二侧墙的步骤中，起到定义刻蚀停止位置的作用，以提高后续图形化目标层100的稳定性和图形传递精度。
刻蚀停止层103的材料包括氧化硅、硅、碳化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，刻蚀停止层103的材料为氧化硅。
需要说明的是，本实施例中，为了简化说明，仅示意出第一区域I的剖面结构图。
结合参考图8和图10，在所述核心层110的侧壁上形成第一侧墙120。
第一侧墙120用于为后续形成第二侧墙提供支撑作用。
第一侧墙120选用与核心层110之间具有刻蚀选择性的材料。本实施例中，第一侧墙120的材料包括氧化硅、氮化硅、氮氧化硅、硅、氧化铝、氮化钛或氧化钛等材料。
本实施例中，所述核心层110和位于核心层110侧壁上的第一侧墙120构成图形单元C，位于同一所述核心层110侧壁上的第一侧墙120构成侧墙组D，在所述第一区域I中，所述第一预设区域I(A)的图形单元和与第一预设区域I(A)相邻的第二预设区域I(B)上的图形单元C之间的间隔S2，大于所述图形单元C内所述侧墙组D中相邻第一侧墙120之间的间隔W1。
本实施例中，形成第一侧墙120的步骤包括：在核心层110的顶部和侧壁、以及核心层110之间的基底顶部上形成第一侧墙材料层(图未示)；去除位于核心层110的顶部以及核心层110之间的基底顶部上的第一侧墙材料层，剩余位于核心层110侧壁上的第一侧墙材料层用于作为第一侧墙120。
作为一种示例，采用原子层沉积工艺，形成第一侧墙材料层。
作为一种示例，采用各向异性的干法刻蚀工艺，去除位于核心层110的顶部以及核心层110之间的基底顶部上的第一侧墙材料层。
参考图11，去除所述核心层120。
去除核心层110，从而暴露出第一侧墙120的全部侧壁，便于后续在第一侧墙120的侧壁上形成第二侧墙。
结合参考图8和图12，在所述第一侧墙120的侧壁上形成第二侧墙130，位于所述第一预设区域I(A)的相邻第一侧墙120相对侧壁上的第二侧墙130用于作为牺牲侧墙130a。
后续去除第一侧墙120和牺牲侧墙130a后，剩余的第二侧墙130用于作为掩膜侧墙，以作为图形化目标层100的掩膜。
其中，后续去除牺牲侧墙130a，以便在所述第一区域I中，在第一预设区域I(A)的掩膜侧墙之间实现更大的间隔，进而使得第一区域I中，能够获得不同类型的目标图形间隔，有利于提高目标间隔设计的自由度和灵活度。
第二侧墙130选用与第一侧墙120之间具有刻蚀选择性的材料，以降低后续去除第一侧墙120的难度。第二侧墙130的材料包括氧化硅、氮化硅、氧化钛、氮化钛、氧化铝、氮化铝或无定型硅。本实施例中，第二侧墙130的材料为无定形硅。
作为一具体实施例，在形成所述核心层110的步骤中，在所述第二区域II中，位于所述第三预设区域II(A)的核心层110，和与所述第三预设区域II(A)相邻的第四预设区域II(B)上的核心层110之间的间隔，与所述第四预设区域II(B)的核心层110的线宽相同。相应的，在第一侧墙120的侧壁上形成第二侧墙后，在所述第四预设区域II(B)中，第二侧墙130之间的间隔相同，进而在后续以掩膜侧墙为掩膜，图形化目标层100以形成目标图形之后，能够在第四预设区域II(B)获得一致性的目标图形间隔。
参考图13，去除所述第一侧墙120。去除第一侧墙120，以便暴露出第一侧墙120下方的基底，进而便于后续以第二侧墙130为掩膜，图形化目标层100。
结合参考图8和图14，去除所述牺牲侧墙130a，剩余的所述第二侧墙130用于作为掩膜侧墙180。
掩摸侧墙180用于作为图形化目标层100的刻蚀掩膜。
本实施例中，在形成核心层110的步骤中，在所述第一区域I中，位于所述第一预设区域I(A)的核心层110的线宽，和位于所述第二预设区域I(B)的核心层110的线宽相同；位于所述第一预设区域I(A)的相邻第一侧墙120相对侧壁上的第二侧墙130用于作为牺牲侧墙130a，之后去除所述牺牲侧墙130a，剩余的所述第二侧墙130用于作为掩膜侧墙，相应的，位于所述第一预设区域I(A)的掩膜侧墙之间的间隔较大，大于位于所述第二预设区域I(B)的掩膜侧墙之间的间隔。
相应地，在后续以所述掩膜侧墙为掩膜，图形化所述目标层100，形成多个目标图形后，位于第一预设区域I(A)的目标图形之间的间隔，大于位于所述第二预设区域I(B)的目标图形之间的间隔，进而有利于在第一区域I中获得不同类型的目标图形间隔，提高了图形化的自由度和灵活度。
作为一具体实施例，目标层100为介电层；目标图形为介电隔层；第一预设区域I(A)为第一型器件的供电区，供电区的介电隔层之间的间隔用于形成电源轨；第二预设区域I(B)为第一型器件的标准单元区，第一型器件的介电隔层之间的间隔用于形成互连层。
相应的，后续在介电隔层之间的间隔中填充导电材料后，在第一区域I中，电源轨的线宽大于互连层的线宽，有利于增大电源轨的体积，进而降低电源轨的电阻和供电电阻，相应改善电压降(IR drop)。
本实施例中，去除所述牺牲侧墙130a的步骤包括：在所述基底上形成覆盖层125，覆盖所述第一区域I中除牺牲侧墙130a之外的剩余第二侧墙130以及覆盖第二区域II，所述覆盖层125暴露出牺牲侧墙130a；以覆盖层125为掩膜，去除牺牲侧墙130a。
掩膜层125用于作为去除牺牲侧墙130a的刻蚀掩膜。
具体地，掩膜层125的材料可以包括旋涂碳、有机介电层等。
本实施例中，去除所述牺牲侧墙130a的工艺包括各向同性的工艺。各向同性的刻蚀工艺具有各向同性刻蚀的特性，能够沿着平行于基底的方向和垂直于基底的方向，对牺牲侧墙130a进行刻蚀，便于将牺牲侧墙130a去除干净。
在具体实施例中，各向同性的刻蚀工艺可以包括各向同性的干法刻蚀和湿法刻蚀工艺中的一种或两种。
本实施例中，在去除所述第一侧墙120之后，去除所述牺牲侧墙130a，从而能够将牺牲侧墙130a的侧壁均暴露出来，以便将牺牲侧墙130a去除干净。在另一些实施例中，还可以是在去除第一侧墙之前，去除牺牲侧墙。
参考图15，所述形成方法还包括：在去除所述牺牲侧墙130a后，去除掩膜层125，以暴露出第一区域I和第二区域II，后续以掩膜侧墙180为掩膜，图形化目标层100。
具体地，可以采用灰化和湿法去胶中的一种或两种工艺，去除掩膜层125。
结合参考图8和图16，以所述掩膜侧墙180为掩膜，图形化所述目标层100，形成多个目标图形140。
本实施例中，在形成核心层110的步骤中，在所述第一区域I中，位于所述第一预设区域I(A)的核心层110的线宽，和位于所述第二预设区域I(B)的核心层110的线宽相同；在形成第二侧墙130的步骤中，位于所述第一预设区域I(A)的相邻第一侧墙120相对侧壁上的第二侧墙130用于作为牺牲侧墙130a，之后去除所述牺牲侧墙130a，剩余的所述第二侧墙130用于作为掩膜侧墙180，相应的，位于所述第一预设区域I(A)的掩膜侧墙180之间的间隔，大于位于所述第二预设区域I(B)的掩膜侧墙180之间的间隔。
因此，在以所述掩膜侧墙180为掩膜图形化所述目标层100，形成多个目标图形100后，位于第一预设区域I(A)的目标图形140之间的间隔，大于位于所述第二预设区域I(B)的目标图形140之间的间隔，进而有利于在第一区域I中获得不同类型的目标图形140间隔，提高了图形化的自由度和灵活度。
本实施例中，在第一区域I的第二预设区域I(B)中，靠近所述第一预设区域I(A)的目标图形140之间的间隔，大于远离第一预设区域I(A)的目标图形之间的间隔，从而在第一区域I的第二预设区域I(B)能够具有不同类型的目标图形间隔，进一步提高目标图形140之间间隔设计的灵活度和自由度。
本实施例中，在第二区域II中，第三预设区域II(A)中目标图形140之间的间隔，大于第四预设区域II(B)中目标图形140之间的间隔，进而能够基于工艺需求，在第二区域II中的不同区域实现不同类型的目标图形140间隔，进一步提高了目标图形140间隔设计的自由度和灵活度。
本实施例中，在第二区域II的第四预设区域II(B)中，目标图形140之间的间隔相同。
本实施例中，所述目标层100为介电层；以所述掩膜侧墙180为掩膜，图形化所述目标层100的步骤包括：以所述掩膜侧墙180为掩膜，图形化所述介电层，形成多个介电隔层，且相邻的介电隔层之间围成沟槽。
其中，在第一区域I中，位于第一预设区域I(A)的沟槽用于作为第一沟槽201，位于第二预设区域I(B)的沟槽用于作为第二沟槽202，相应的，沿沟槽的宽度方向(如图8中Y方向所示)，第一沟槽201的开口宽度大于第二沟槽202的开口宽度。
本实施例中，在第二区域II中，位于第三预设区域II(A)的沟槽用于作为第三沟槽(图未示)，位于第四预设区域II(B)的沟槽用于作为第四沟槽(图未示)，相应的，沿沟槽的宽度方向，第三沟槽的开口宽度大于第四沟槽的开口宽度。
更具体地，本实施例中，目标层100为介电层；目标图形140为介电隔层；第一预设区域I(A)为供电区，供电区的介电隔层之间的间隔用于形成电源轨；第二预设区域I(B)为标准单元区，第二预设区域I(B)的介电隔层之间的间隔用于形成互连层。
相应的，后续在沟槽中填充导电材料后，在第一区域I或第二区域II中，电源轨的线宽大于互连层的线宽，有利于增大电源轨的体积，进而降低电源轨的电阻和供电电阻，相应改善电压降(IR drop)。
需要说明的是，本实施例中，在第一预设区域I中，核心层110仅形成在第一供电区P1上，而未形成在第二供电区P2上。因此，通过合理设置标准单元组中相邻核心层110的距离，以使得在形成介电隔层后，相邻的介电隔层能够在第二供电区P2围成开口宽度较大的第二沟槽202。
此外，第一区域I的第二预设区域I(B)中，第二沟槽202具有不同类型的开口宽度；第二区域II的第四预设区域II(B)中，第二沟槽202的开口宽度相同。
本实施例中，在第二区域II的第四预设区域II(B)中，相邻目标图形140之间的间隔均相同，从而实现一致性的目标图形间隔。
更具体地，本实施例中，在第一区域I的第二预设区域I(B)中，靠近所述第一预设区域I(A)的目标图形140之间的间隔，大于远离第一预设区域I(A)的目标图形140之间的间隔，从而在第一区域I的第二预设区域I(B)能够具有不同类型的目标图形140间隔，进一步提高目标图形140之间间隔设计的灵活度和自由度。
本实施例中，第一区域I的第二预设区域I(B)中远离第一预设区域I(A)的目标图形140之间的间隔，与第二区域II的第四预设区域II(B)中相邻目标图形140的间隔相同。也就是说，第一区域I的第二预设区域I(B)中，靠近所述第一预设区域I(A)的目标图形140之间的间隔，大于第二区域II的第四预设区域II(B)中相邻目标图形140的间隔。
具体地，本实施例中，以掩膜侧墙180为掩膜，依次刻蚀所述刻蚀停止层103、硬掩膜层102、黏附层101、以及目标层100。
作为一种示例，采用各向异性的干法刻蚀工艺，以掩膜侧墙180为掩膜，图形化目标层100以形成多个目标图形140。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高图形传递的精度。
本实施例中，为方便示意和说明，以在图16中还示意出剩余的部分厚度掩膜侧墙180为示例。
其他实施例中，在图形化目标层100的过程中，掩膜侧墙180还可以完全被消耗，硬掩膜层102能够继续作为图形化目标层的刻蚀掩膜。
结合参考图8和图17，本实施例中，所述半导体结构的形成方法还包括：对沟槽填充导电材料。
本实施例中，对沟槽填充导电材料，在第一区域I，形成位于第一沟槽201内的第一电源轨150，以及位于第二沟槽202内的第一互连层160；对沟槽填充导电材料，在第二区域II，形成位于第三沟槽内的第二电源轨170以及位于第四沟槽内的第二互连层190。
第一电源轨150用于向第一型器件供电，第二电源轨170用于向第二型器件供电。第一互连层160和第二互连层190用于实现器件之间的电连接或器件中不同组件之间的电连接，以满足电路设计需求。
本实施例中，第一电源轨150的线宽大于第一互连层160的线宽，第一电源轨150用于向第一型器件供电，第一电源轨150更宽有利于增大第一电源轨150的体积，从而降低第一电源轨150的电阻相应降低供电电阻，进而提高了对器件的供电效率以及改善电压降(IRdrop)。
本实施例中，第二电源轨170的线宽大于第二互连层190的线宽，第二电源轨170用于向第二型器件供电，第二电源轨170更宽有利于增大第二电源轨170的体积，从而降低第二电源轨170的电阻相应降低供电电阻，进而提高了对器件的供电效率以及改善电压降(IRdrop)。
本实施例中，第一电源轨150、第一互连层160、第二电源轨170和第二互连层190均沿X方向延伸。
具体地，第一电源轨150、第一互连层160、第二电源轨170和第二互连层190的材料相同。第一电源轨150、第一互连层160、第二电源轨170和第二互连层190的材料均为导电材料，例如：铜、钴等。
本实施例中，半导体结构的形成方法通常还包括：在第一互连层160的顶部上形成第一导电插塞(图未示)，与第一互连层160相接触；在第二互连层190的顶部上形成第二导电插塞，与第二互连层190相接触。
第一导电插塞用于实现第一互连层160与外部电路或其他互连结构之间的电连接。第二导电插塞用于实现第二互连层190与外部电路或其他互连结构之间的电连接。
本实施例中，第一区域I的第二预设区域I(B)中，第二沟槽202具有不同类型的开口宽度，即部分的第二沟槽202的开口宽度更大，有利于增加第一互连层160的线宽，进而有利于增大第一导电插塞与第一互连层160之间的接触面积，降低第一导电插塞与第一互连层160之间的接触电阻，改善后段RC延迟。
具体地，本实施例中，第一区域I的第二预设区域I(B)中，靠近所述第一预设区域的目标图形140之间的间隔，大于第二区域II的第四预设区域II(B)中相邻目标图形140的间隔。也就是说，和第二区域II的互连层160的线宽相比，第一区域I中部分的第一互连层160的线宽更大，有利于增加第一区域I的第一互连层160的线宽，进而有利于增大第一导电插塞与第一互连层160之间的接触面积，降低第一导电插塞与第一互连层160之间的接触电阻，改善后段RC延迟。
更具体地，本实施例中，第一区域I用于形成高性能计算逻辑器件，通过增大高性能计算逻辑器件的第一互连层160的线宽，有利于显著改善高性能计算逻辑器件后段RC延迟和电迁移(Electro migration)的问题，提升高性能计算逻辑器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一型器件的第一区域；所述基底包括用于形成目标图形的目标层，所述第一区域的目标层包括多个第一预设区域和位于所述第一预设区域之间的第二预设区域；
在所述基底上形成分立的核心层，且在所述第一区域中，位于所述第一预设区域的核心层的线宽，和位于所述第二预设区域的核心层的线宽相同；
在所述核心层的侧壁上形成第一侧墙；
去除所述核心层；
在所述第一侧墙的侧壁上形成第二侧墙，位于所述第一预设区域的相邻第一侧墙相对侧壁上的第二侧墙用于作为牺牲侧墙；
去除所述第一侧墙；
去除所述牺牲侧墙，剩余的所述第二侧墙用于作为掩膜侧墙；
以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述核心层的步骤中，在所述第一区域中，位于所述第一预设区域的核心层，和与所述第一预设区域相邻的第二预设区域上的核心层之间的间隔，大于所述核心层的线宽。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括用于形成第二型器件的第二区域；所述第二区域的目标层包括多个第三预设区域和位于第三区域之间的第四预设区域；
在形成所述核心层的步骤中，在所述第二区域中，位于所述第三预设区域的核心层的线宽，大于位于所述第四预设区域的核心层的线宽。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成所述核心层的步骤中，在所述第二区域中，位于所述第三预设区域的核心层，和与所述第三预设区域相邻的第四预设区域上的核心层之间的间隔，与所述第四预设区域的核心层的线宽相同。
5.如权利要求1至4任一项所述的半导体结构的形成方法，其特征在于，所述目标层为介电层；
以所述掩膜侧墙为掩膜，图形化所述目标层，形成多个目标图形的步骤包括：以所述掩膜侧墙为掩膜，图形化所述介电层，形成多个介电隔层，且相邻的介电隔层之间围成沟槽。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一预设区域为第一型器件的供电区，所述第二预设区域为标准单元区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一型器件包括高性能计算逻辑器件。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述沟槽内填充导电材料。
9.如权利要求3或4所述的半导体结构的形成方法，其特征在于，所述第二型器件的运算速度低于第一型器件的运算速度。
10.权利要求9所述的半导体结构的形成方法，其特征在于，所述第二型器件为低电压逻辑器件。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在去除所述第一侧墙之后，去除所述牺牲侧墙。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲侧墙的工艺包括各向同性的工艺。
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