CN117478548B - 一种i2c从机设备的容错能力测试***及方法 - Google Patents

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Abstract

本发明提供一种I2C从机设备的容错能力测试***及方法，属于I2C总线通信技术领域，填补了现有技术对于从机容错能力检验的空缺；包括I2C总线、从机设备、不稳定波形电平模拟模块和波形斜率变化模拟模块；从机设备通过I2C总线与不稳定波形电平模拟模块相连接，不稳定波形电平模拟模块用于代替I2C通信过程中的主机设备，并向从机设备输出不稳定波形电平；I2C总线通过波形斜率变化模拟模块与外部电源相连接，波形斜率变化模拟模块用于改变I2C总线中的电平信号斜率；从机设备对不稳定波形电平及信号沿斜率变化做出响应，依据响应结果可评估其容错能力；本发明能统一高效地测试从机设备容错能力，保证从机设备的应用质量。

Description

一种I2C从机设备的容错能力测试***及方法
技术领域
本发明属于I2C总线通信技术领域，应用于从机设备测试过程中，具体为一种I2C从机设备的容错能力测试***及方法。
背景技术
集成电路总线（Inter-Integrated Circuit, IIC）是一种简单可靠、半双工和同步串行的控制总线，通常被称作I2C总线。I2C测试则是一种用于评估和验证I2C从机设备的功能与性能的测试方法；其包括发送和接收数据、检测通信错误、验证时序与电平要求等方面的测试内容。通过I2C测试，可以确保从机设备在不同信号环境下正确识别和处理主机设备发送的数据，并保证数据的准确传输和通信的可靠。
在I2C总线技术中，时钟线（Serial Clock, SCL）和数据线（Serial Data, SDA）是其中的两个基本信号线。时钟线SCL用于同步主机设备与从机设备的数据传输，主机设备通过控制SCL上的时钟脉冲，来指示数据传输的时序；数据线SDA用于传输主机设备和从机设备之间的数据，数据在SDA上通过电平的高低来表示，通过控制SDA上的电平，主机设备和从机设备间可以发送和接收数据。
现有技术中，当进行I2C通信时，可能会面临如下问题：
1、时钟线SCL和数据线SDA的电平不稳定：这一问题会导致起始信号或停止信号被误触发，从而使得通信无法正常进行或无法退出，导致数据传输错误或通信处于死锁状态。
2、时钟频率不匹配：这一问题会使主机设备与从机设备之间的通信时序出现错误，如果时钟频率不同，数据无法正确传输，通信过程由此失败。
此外，在I2C通信中，数据的传输是在时钟线SCL的上升沿和下降沿之间进行的；数据传输过程中，SCL为高电平，此时SDA表示的数据有效；当SCL为低电平时，SDA的数据无效。当主机设备发送数据时，从机设备需要在时钟线SCL产生上升沿时读取数据线SDA上的数据。
上升沿的时间长短会影响从机设备读取数据的正确时机。如果上升沿的时间过短，从机设备可能无法及时读取数据线上的数据，导致数据传输错误或丢失；如果上升沿的时间过长，从机设备可能会在错误的时机读取数据，导致数据解析出错。
综上，为了确保I2C通信过程的正确进行，从机设备需要对主机设备发送的时钟线SCL和数据线SDA的电平具备一定的容错能力。即使主机设备发送的时钟线SCL电平不稳定，从机设备仍然应正确识别时钟信号的上升沿和下降沿，以确保数据的同步。即使主机设备发送的数据线SDA电平不稳定，从机设备仍应该正确识别信号状态，以确保数据的准确读写。
通过识别I2C总线数据信号的状态变化，从机设备应准确判断主机设备发送的数据为0或是为1，进行对应的操作；否则可能因通信初期的电平不稳定因素，导致信号误触，通信过程无法退出，I2C总线始终忙碌。目前缺少针对从机设备容错能力的***性测试技术，因此有必要及时填补此空缺，统一高效地测试从机设备容错能力，保证从机设备的实际应用质量。
发明内容
针对背景技术中的现状，本发明在I2C从机设备测试过程中，引入FPGA及DAC器件，模拟出不稳定波形电平和波形斜率变化效果，产生I2C通信电平信号不稳定的场景，从而观察并测试从机设备对于时钟线SCL和数据线SDA电平不稳定的容错能力。本发明可以高效、全面地测试从机设备的数据传输稳定性和I2C通信可靠性，可把控从机设备的通信质量。
本发明采用了以下技术方案来实现目的：
一种I2C从机设备的容错能力测试***，所述测试***包括I2C总线、从机设备、不稳定波形电平模拟模块和波形斜率变化模拟模块；所述从机设备通过所述I2C总线与所述不稳定波形电平模拟模块相连接，所述不稳定波形电平模拟模块用于代替常规I2C通信过程中的主机设备，并向所述从机设备输出不稳定波形电平；所述I2C总线通过所述波形斜率变化模拟模块与外部电源相连接，所述外部电源用于提供所述测试***的电能供应，所述波形斜率变化模拟模块用于改变所述I2C总线中的电平信号斜率。
进一步的，所述不稳定波形电平模拟模块由第一FPGA单元、第一DAC单元和第二DAC单元组成；所述第一FPGA单元装载有预设的不稳定波形电平模拟程序，所述不稳定波形电平模拟程序用于驱动所述第一DAC单元和所述第二DAC单元，分别产生对应于所述时钟线SCL和所述数据线SDA的不稳定波形电平，并发送至所述从机设备中；所述从机设备用于接收不稳定波形电平，并做出响应；测试人员依据响应结果，评估所述从机设备的容错能力。
进一步的，所述波形斜率变化模拟模块包括上拉电阻、数字电位器和第二FPGA单元；所述第二FPGA单元装载有预设的波形斜率变化模拟程序，所述上拉电阻的阻值在所述数字电位器的作用下呈现为可变阻值状态；所述波形斜率变化模拟程序用于通过控制所述数字电位器，改变所述上拉电阻的阻值大小，进而改变在所述时钟线SCL或所述数据线SDA上传输的预设波形电平信号沿斜率；所述从机设备用于接收不同信号沿斜率的预设波形电平，并做出响应；测试人员依据响应结果，评估所述从机设备的容错能力。
本发明同时提供一种I2C从机设备的容错能力测试方法，所述测试方法的硬件基础为如前述的测试***，所述测试方法包括不稳定波形电平测试过程和波形斜率变化测试过程；依据从机设备的规格与I2C通信协议，使从机设备先后接收不稳定波形电平和不同信号沿斜率的预设波形电平，得到从机设备的响应结果和实际接收到的数据内容；再依据响应结果和数据内容准确度，评估从机设备的容错能力。
综上所述，由于采用了本技术方案，本发明的有益效果如下：
本发明基于FPGA与DAC器件的组合，可以模拟出主机设备发送的不稳定电平，重现真实的I2C通信过程中可能存在的电平抖动或噪声场景。这种测试方案能够更真实地模拟主机设备的电平变化，从而评估从机设备对于不稳定电平的容错和识别能力。经过不稳定电平测试的从机设备，能更好的保证其数据传输稳定性和I2C通信可靠性，在实际应用时的效益更好。
本发明基于FPGA与数字电位器的组合，可动态模拟I2C总线通信过程中上拉电阻的大小，从而调整时钟线SCL和数据线SDA的上升沿与下降沿斜率。这种测试方案可以评估从机设备对于不同斜率的信号沿识别能力，进而检验出从机在不同信号环境下的稳定性与可靠性；斜率的调整能直接模拟出不同信号传输环境条件，全面测试从机对不同信号环境的适应情况。
附图说明
图1为本发明测试***的结构连接框架示意图；
图2为本发明不稳定波形电平模拟模块的架构示意图；
图3为本发明波形斜率变化模拟模块的架构示意图；
图4为本发明测试方法的整体流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以按各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
一种I2C从机设备的容错能力测试***，图1示出了该***的结构连接关系，包括I2C总线、从机设备、不稳定波形电平模拟模块和波形斜率变化模拟模块；从机设备通过I2C总线与不稳定波形电平模拟模块相连接，不稳定波形电平模拟模块用于代替常规I2C通信过程中的主机设备，并向从机设备输出不稳定波形电平；I2C总线通过波形斜率变化模拟模块与外部电源相连接，外部电源用于提供测试***的电能供应，波形斜率变化模拟模块用于改变I2C总线中的电平信号斜率。
本实施例中，如图2所示，不稳定波形电平模拟模块由第一FPGA单元、第一DAC单元和第二DAC单元组成，第一FPGA单元同时连接第一DAC单元和第二DAC单元；第一DAC单元与时钟线SCL相连接，第二DAC单元与数据线SDA相连接。
第一FPGA单元装载有预设的不稳定波形电平模拟程序，不稳定波形电平模拟程序，通过FPGA编程方式，使不稳定波形电平具有自定义的波形形状、频率和幅度参数，从而模拟不稳定的时钟线和数据线电平。
不稳定波形电平模拟程序用于驱动第一DAC单元和第二DAC单元，分别产生对应于时钟线SCL和数据线SDA的不稳定波形电平，并发送至从机设备中；从机设备用于接收不稳定波形电平，并做出响应；测试人员依据响应结果，观察从机设备的通信行为，判断其数据信息是否正确读取，从而评估从机设备的容错能力。
实施例2
在实施例1的基础上，本实施例具体介绍波形斜率变化模拟模块的相关内容，可参看图1与图3。
如图3所示，波形斜率变化模拟模块共有2个，分别连接于I2C总线的时钟线SCL和数据线SDA上；每个波形斜率变化模拟模块均包括上拉电阻、数字电位器和第二FPGA单元。其中，数字电位器与上拉电阻的组合可采用外部可编程电阻器的方式实现。
时钟线SCL或数据线SDA通过上拉电阻与外部电源相连接，上拉电阻则通过数字电位器与第二FPGA单元相连接。
第二FPGA单元装载有预设的波形斜率变化模拟程序，波形斜率变化模拟程序，通过FPGA编程方式，使电平波形的上升沿和/或下降沿的持续时间及长短发生改变。此处通过测试从机设备是否能够正确识别对应电平的上升沿和下降沿，来确保数据的准确传输和I2C通信的可靠。
上拉电阻的阻值在数字电位器的作用下呈现为可变阻值状态；波形斜率变化模拟程序用于通过控制数字电位器，改变上拉电阻的阻值大小，进而改变在时钟线SCL或数据线SDA上传输的预设波形电平信号沿斜率；从机设备用于接收不同信号沿斜率的预设波形电平，并做出响应；测试人员依据响应结果，判断从机设备在实际的使用过程中能否与主机设备保持同步、正确解析数据、满足协议时序要求，从而评估从机设备的容错能力。
实施例3
在实施例1或2的基础上，本实施例提供一种I2C从机设备的容错能力测试方法，该测试方法的硬件基础为实施例1或2中的测试***，测试方法包括不稳定波形电平测试过程和波形斜率变化测试过程；依据从机设备的规格与I2C通信协议，使从机设备先后接收不稳定波形电平和不同信号沿斜率的预设波形电平，得到从机设备的响应结果和实际接收到的数据内容；再依据响应结果和数据内容准确度，评估从机设备的容错能力。
本实施例中，不稳定波形电平测试过程，整体流程可参看图4的示意，具体包括如下步骤：
S11、硬件连接：将第一FPGA单元通过第一DAC单元和第二DAC单元分别连接至I2C总线的时钟线SCL和数据线SDA；
S12、FPGA编程：使用FPGA开发工具（如Vivado工具），编写不稳定波形电平模拟程序，控制第一DAC单元和/或第二DAC单元的输出端产生不稳定波形电平；程序中可以通过对计数器、状态机或其他逻辑电路的调用模拟过程实现，本领域技术人员按实际需求情况设置即可；
S13、配置从机设备：将从机设备接入I2C总线，依据从机设备的规格，配置从机设备的地址和时钟频率等相关的配置参数；
S14、测试数据发送：将产生的不稳定波形电平通过时钟线SCL和/或数据线SDA发送至从机设备；可以依据具体的测试项目类别，发送不同的数据模式和数据值，模拟实际通信中可能出现的不同情况；
S15、从机设备响应监测：使用监测工具监测从机设备对不稳定波形电平的响应情况，呈现从机设备接收到的数据内容；监测工具可以使用示波器、逻辑分析仪或其他工具来观察I2C总线上的电平变化以及从机设备的接收数据情况；
S16、评估容错能力：依据从机设备的响应情况和数据内容准确度，判断从机设备是否正确识别不稳定波形电平，得出从机设备容错能力评估结果。
实施例4
在实施例2和3的基础上，本实施例介绍波形斜率变化测试过程，整体流程同样为图4的示意，具体包括如下步骤：
S21、硬件连接：将每个波形斜率变化模拟模块中的第二FPGA单元通过数字电位器连接至对应的上拉电阻，对应于时钟线SCL和数据线SDA分别进行设置；
S22、FPGA编程：使用FPGA开发工具，编写波形斜率变化模拟程序，控制数字电位器，使时钟线SCL和/或数据线SDA上传输的预设波形电平信号沿斜率发生改变；
S23、配置从机设备：将从机设备接入I2C总线，依据从机设备的规格，配置从机设备的地址和时钟频率；
S24、测试数据发送：将不稳定波形电平模拟程序产生的不稳定波形电平固定为预设波形电平，通过波形斜率变化模拟程序，将改变了信号沿斜率的预设波形电平通过时钟线SCL和/或数据线SDA发送至从机设备；
S25、从机设备响应监测：使用监测工具监测从机设备对不同信号沿斜率的预设波形电平的响应情况，呈现从机设备接收到的数据内容；监测工具可以使用示波器、逻辑分析仪或其他工具来观察I2C总线上的电平变化以及从机设备的接收数据情况；
S26、评估容错能力：依据从机设备的响应情况和数据内容准确度，判断从机设备是否正确识别不同信号沿斜率的预设波形电平，得出从机设备容错能力评估结果。
实施例5
本实施例介绍一具体的测试场景，基于实施例3的不稳定波形电平测试过程，场景步骤如下所示：
Step1：选用Xilinx Spartan-6 FPGA开发板；从机设备为EEPROM芯片；DAC芯片为AD5621；时钟频率设为100kHz；从机设备地址为0x50；FPGA时钟频率为50MHz；
Step2：将FPGA开发板和DAC芯片组合连接，再将其与从机设备的时钟线SCL和数据线SDA连接，用于模拟主机设备发送不稳定的电平；
Step3：使用Xilinx ISE软件，编写VHDL代码来控制DAC芯片的输出电压；根据需要，通过修改DAC芯片的输入数据，模拟主机设备发送不稳定的电平；
Step4：FPGA开发板控制DAC芯片输出不稳定的电平，例如产生噪声、干扰等；FPGA开发板发送数据信息到从机设备，例如写入一组数据到EEPROM芯片；
Step5：监测I2C总线上的电平变化和从机设备的响应，可以使用示波器或逻辑分析仪等工具；检查从机设备是否能够准确识别主机设备发送的数据信息，并与预期结果进行比较；
Step6：结果评估：根据从机设备的响应情况，判断其对于不稳定电平的识别能力；如果从机设备能够准确识别主机设备发送的数据信息，即使在电平不稳定的情况下，说明从机设备具有较好的数据传输和通信可靠性。
实施例6
本实施例介绍一具体的测试场景，基于实施例4的波形斜率变化测试过程，场景步骤如下所示：
Step1：选用Xilinx Spartan-6 FPGA开发板；从机设备为温度传感器；上拉电阻的初始设置为10千欧；时钟频率为100kHz；从机设备地址为0x48；FPGA的时钟频率为50MHz；
Step2：连接FPGA开发板和数字电位器以及上拉电阻。在时钟线SCL和数据线SDA上添加上拉电阻，初始设置为10千欧；编写Verilog代码来控制I2C主机通信；根据需要，修改代码参数，实现上拉电阻大小的控制；
Step3：改变上拉电阻的大小，例如将其改为20千欧或5千欧，记录下每次改变的数值；监测I2C总线上的电平变化和从机设备的响应，可以使用示波器或逻辑分析仪等工具；检查从机设备是否能够正确识别主机设备发送的数据信息，并与预期结果进行比较；
Step4：根据从机设备的响应情况，判断其对于上升沿和下降沿时间长短变化的识别能力；如果从机设备能够准确识别主机设备发送的数据信息，即使是在上升沿和下降沿时间长短变化的情况下，说明从机设备具有较好的数据传输和通信可靠性。

Claims (6)

1.一种I2C从机设备的容错能力测试***，其特征在于：所述测试***包括I2C总线、从机设备、不稳定波形电平模拟模块和波形斜率变化模拟模块；所述从机设备通过所述I2C总线与所述不稳定波形电平模拟模块相连接，所述不稳定波形电平模拟模块用于代替常规I2C通信过程中的主机设备，并向所述从机设备输出不稳定波形电平；所述I2C总线通过所述波形斜率变化模拟模块与外部电源相连接，所述外部电源用于提供所述测试***的电能供应，所述波形斜率变化模拟模块用于改变所述I2C总线中的电平信号斜率；
所述波形斜率变化模拟模块共有2个，分别连接于所述I2C总线的时钟线SCL和数据线SDA上；每个所述波形斜率变化模拟模块均包括上拉电阻、数字电位器和第二FPGA单元；其中，所述时钟线SCL或所述数据线SDA通过所述上拉电阻与所述外部电源相连接，所述上拉电阻则通过所述数字电位器与所述第二FPGA单元相连接；
所述第二FPGA单元装载有预设的波形斜率变化模拟程序，所述上拉电阻的阻值在所述数字电位器的作用下呈现为可变阻值状态；所述波形斜率变化模拟程序用于通过控制所述数字电位器，改变所述上拉电阻的阻值大小，进而改变在所述时钟线SCL或所述数据线SDA上传输的预设波形电平信号沿斜率；所述从机设备用于接收不同信号沿斜率的预设波形电平，并做出响应；测试人员依据响应结果，评估所述从机设备的容错能力；
所述波形斜率变化模拟程序，通过FPGA编程方式，使电平波形的上升沿和下降沿的持续时间及长短发生改变。
2.根据权利要求1所述的一种I2C从机设备的容错能力测试***，其特征在于：所述不稳定波形电平模拟模块由第一FPGA单元、第一DAC单元和第二DAC单元组成，所述第一FPGA单元同时连接所述第一DAC单元和所述第二DAC单元；所述第一DAC单元与时钟线SCL相连接，所述第二DAC单元与数据线SDA相连接。
3.根据权利要求2所述的一种I2C从机设备的容错能力测试***，其特征在于：所述第一FPGA单元装载有预设的不稳定波形电平模拟程序，所述不稳定波形电平模拟程序用于驱动所述第一DAC单元和所述第二DAC单元，分别产生对应于所述时钟线SCL和所述数据线SDA的不稳定波形电平，并发送至所述从机设备中；所述从机设备用于接收不稳定波形电平，并做出响应；测试人员依据响应结果，评估所述从机设备的容错能力。
4.根据权利要求3所述的一种I2C从机设备的容错能力测试***，其特征在于：所述不稳定波形电平模拟程序，通过FPGA编程方式，使不稳定波形电平具有自定义的波形形状、频率和幅度参数。
5.一种I2C从机设备的容错能力测试方法，其特征在于：所述测试方法的硬件基础为如权利要求1至4任一项所述的测试***，所述测试方法包括不稳定波形电平测试过程和波形斜率变化测试过程；依据从机设备的规格与I2C通信协议，使从机设备先后接收不稳定波形电平和不同信号沿斜率的预设波形电平，得到从机设备的响应结果和实际接收到的数据内容；再依据响应结果和数据内容准确度，评估从机设备的容错能力；
所述波形斜率变化测试过程，具体包括如下步骤：
S21、硬件连接：将每个波形斜率变化模拟模块中的第二FPGA单元通过数字电位器连接至对应的上拉电阻，对应于时钟线SCL和数据线SDA分别进行设置；
S22、FPGA编程：使用FPGA开发工具，编写波形斜率变化模拟程序，控制数字电位器，使时钟线SCL和/或数据线SDA上传输的预设波形电平信号沿斜率发生改变；
S23、配置从机设备：将从机设备接入I2C总线，依据从机设备的规格，配置从机设备的地址和时钟频率；
S24、测试数据发送：将不稳定波形电平模拟程序产生的不稳定波形电平固定为预设波形电平，通过波形斜率变化模拟程序，将改变了信号沿斜率的预设波形电平通过时钟线SCL和/或数据线SDA发送至从机设备；
S25、从机设备响应监测：使用监测工具监测从机设备对不同信号沿斜率的预设波形电平的响应情况，呈现从机设备接收到的数据内容；
S26、评估容错能力：依据从机设备的响应情况和数据内容准确度，判断从机设备是否正确识别不同信号沿斜率的预设波形电平，得出从机设备容错能力评估结果。
6.根据权利要求5所述的一种I2C从机设备的容错能力测试方法，其特征在于：所述不稳定波形电平测试过程，具体包括如下步骤：
S11、硬件连接：将第一FPGA单元通过第一DAC单元和第二DAC单元分别连接至I2C总线的时钟线SCL和数据线SDA；
S12、FPGA编程：使用FPGA开发工具，编写不稳定波形电平模拟程序，控制第一DAC单元和/或第二DAC单元的输出端产生不稳定波形电平；
S13、配置从机设备：将从机设备接入I2C总线，依据从机设备的规格，配置从机设备的地址和时钟频率；
S14、测试数据发送：将产生的不稳定波形电平通过时钟线SCL和/或数据线SDA发送至从机设备；
S15、从机设备响应监测：使用监测工具监测从机设备对不稳定波形电平的响应情况，呈现从机设备接收到的数据内容；
S16、评估容错能力：依据从机设备的响应情况和数据内容准确度，判断从机设备是否正确识别不稳定波形电平，得出从机设备容错能力评估结果。
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