CN117219654A - 一种高压栅极驱动电路及其制备方法 - Google Patents

Abstract

本申请公开了一种高压栅极驱动电路及其制备方法，高压栅极驱动电路包括：第一掺杂类型的衬底；第二掺杂类型的第一埋层，位于所述衬底上；第一掺杂类型的外延层，位于所述衬底和所述第一埋层上，所述外延层包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域，所述电平位移电路区域至少包括高压LDMOS器件；以及高压隔离岛和隔离结构，所述高侧驱动电路区域与所述低侧驱动电路区域经由所述高压隔离岛隔离，所述电平位移电路区域与所述高侧驱动电路区域经由所述隔离结构隔离。本申请的高压栅极驱动电路在具备较高的击穿电压和隔离电压的同时，也减少了高压跨线等可靠性风险，工艺上只需要较少的光刻层数和较为简单的工序，降低了生产成本。

Description

一种高压栅极驱动电路及其制备方法

技术领域

本发明涉及半导体技术领域，特别涉及一种高压栅极驱动电路及其制备方法。

背景技术

BCD（Bipolar-CMOS-DMOS技术）按照业内标准，一般分为高压BCD，高密度BCD（强调控制逻辑的线宽缩小），和高功率BCD（强调关键功率管的输出大电流）。其中高压BCD技术一般应用于HVIC（High Voltage Integrated Circuit，高压集成电路），是指耐压在100V以上的BCD技术，目前广泛应用在AC-DC电源，LED驱动，高压栅驱动（马达驱动）等领域，一般应用要求功率器件的耐压达到500V到800V。

HVIC应用于高压栅极驱动电路时，主要是用来驱动电机，典型的拓扑结构是半桥驱动，高压栅极驱动电路中包括低侧驱动电路区域和高侧驱动电路区域，其中高侧驱动电路区域需要通过电平位移技术来实现高侧的浮空驱动。电平位移电路区域中一般采用高压LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向双扩散金属氧化物半导体）器件来实现，高压LDMOS器件的漏端通常需要高压跨线（HVI）到高侧驱动电路区域，导致出现高压跨线的问题。为了解决这个问题，目前高压栅极驱动电路主要发展了三代技术。图1a至图1c示出了高压栅极驱动电路的三代隔离结构的结构示意图，其中，图1a示出了第一代常规隔离结构的示意图；图1b示出了第二代自隔离结构的示意图；图1c示出了第三代分区RESURF（Divided RESURF）隔离结构的示意图。目前这三种隔离结构都得到了应用。

但是以上三种隔离结构都是以体硅普通的横向PN结隔离为基础，实际应用中会有出现例如高压跨线、寄生效应等引起可靠性问题。

另外，随着产品的迭代，对开关速度、面积和效率的要求越来越高，如何利用较少的光刻层次以及较低的成本来实现上述的目标，获得更好的性能是HVIC发展的主要趋势。

发明内容

鉴于上述问题，本发明的目的在于提供一种高压栅极驱动电路及其制备方法，高压栅极驱动电路设置带气隙的隔离结构，带气隙的隔离结构综合了隔离性好、漏电小、面积小、可靠性高、击穿电压高等特点，起到了很好的隔离作用。

根据本发明的一方面，提供一种高压栅极驱动电路，包括：第一掺杂类型的衬底；第二掺杂类型的第一埋层，位于所述衬底上；第一掺杂类型的外延层，位于所述衬底和所述第一埋层上，所述外延层包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域，所述电平位移电路区域至少包括高压LDMOS器件；以及高压隔离岛和隔离结构，所述高侧驱动电路区域与所述低侧驱动电路区域经由所述高压隔离岛隔离，所述电平位移电路区域与所述高侧驱动电路区域经由所述隔离结构隔离；其中，所述隔离结构包括：隔离沟槽，从所述外延层的表面延伸至所述衬底内部；位于所述隔离沟槽内壁的介质层；以及位于所述介质层内部的气隙。

可选地，所述隔离沟槽的宽度为1.0μm~3.0μm，深度为15μm~30μm，所述隔离沟槽的宽深比为1：5~1：20。

可选地，所述高压LDMOS器件包括：第一掺杂类型的所述衬底；第二掺杂类型的所述第一埋层，位于所述衬底上；第一掺杂类型的所述外延层，位于所述衬底和所述第一埋层上；第二掺杂类型的高压阱，位于所述外延层中；第一掺杂类型的低压阱，位于所述高压阱中；第一掺杂类型的第二埋层，位于所述高压阱中；场氧化层，位于所述高压阱和所述第一掺杂类型的低压阱上；第二掺杂类型的欧姆接触区，位于所述高压阱和所述第一掺杂类型的低压阱中；第一掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱中；以及栅极结构，位于所述场氧化层、所述高压阱和所述第一掺杂类型的低压阱上；其中，所述第二埋层包括：第一部分，位于所述第一掺杂类型的低压阱下方，并且与所述第一掺杂类型的低压阱接触；第二部分，位于所述场氧化层的下方且与所述场氧化层分隔；以及第三部分，连接所述第一部分和所述第二部分，使得所述第二埋层与所述第一掺杂类型的低压阱电连接。

可选地，所述高侧驱动电路区域至少包括中压NMOS器件和中压PMOS器件，所述中压NMOS器件包括：第一掺杂类型的所述衬底；第二掺杂类型的所述第一埋层，位于所述衬底上；第一掺杂类型的所述外延层，位于所述第一埋层上；第二掺杂类型的所述高压阱，位于所述外延层中，所述高压LDMOS器件中的高压阱和所述中压NMOS器件中的高压阱同时形成；所述第一掺杂类型的低压阱，位于所述外延层中，所述高压LDMOS器件中的第一掺杂类型的低压阱和所述中压NMOS器件中的第一掺杂类型的低压阱同时形成；第二掺杂类型的低压阱，位于所述外延层和所述高压阱中；第一掺杂类型的所述第二埋层，位于所述外延层中的所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱下方，且与所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱接触，所述高压LDMOS器件中的第二埋层和所述中压NMOS器件中的第二埋层同时形成；场氧化层，位于所述高压阱、所述第一掺杂类型的低压阱、所述第二掺杂类型的低压阱和所述外延层上，所述高压LDMOS器件中的场氧化层和所述中压NMOS器件中的场氧化层同时形成；所述第一掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱中，所述高压LDMOS器件中的第一掺杂类型的欧姆接触区和所述中压NMOS器件中的第一掺杂类型的欧姆接触区同时形成；所述第二掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱中，所述高压LDMOS器件中的第二掺杂类型的欧姆接触区和所述中压NMOS器件中的第二掺杂类型的欧姆接触区同时形成；以及栅极结构，位于所述场氧化层、所述第一掺杂类型的低压阱、所述第二掺杂类型的低压阱上，所述高压LDMOS器件中的栅极结构和所述中压NMOS器件中的栅极结构同时形成；在所述中压NMOS器件中，所述高压阱位于所述中压NMOS器件的两侧且与所述第一埋层相连，所述第二掺杂类型的低压阱和所述第一埋层通过所述第二埋层和所述外延层隔离。

可选地，还包括：低压NMOS、低压PMOS、三极管、电阻、电容中的一个或多个器件。

根据本发明的另一方面，提供一种高压栅极驱动电路的制备方法，包括：在第一掺杂类型的衬底上形成第二掺杂类型的第一埋层；在所述衬底和所述第一埋层上形成第一掺杂类型的外延层，所述外延层包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域；形成隔离结构；在所述电平位移电路区域的外延层中至少形成高压LDMOS器件，所述电平位移电路区域与所述高侧驱动电路区域经由所述隔离结构隔离；以及在所述外延层中形成高压隔离岛，所述高侧驱动电路区域与所述低侧驱动电路区域经由所述高压隔离岛隔离；其中，形成所述隔离结构的方法包括：对所述外延层以及部分所述衬底进行刻蚀，形成从所述外延层的表面延伸至所述衬底内部的隔离沟槽；在所述隔离沟槽的内壁形成介质层；以及在所述介质层的内部形成气隙。

可选地，所述隔离沟槽的宽度为1.0μm~3.0μm，深度为15μm~30μm，所述隔离沟槽的宽深比为1：5~1：20。

可选地，形成所述高压LDMOS器件的方法包括：在第一掺杂类型的所述衬底上形成第二掺杂类型的所述第一埋层；在所述衬底和所述第一埋层上形成第一掺杂类型的所述外延层；在所述外延层中形成第二掺杂类型的高压阱；在所述高压阱中形成第一掺杂类型的低压阱；在所述高压阱中形成第一掺杂类型的第二埋层；在所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱上形成场氧化层；在所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱中形成第二掺杂类型的欧姆接触区，在所述高压阱中的所述第一掺杂类型的低压阱中形成第一掺杂类型的欧姆接触区；以及在所述场氧化层、所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱上形成栅极结构；其中，所述第二埋层包括：第一部分，位于所述第一掺杂类型的低压阱下方，并且与所述第一掺杂类型的低压阱接触；第二部分，位于所述场氧化层的下方且与所述场氧化层分隔；以及第三部分，连接所述第一部分和所述第二部分，使得所述第二埋层与所述第一掺杂类型的低压阱电连接。

可选地，还包括在所述高侧驱动电路区域的外延层中至少形成中压NMOS器件和中压PMOS器件，形成所述中压NMOS器件的方法包括：在第一掺杂类型的所述衬底上形成第二掺杂类型的所述第一埋层；在所述第一埋层上形成第一掺杂类型的所述外延层；在所述外延层中形成第二掺杂类型的所述高压阱，所述高压LDMOS器件中的高压阱和所述中压NMOS器件中的高压阱同时形成；在所述中压NMOS器件的所述外延层中形成所述第一掺杂类型的低压阱，所述高压LDMOS器件中的第一掺杂类型的低压阱和所述中压NMOS器件中的第一掺杂类型的低压阱同时形成；在所述中压NMOS器件的所述外延层和所述高压阱中形成第二掺杂类型的低压阱；在所述中压NMOS器件的所述外延层中形成第一掺杂类型的所述第二埋层，所述第二埋层位于所述外延层中的所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱下方，且与所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱接触，所述高压LDMOS器件中的第二埋层和所述中压NMOS器件中的第二埋层同时形成；在所述中压NMOS器件的所述外延层中的所述高压阱、所述外延层中的所述第一掺杂类型的低压阱、所述外延层中的所述第二掺杂类型的低压阱和所述外延层上形成所述场氧化层，所述高压LDMOS器件中的场氧化层和所述中压NMOS器件中的场氧化层同时形成；在所述中压NMOS器件的所述外延层中的所述第一掺杂类型的低压阱中形成所述第一掺杂类型的欧姆接触区，所述高压LDMOS器件中的第一掺杂类型的欧姆接触区和所述中压NMOS器件中的第一掺杂类型的欧姆接触区同时形成；在所述中压NMOS器件的所述外延层中的所述第一掺杂类型的低压阱和所述外延层中的所述第二掺杂类型的低压阱中形成所述第二掺杂类型的欧姆接触区，所述高压LDMOS器件中的第二掺杂类型的欧姆接触区和所述中压NMOS器件中的第二掺杂类型的欧姆接触区同时形成；以及在所述中压NMOS器件的所述场氧化层、所述外延层中的所述第一掺杂类型的低压阱、所述外延层中的所述第二掺杂类型的低压阱上形成所述栅极结构，所述高压LDMOS器件中的栅极结构和所述中压NMOS器件中的栅极结构同时形成；在所述中压NMOS器件中，所述高压阱位于所述中压NMOS器件的两侧且与所述第一埋层相连，所述第二掺杂类型的低压阱和所述第一埋层通过所述第二埋层和所述外延层隔离。

可选地，还包括：形成低压NMOS、低压PMOS、三极管、电阻、电容中的一个或多个器件。

本申请实施例将带气隙的DTI隔离结构主要用在电平位移电路区域和高侧驱动电路区域之间，可以有效地缓解常规工艺中存在的击穿电压和隔离电压对工艺和版图的敏感性，以及二者之间较为简单的隔离区设计。在取得较高击穿电压的同时，电平位移电路区域和高侧驱动电路区域之间也具备较高的隔离电压，解决了传统的结隔离结构的高压跨线导致隔离电压较低的问题。并且由于气隙的介电常数远小于多晶和氧化层等固体绝缘材料，减小了所应用的电路中的寄生电容，提高了反应时间，更加适用于高频率的应用。

相较于常规的多晶填充DTI隔离结构（隔离沟槽内填充多晶结构），工作状态下，浮空的多晶会感应出电位，导致隔离沟槽的两侧出现场开启（隔离沟槽的两侧感应出载流子，从而在隔离沟槽的两侧形成导通通路，导致出现场开启）的现象，造成较低的穿通电压。一种改善方法是对隔离沟槽进行刻蚀，使得隔离沟槽内的多晶连接到衬底，始终处于零电位，但这种结构会出现电场集中的问题，最终导致击穿电压降低。另外一种解决方法是采用槽底注入，但槽底引入的高浓度的P型杂质会导致槽底提前击穿。上述的两种方法都无法在兼顾击穿电压满足需求的同时获得较高的隔离电压。本申请实施例的DTI隔离结构不会产生上述多晶填充DTI隔离结构所带来的问题，能同时满足击穿电压和隔离电压的需求。

全介质的DTI隔离可以避免上述多晶填充DTI隔离结构所出现的问题，但全介质DTI所带来的应力问题容易导致器件内部出现缺陷，本申请实施例的DTI隔离结构可以缓解常规的全介质DTI隔离结构所带来的固有的应力问题，提高了可靠性。

本申请实施例的DTI隔离结构两侧的隔离电压随着DTI隔离结构的深度的增大会不断的增大，可以通过设置DTI隔离结构的深度来获得所需的隔离电压。

本申请实施例的DTI隔离结构也可以用于其他器件的隔离，例如高侧驱动电路区域与低侧驱动电路区域之间。不仅可以减小电路中寄生三极管开启的风险，从而缓解闩锁效应，使相关的漏电和可靠性问题得到了改善，且由于DTI隔离结构的隔离效果，对于感性负载在实际应用中出现的负压问题以及dV/dT问题都有较好的缓解作用。

综上，本申请提供的DTI隔离结构，用于电平位移电路区域和高侧驱动电路区域之间，具备高击穿电压和高隔离电压的特点，可以有效地缓解常规工艺中存在的击穿电压和隔离电压对工艺和版图的敏感性。综合了隔离性好、漏电小、面积小、可靠性高、击穿电压高的特点，可以起到很好的隔离作用。

本申请提供的高压栅极驱动电路在高压阱中引入第一掺杂类型的第二埋层，为了维持电荷平衡，第二埋层的引入也同时提高了高压LDMOS器件中第二掺杂类型（例如N型）杂质的浓度，在相同的漂移区长度和击穿电压下，获得更低的比导通电阻。在相同的电流大小应用需求下，本申请的高压LDMOS器件的面积更小，电容更小，更加适合应用在高频的场景，比如LLC电源等领域。

进一步地，第二埋层的引入使得漏极的第二掺杂类型杂质浓度增大，有利于改善高压LDMOS器件的开态特性，从而拓展高压LDMOS器件的安全工作区，同时缓解薄外延工艺电场向源端集中的效应，减小因为鸟嘴部分电场过大带来的可靠性问题。

在高压LDMOS器件中，第二埋层位于第一掺杂类型的低压阱下方，在第一掺杂类型的低压阱的下方注入第一掺杂类型的第二埋层可以提高寄生NPN三极管基区的浓度，使得寄生NPN三极管的开启的难度增大，增大高压LDMOS器件的稳定性。

在高压LDMOS器件中，位于第一掺杂类型的低压阱下方的第二埋层与第一掺杂类型的低压阱相连，使其电连接，使得高压LDMOS器件在开关态切换的瞬间，为第二埋层中的耗尽电荷提供了一个泄放的通路，从而增大开关速度。

另外，常规全隔离（fully-isolation）NMOS器件需要额外的层次来提高所述第二掺杂类型的低压阱和所述第一埋层之间的隔离电压，本申请将高压LDMOS器件引入的第二埋层用于中压NMOS器件当中，提高了中压NMOS器件中所述第二掺杂类型的低压阱和所述第一埋层通过所述第二埋层之间的隔离电压，实现更高击穿电压的全隔离中压NMOS器件的同时也节省了额外的光刻层次。

本申请实现全套BCD（Bipolar，CMOS，DMOS）器件只需要较少的光刻和工序，显著降低了成本。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a示出了第一代常规隔离结构的结构示意图；

图1b示出了第二代自隔离结构的结构示意图；

图1c示出了第三代Divided RESURF隔离结构的结构示意图；

图2示出了高压栅极驱动电路的等效电路图；

图3a示出了常规高压栅极驱动电路的俯视图；

图3b示出了图3a沿AA’方向的截面图；

图4a示出了本申请第一实施例的高压栅极驱动电路的俯视图；

图4b为图4a中沿BB’方向的截面图；

图4c示出了本申请第一实施例的高压LDMOS器件的第二埋层的连接示意图；

图4d示出了图4b中C处的放大图；

图4e示出了图4b中D处的放大图；

图5a示出了常规的多晶填充DTI隔离结构的击穿电压和隔离电压随着槽底注入剂量变化的仿真示意图；

图5b示出了本申请第一实施例的DTI隔离结构的击穿电压和隔离电压随着槽底注入剂量变化的仿真示意图；

图6示出了本申请第一实施例的高压LDMOS器件的击穿电压和比导通电阻随着第二埋层注入剂量的变化趋势；

图7a示出了本申请第一实施例的中压NMOS器件的纵向隔离耐压仿真图；

图7b示出了本申请第一实施例的中压NMOS器件的击穿电压仿真图；

图8示出了本申请第二实施例的高压栅极驱动电路的结构示意图；

图9a至图9j示出了本申请第一实施例的高压栅极驱动电路的制备过程中各个阶段的结构示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

本发明可以各种形式呈现，以下将描述其中一些示例。

图2示出了高压栅极驱动电路的等效电路图，高压栅极驱动电路包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域，其中，电平位移电路区域至少包括高压LDMOS器件，高压LDMOS器件进行高侧驱动电路区域与低侧驱动电路区域之间的信号传输。低侧驱动电路区域以衬底电位GND为基准，输入信号经过低侧驱动电路区域而驱动外接的功率器件；低侧驱动电路区域的小电压通过高压LDMOS器件输出到高侧驱动电路区域，从而产生足够的驱动电压，最终经过高侧驱动电路区域来驱动外接的功率器件。

其中，电平位移电路区域可以包括一个或者多个高压LDMOS器件，一个或者多个高压LDMOS器件中的每个高压LDMOS器件的栅极连接低侧驱动电路区域中的脉冲产生电路，源极接地，漏极连接高侧驱动电路区域。电平位移电路区域中采用多个高压LDMOS器件来传递低侧驱动电路区域到高侧驱动电路区域的信号时，多个高压LDMOS器件交替工作从而达到降低功耗的效果。高侧驱动电路区域至少包括中压NMOS器件以及中压PMOS器件。

图3a示出了常规高压栅极驱动电路的俯视图，图3b示出了图3a沿AA’方向的截面图，常规高压栅极驱动电路为Divided RESURF结构。如图3a和图3b所示，高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域位于同一衬底上，高压隔离岛将高侧驱动电路区域与低侧驱动电路区域进行隔离，结隔离结构J将电平位移电路区域与高侧驱动电路区域进行隔离。

第二代的自隔离结构通常会导致高压LDMOS器件和高压隔离岛之间存在较大的漏电，第三代的Divided RESURF结构虽然相较于第二代的自隔离在漏电方面有了较大的提升，但隔离结构在工艺波动和版图的设计上仍具有较大的敏感性，需要考虑到电荷平衡的问题对击穿电压和隔离电压的影响，容易出现失效问题。

采用结隔离结构J的高压栅极驱动电路需要考虑到隔离区的宽度对高压LDMOS器件的击穿电压以及高压LDMOS器件与高侧驱动电路区域之间的隔离电压的影响。为了得到更好的隔离效果，隔离区的宽度不能太小，否则可能导致高压LDMOS器件和高侧驱动电路区域的提前击穿，但隔离区越宽，高压LDMOS器件和高侧驱动电路区域对隔离区的耗尽效果越差，当隔离区中某个地方的杂质未被耗尽时，会造成高压LDMOS器件的提前击穿，击穿电压降低，即隔离区的宽度也不能太大。因此常规的Divided-RESURF结构需要在隔离区做出相对复杂的设计，并且对版图的绘制和工艺加工有一定的要求。同时，由于高压跨线的影响，结隔离结构在工作状态下容易造成外延层表面出现场开启，导致高压LDMOS器件和高侧驱动电路区域两侧的隔离电压降低。在图3b的结隔离结构J中，低压阱306b的引入可以缓解场开启效应，提高隔离电压，但会在306b两侧出现较高的电场峰值，可能导致器件的提前击穿。

本申请的隔离结构S可以有效的缓解结隔离所带来的问题。图4a示出了本申请第一实施例的高压栅极驱动电路的结构示意图，图4b为图4a中沿BB’方向的截面图，图4c示出了本申请第一实施例的高压LDMOS器件的第二埋层的结构示意图，图4d示出了图4b中C处的放大图，图4e示出了图4b中D处的放大图。

如图4a所示，高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域位于同一衬底上，高压隔离岛将高侧驱动电路区域与低侧驱动电路区域进行隔离，DTI隔离结构S将电平位移电路区域与高侧驱动电路区域进行隔离。如图4b所示，电平位移电路区域包括一个高压LDMOS器件，高侧驱动电路区域至少包括中压NMOS器件以及中压PMOS器件。在其他实施例中，电平位移电路区域中可以采用两个高压LDMOS器件来传递低侧驱动电路区域到高侧驱动电路区域的信号，两个高压LDMOS器件交替工作从而达到降低功耗的效果。

继续参阅图4b，高压栅极驱动电路包括第一掺杂类型的衬底301、第二掺杂类型的第一埋层302，第一掺杂类型的外延层303以及DTI（Deep Trench Isolation，深槽隔离）隔离结构S。本实施例中，第一掺杂类型例如为P型掺杂，第二掺杂类型例如为N型掺杂。

第一埋层302位于衬底301上，覆盖衬底301的部分表面，外延层303位于衬底301以及第一埋层302上，覆盖衬底301的表面以及第一埋层302的表面。DTI隔离结构S从外延层303的表面向衬底301的方向延伸，DTI隔离结构S贯穿外延层303，延伸至衬底301内部。DTI隔离结构S将外延层303隔离成多个区域，以在每个区域内形成相应的半导体器件。

DTI隔离结构S包括隔离沟槽S01、位于沟槽S01内的介质层S02以及介质层S02内部的气隙（air-gap）S03。隔离沟槽S01从外延层303的表面向其内部延伸，贯穿外延层303，延伸至衬底301内部。介质层S02位于隔离沟槽S01内，且介质层S02内部形成有气隙S03。

带气隙的DTI隔离结构S主要用在电平位移电路区域和高侧驱动电路区域之间，隔离槽结构与结隔离不同，高压跨线对隔离槽结构无影响，也就避免了场开启现象和隔离电压较低的问题。本申请的DTI隔离结构S的隔离电压和击穿电压的影响较小，也不需要考虑隔离区的宽度对高压LDMOS器件的击穿电压以及高压LDMOS器件与高侧驱动电路区域之间的隔离电压的影响。可以有效地缓解常规工艺中存在的击穿电压和隔离电压对工艺和版图的敏感性，具备较大的容差。在取得较高击穿电压的同时，电平位移电路区域和高侧驱动电路区域之间也具备较高的隔离电压。

对于中高压器件（>30V）一般使用较大的规则（考虑到阱的横扩）来实现符合要求的隔离耐压，从而占据较大的芯片面积，使得芯片的成本增加。DTI隔离结构S可以有效解决这个问题，只需要1.0μm~2.0μm的隔离沟槽S01（内部填充介质层S02，并在介质层S02内形成气隙S03）即可满足相应的隔离耐压要求。本申请实施例的DTI隔离结构S的面积更小，降低了芯片的面积，可以有效地节省芯片的隔离面积，降低成本。

图5a示出了常规的多晶填充DTI隔离结构的击穿电压和隔离电压随着槽底注入剂量变化的仿真示意图；图5b示出了本申请第一实施例的DTI隔离结构的击穿电压和隔离电压随着槽底注入剂量变化的仿真示意图；图5a和图5b中，横坐标为槽底注入的剂量D _bi ，左边纵坐标为击穿电压，右边纵坐标为隔离电压。槽底注入主要是为了增大槽底的P型杂质浓度，缓解隔离沟槽两端的场开启现象，从而增大隔离电压。在实际的应用当中，要求击穿电压大于800V，同时隔离电压大于30V。如图5a所示，常规的多晶填充DTI结构在无槽底注入的情况下，击穿电压大于800V，但隔离电压较低，仅有8V，无法满足应用的需求；随着槽底注入剂量的增大，在5e12cm^-2的剂量下，隔离电压可以达到30V以上，但此时的由于槽底曲率效应增大，击穿电压降低，因此常规的多晶填充DTI隔离结构无法同时满足击穿电压和隔离电压的需求。如图5b所示，本申请第一实施例的DTI隔离结构没有多晶的引入所导致的场开启现象，因此在无槽底注入的情况下就可以获得较高的隔离电压，兼具了高击穿电压和高隔离电压的特点，满足HVIC（High Voltage Integrated Circuit）的应用需求，更加适合应用于高压的场合。并且，本申请实施例的DTI隔离结构S可以缓解常规的全介质DTI隔离结构所带来的固有的应力问题，提高了可靠性。

本申请实施例的DTI隔离结构也可以用于其他器件的隔离，例如高侧驱动电路区域与低侧驱动电路区域之间等。结隔离结构J会有较大的闩锁问题。本实施例采用带气隙的DTI隔离结构S，相较于结隔离结构J，本申请实施例的DTI隔离结构S不仅可以减小电路中寄生三极管开启的风险，从而缓解闩锁效应，使相关的漏电和可靠性问题得到了改善，且由于DTI隔离结构的隔离效果，对于感性负载在实际应用中出现的负压问题以及dV/dT问题都有较好的缓解作用。本申请实施例的DTI隔离结构S，综合了隔离性好、漏电小、面积小、可靠性高、击穿电压高的特点，可以起到很好的隔离作用。

继续参阅图4b，高压LDMOS器件包括位于外延层303中的第二掺杂类型的高压阱304，位于第二掺杂类型的高压阱304中的第一掺杂类型的低压阱306b，以及分别位于第二掺杂类型的高压阱304和第一掺杂类型的低压阱306b中的多个欧姆接触区，多个欧姆接触区包括第二掺杂类型的欧姆接触区308a和第一掺杂类型的欧姆接触区308b，欧姆接触区308a位于高压阱304和低压阱306b中，欧姆接触区308b位于低压阱306b中；欧姆接触区308a和欧姆接触区308b作为高压LDMOS器件的源区和/或漏区引出。

高压LDMOS器件还包括位于高压阱304以及低压阱306b上的场氧化层305，以及位于低压阱306b、高压阱304和场氧化层305表面的栅极结构307，栅极结构307包括栅氧化层和栅极多晶。

高压LDMOS器件还包括绝缘层311和金属电极309，绝缘层311覆盖栅极结构307、场氧化层305和欧姆接触区308a、308b，绝缘层311上还形成有贯穿绝缘层311，与欧姆接触区308a、308b和栅极结构307连接的金属电极309。

优选地，高压LDMOS器件还包括位于高压阱304内的第一掺杂类型的第二埋层310。如图4b以及图4c所示，第二埋层310包括位于低压阱306b下方的第一部分3101，第一部分3101位于源区和漏区之间，且与第一掺杂类型的低压阱306b接触；位于场氧化层305的下方且与场氧化层305分隔的第二部分3102；以及连接第一部分3101和第二部分3102的第三部分3103，第一部分3101、第二部分3102以及第三部分3103连接形成一体，且第一部分3101与低压阱306b接触，以使得整个第二埋层310与低压阱306b电连接。

本申请中，在高压阱304中引入了第二埋层310，第一掺杂类型的第二埋层310与第二掺杂类型的第一埋层302、第一掺杂类型的外延层303、第二掺杂类型的高压阱304、第一掺杂类型的低压阱306b构成Triple RESURF（Triple reduced surface field，三重降低表面电场）结构。

为了获得更好的动态性能，在Triple RESURF结构中不采用浮空的第二埋层310，而是让第二埋层310与第一掺杂类型的低压阱306b部分相连，使其电连接，使得高压LDMOS器件在开关态切换的瞬间，为第二埋层310中的耗尽电荷提供了一个泄放的通路，从而增大开关速度，因此本申请中的高压LDMOS器件更加适用于高频的场合。

第二埋层310的引入增加了高压LDMOS器件中第一掺杂类型（例如P型）杂质的浓度，为了维持电荷平衡，高压阱304中的第二掺杂类型（例如N型）杂质的浓度也得到了提高，在相同的漂移区长度和击穿电压下，高压阱304的第一掺杂类型杂质浓度的提高降低了高压LDMOS器件的比导通电阻。在相同的电流大小应用需求下，高压LDMOS器件的面积更小，电容更小，更加适合应用在高频的场景。

进一步地，第二埋层310的引入使得漏极的第二掺杂类型杂质浓度增大，有利于改善高压LDMOS器件的开态特性，从而拓展高压LDMOS器件的安全工作区，同时减小薄外延工艺电场向源端集中的效应，减小因为鸟嘴部分电场过大带来的可靠性问题。

高压LDMOS器件中存在由第二掺杂类型的欧姆接触区308a、第一掺杂类型的低压阱306b和第二掺杂类型的高压阱304组成的寄生NPN三极管，寄生NPN三极管的开启会导致出现Snapback效应（负阻效应），影响高压LDMOS器件的输出特性。在高压LDMOS器件的低压阱306b的下方注入第一掺杂类型的第二埋层310可以提高寄生NPN三极管基区（低压阱306b）的浓度，使得寄生NPN三极管的开启的难度增大，增大高压LDMOS器件的稳定性。

图6示出了本申请第一实施例的高压LDMOS器件的击穿电压和比导通电阻随着第二埋层310注入剂量的变化趋势。比导通电阻随着第二埋层310的注入剂量的增大而增大，这是由于比导通电阻主要是由高压阱304的浓度和导电路径决定的。第二埋层310的注入剂量的增大仅会消耗部分的高压阱304中的第一掺杂类型杂质浓度和部分导电路径，因此比导通电阻仅有略微的上升。本发明的比导通电阻达到了100 mΩ·cm²的水平，远远小于Single RESURF的300 mΩ·cm²和Double RESURF的170 mΩ·cm²，可以在较小的面积下提供相同的电流能力。

第二埋层310的注入剂量过多或者过少都会导致电荷不平衡，因此当注入剂量过多或者过少时击穿电压都大幅降低。在2.9e12 cm^-2的注入剂量下，实现了N型杂质和P型杂质的电荷平衡，获得了最大的击穿电压（超过800V），满足600 V规格的高压栅极驱动电路的应用。

参阅图4b和图4d，中压NMOS器件中的埋层302位于衬底301上，外延层303位于埋层302上，中压NMOS器件包括位于外延层303中的第二掺杂类型的高压阱304，位于高压阱304中的第二掺杂类型的低压阱306a，位于外延层303中的第一掺杂类型的低压阱306b和第二掺杂类型的低压阱306a，以及分别位于第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b中的多个欧姆接触区，多个欧姆接触区包括第二掺杂类型的欧姆接触区308a和第一掺杂类型的欧姆接触区308b，欧姆接触区308a位于第一掺杂类型的低压阱306b和第二掺杂类型的低压阱306a中，欧姆接触区308b位于第一掺杂类型的低压阱306b中，欧姆接触区308a和欧姆接触区308b作为中压NMOS器件30b的源区和/或漏区引出。

中压NMOS器件还包括场氧化层305、栅极结构307、绝缘层311和金属电极309。场氧化层305位于外延层303、高压阱304、低压阱306a以及低压阱306b上；栅极结构307位于低压阱306b、低压阱306a和场氧化层305的表面；绝缘层311覆盖低压阱306a、低压阱306b、欧姆接触区308a、308b、栅极结构307和场氧化层305，金属电极309位于绝缘层311上并贯穿绝缘层311与欧姆接触区308a、308b和栅极结构307连接。

中压NMOS器件还包括位于外延层303内的第一掺杂类型的第二埋层310。第二埋层310位于外延层303中的低压阱306a和低压阱306b下方，并且分别与低压阱306a和低压阱306b接触。

高压LDMOS器件中的高压阱304和中压NMOS器件中的高压阱304同时形成；高压LDMOS器件中的第一掺杂类型的低压阱306b和中压NMOS器件中的第一掺杂类型的低压阱306b同时形成；高压LDMOS器件中的第二埋层310和中压NMOS器件中的第二埋层310同时形成；高压LDMOS器件中的场氧化层305和中压NMOS器件中的场氧化层305同时形成；高压LDMOS器件中的第一掺杂类型的欧姆接触区308a和中压NMOS器件中的第一掺杂类型的欧姆接触区308a同时形成；高压LDMOS器件中的第二掺杂类型的欧姆接触区308b和中压NMOS器件中的第二掺杂类型的欧姆接触区308b同时形成；高压LDMOS器件中的栅极结构307和中压NMOS器件中的栅极结构307同时形成；高压LDMOS器件中的绝缘层311和中压NMOS器件中的绝缘层311同时形成；高压LDMOS器件中的金属电极309和中压NMOS器件中的金属电极309同时形成。

本实施例在中压NMOS器件30b中引入第二埋层310，提高了中压NMOS器件的纵向隔离电压。

中压NMOS器件中，高压阱304位于中压NMOS器件的两侧且与第一埋层302相连，外延层303中的第二掺杂类型的低压阱306a和第一埋层302之间通过第二埋层310和外延层303隔离。

本实施例的中压NMOS器件中，漏极和***由高压阱304组成的隔离ISO环之间的隔离电压取决于二者之间第一掺杂类型杂质浓度，浓度越大隔离电压越高。由于中压NMOS器件在横向上有浓度较高的低压阱306b隔离，因此中压NMOS器件漏极和***由高压阱组成的隔离ISO环之间的隔离电压主要取决于低压阱306a和第一埋层302之间的第一掺杂类型杂质浓度，即外延层303的第一掺杂类型杂质浓度。但外延层303由于较淡的浓度，限制了中压NMOS器件的隔离电压。第二埋层310的引入增大了第一掺杂类型杂质的浓度，从而提高了所述第二掺杂类型的低压阱306a和所述第一埋层302通过所述第二埋层310之间的隔离电压，实现更高击穿电压的全隔离中压NMOS器件的同时也节省了额外的光刻层次。图7a示出了本申请第一实施例的中压NMOS器件的纵向隔离耐压仿真图；图7b示出了本申请第一实施例的中压NMOS器件的击穿电压仿真图；如图7a所示，中压NMOS器件由于第二埋层310的引入，使得所述第二掺杂类型的低压阱306a和所述第一埋层302通过所述第二埋层310之间的隔离电压达到了62V，实现更高击穿电压的全隔离中压NMOS器件的同时也节省了额外的光刻层次，增大了中压NMOS器件的应用范围。通过引入第二埋层310，本实施例的中压NMOS器件的击穿电压在小于62 V范围内都可以实现。如图7b所示，本实施例提供一种20V等级的中压NMOS的击穿电压为34.2V。

参阅图4b和图4e，中压PMOS器件中的埋层302位于衬底301上，外延层303位于埋层302上，中压PMOS器件包括位于外延层303中的第二掺杂类型的高压阱304且高压阱304位于埋层302上，位于高压阱304中的第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b，以及分别位于第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b中的多个欧姆接触区，多个欧姆接触区包括第二掺杂类型的欧姆接触区308a和第一掺杂类型的欧姆接触区308b，欧姆接触区308a位于第二掺杂类型的低压阱306a中，欧姆接触区308b位于第一掺杂类型的低压阱306b和第二掺杂类型的低压阱306a中，欧姆接触区308a和欧姆接触区308b作为中压PMOS器件的源区和/或漏区引出。

中压PMOS器件还包括场氧化层305、栅极结构307、绝缘层311和金属电极309。场氧化层305位于高压阱304、低压阱306a以及低压阱306b上；栅极结构307位于低压阱306b、低压阱306a和场氧化层305的表面；绝缘层311覆盖低压阱306a、低压阱306b、欧姆接触区308a、308b、栅极结构307和场氧化层305，金属电极309位于绝缘层311上并贯穿绝缘层311与欧姆接触区308a、308b和栅极结构307连接。

图8示出了本申请第二实施例的高压栅极驱动电路的结构示意图；如图8所示，高压栅极驱动电路包括第一掺杂类型的衬底301，第二掺杂类型的第一埋层302，第一掺杂类型的外延层303，位于外延层303内的高压LDMOS器件30a、中压NMOS器件30b、中压PMOS器件30c、低压CMOS器件30d以及双极型NPN器件30e，高压LDMOS器件30a、中压NMOS器件30b、中压PMOS器件30c、低压CMOS器件30d以及双极型NPN器件30e之间由DTI隔离结构S隔开。

在其他实施例中，高压栅极驱动电路还可以包括三极管、电阻、电容等器件的一个或多个。

本实施例中所列举的各种半导体器件均为示例，其位置和数量也可以相应的调整，不作为对本申请的限制。本领域的技术人员应当了解，半导体器件并不限于本实施例列举的几种，还可以为本实施例中未提到的其他半导体器件，且多种半导体器件之间的位置关系也可以根据具体结构进行调整。上述半导体器件可以位于高侧驱动电路区域和/或低侧驱动电路区域中。可以理解的是，虽然图8中的各半导体器件之间均采用DTI隔离结构S隔开，但在其他实施例中，各半导体器件之间也可以采用传统的结隔离结构隔开，或者不隔开。

图9a至图9j示出了本申请第一实施例的高压栅极驱动电路的制备过程中各个阶段的结构示意图，其中以图4b中的结构进行说明，但并不以此为限。

如图9a所示，在第一掺杂类型的衬底301上形成第二掺杂类型的第一埋层302。

该步骤中，采用光刻以及离子注入工艺在衬底301上形成第一埋层302，接着，推结激活第一埋层302。本实施例中，第一埋层302覆盖衬底301的部分表面。其中，衬底301具有第一掺杂类型，第一埋层302具有第二掺杂类型，且可以根据所要形成的器件（例如高压LDMOS器件）的击穿电压，选择衬底301的电阻率。

第一埋层302用于隔离减小闩锁效应，减小或阻挡各个半导体器件之间的漏电。进一步地，对于高压LDMOS器件而言，第一埋层302用于减小漏极和衬底301之间的电容，从而增大高压LDMOS器件的开关速度，但第一埋层302的引入可能导致高压LDMOS器件在此处提前击穿，因此需要在减小电容和维持击穿电压之间做出权衡。

如图9b所示，在第一掺杂类型的衬底301以及第二掺杂类型的第一埋层302上形成第一掺杂类型的外延层303。所述外延层303的厚度例如为7μm~10μm。

如图9c所示，在第一掺杂类型的外延层303中形成高压阱304，高压阱304用于高压LDMOS器件的耐压和隔离，本申请实施例的高压LDMOS器件的高压阱304的掺杂浓度相对于常规的Single和Double RESURF结构有一定的增大，因此可以在相同的击穿电压下降低高压LDMOS器件的比导通电阻。另外，第二掺杂类型的高压阱304还可用于中、低压的MOS器件当中，用于提高NMOS器件的漂移区浓度，或者降低PMOS器件的阈值电压；在双极型晶体管当中还可以作为横向PNP器件的基极以及纵向NPN器件的集电极。

如图9d所示，形成DTI隔离结构S。

该步骤中，对第一掺杂类型的外延层303以及部分衬底301进行刻蚀，形成隔离沟槽S01，然后进行介质层S02淀积以及回填，以形成DTI隔离结构S。DTI隔离结构S包括隔离沟槽S01、位于沟槽S01内壁的介质层S02以及介质层S02内部的气隙S03。隔离沟槽S01从外延层303的表面向其内部延伸，贯穿外延层303并延伸至衬底301内部。介质层S02位于隔离沟槽S01内，且介质层S02内部形成有气隙S03。

DTI隔离结构S的隔离沟槽S01可以采用干法刻蚀形成，例如采用反应离子刻蚀（RIE）形成。隔离沟槽S01宽深比控制在1：5~1：20之间，并且可以采用不同的刻蚀角度获得不同的沟槽尺寸。在隔离沟槽S01内部淀积介质层S02，可以采用低压化学气相沉积（LPCVD）或亚常压化学气相沉积（SACVD）的工艺，主要目的是缓解介质层的应力带来的可靠性问题。在介质层S02淀积后，需要使得隔离沟槽S01表面的介质层S02提前封口，使介质层S02的中间存在一定的空隙，形成气隙S03。隔离沟槽S01的宽度通常为1.0μm~3.0μm，深度通常为15μm~30μm。

图9e所示，光刻、刻蚀形成有源区，热氧化形成场氧化层305，场氧化层305用于器件隔离。

图9f所示，形成第二埋层310。

该步骤中，通过高能注入方式形成第一掺杂类型的第二埋层310。高压LDMOS器件中的第二埋层310和中压NMOS器件中的第二埋层310通过同一道光刻版形成，即高压LDMOS器件中的第二埋层310和中压NMOS器件中的第二埋层310为同一层。第二埋层310的引入增加了高压LDMOS器件中第一掺杂类型杂质的浓度，并提高了中压NMOS器件中第二掺杂类型的低压阱306a和第一埋层302通过第二埋层310之间的隔离电压，实现更高击穿电压的全隔离中压NMOS器件的同时也节省了额外的光刻层次。

图9g所示，形成第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b。

该步骤中，通过高能注入方式形成第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b，第二掺杂类型的低压阱306a和第一掺杂类型的低压阱306b作为中低压器件的阱区，由于本工艺的光刻层数少，因此低压阱也同时被用于中低压MOS器件的源区，需要同时考虑到浓度是否满足阈值电压的要求，又要避免相同规则下，不同掺杂类型的器件的提前击穿，导致设计的难度提升，需要做出合理的优化。

图9h所示，形成栅极结构307。

该步骤中，热氧化生长一层薄的栅氧化层，根据实际应用选择栅氧化层的厚度，然后淀积形成多晶硅，从而形成栅极结构307，另外也可利用多晶硅形成多晶场板或者电容场板。

图9i所示，注入激活形成第一掺杂类型的欧姆接触区308b和第二掺杂类型的欧姆接触区308a，第一掺杂类型的欧姆接触区308b和第二掺杂类型的欧姆接触区308a为重掺杂区，形成欧姆接触以降低接触电阻。

图9j所示，与普通的CMOS工艺类似，完成绝缘层淀积、接触孔光刻和刻蚀、第一层金属的淀积和光刻刻蚀、两层金属之间的通孔形成、第二层金属的淀积和光刻刻蚀，以及形成钝化层，最终形成完整的高压栅极驱动电路。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种高压栅极驱动电路，包括：

第一掺杂类型的衬底；

第二掺杂类型的第一埋层，位于所述衬底上；

第一掺杂类型的外延层，位于所述衬底和所述第一埋层上，所述外延层包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域，所述电平位移电路区域至少包括高压LDMOS器件；以及

高压隔离岛和隔离结构，所述高侧驱动电路区域与所述低侧驱动电路区域经由所述高压隔离岛隔离，所述电平位移电路区域与所述高侧驱动电路区域经由所述隔离结构隔离；

其中，所述隔离结构包括：

隔离沟槽，从所述外延层的表面延伸至所述衬底内部；

位于所述隔离沟槽内壁的介质层；以及

位于所述介质层内部的气隙。

2.根据权利要求1所述的高压栅极驱动电路，其中，所述隔离沟槽的宽度为1.0μm~3.0μm，深度为15μm~30μm，所述隔离沟槽的宽深比为1：5~1：20。

3.根据权利要求1所述的高压栅极驱动电路，其中，所述高压LDMOS器件包括：

第一掺杂类型的所述衬底；

第二掺杂类型的所述第一埋层，位于所述衬底上；

第一掺杂类型的所述外延层，位于所述衬底和所述第一埋层上；

第二掺杂类型的高压阱，位于所述外延层中；

第一掺杂类型的低压阱，位于所述高压阱中；

第一掺杂类型的第二埋层，位于所述高压阱中；

场氧化层，位于所述高压阱和所述第一掺杂类型的低压阱上；

第二掺杂类型的欧姆接触区，位于所述高压阱和所述第一掺杂类型的低压阱中；

第一掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱中；以及

栅极结构，位于所述场氧化层、所述高压阱和所述第一掺杂类型的低压阱上；

其中，所述第二埋层包括：

第一部分，位于所述第一掺杂类型的低压阱下方，并且与所述第一掺杂类型的低压阱接触；

第二部分，位于所述场氧化层的下方且与所述场氧化层分隔；以及

第三部分，连接所述第一部分和所述第二部分，使得所述第二埋层与所述第一掺杂类型的低压阱电连接。

4.根据权利要求3所述的高压栅极驱动电路，其中，所述高侧驱动电路区域至少包括中压NMOS器件和中压PMOS器件，所述中压NMOS器件包括：

第一掺杂类型的所述衬底；

第二掺杂类型的所述第一埋层，位于所述衬底上；

第一掺杂类型的所述外延层，位于所述第一埋层上；

第二掺杂类型的所述高压阱，位于所述外延层中，所述高压LDMOS器件中的高压阱和所述中压NMOS器件中的高压阱同时形成；

所述第一掺杂类型的低压阱，位于所述外延层中，所述高压LDMOS器件中的第一掺杂类型的低压阱和所述中压NMOS器件中的第一掺杂类型的低压阱同时形成；

第二掺杂类型的低压阱，位于所述外延层和所述高压阱中；

第一掺杂类型的所述第二埋层，位于所述外延层中的所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱下方，且与所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱接触，所述高压LDMOS器件中的第二埋层和所述中压NMOS器件中的第二埋层同时形成；

场氧化层，位于所述高压阱、所述第一掺杂类型的低压阱、所述第二掺杂类型的低压阱和所述外延层上，所述高压LDMOS器件中的场氧化层和所述中压NMOS器件中的场氧化层同时形成；

所述第一掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱中，所述高压LDMOS器件中的第一掺杂类型的欧姆接触区和所述中压NMOS器件中的第一掺杂类型的欧姆接触区同时形成；

所述第二掺杂类型的欧姆接触区，位于所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱中，所述高压LDMOS器件中的第二掺杂类型的欧姆接触区和所述中压NMOS器件中的第二掺杂类型的欧姆接触区同时形成；以及

栅极结构，位于所述场氧化层、所述第一掺杂类型的低压阱、所述第二掺杂类型的低压阱上，所述高压LDMOS器件中的栅极结构和所述中压NMOS器件中的栅极结构同时形成；

在所述中压NMOS器件中，所述高压阱位于所述中压NMOS器件的两侧且与所述第一埋层相连，所述第二掺杂类型的低压阱和所述第一埋层通过所述第二埋层和所述外延层隔离。

5.根据权利要求1~4任一项所述的高压栅极驱动电路，其中，还包括：低压NMOS、低压PMOS、三极管、电阻、电容中的一个或多个器件。

6.一种高压栅极驱动电路的制备方法，包括：

在第一掺杂类型的衬底上形成第二掺杂类型的第一埋层；

在所述衬底和所述第一埋层上形成第一掺杂类型的外延层，所述外延层包括高侧驱动电路区域、低侧驱动电路区域以及电平位移电路区域；

形成隔离结构；

在所述电平位移电路区域的外延层中至少形成高压LDMOS器件，所述电平位移电路区域与所述高侧驱动电路区域经由所述隔离结构隔离；以及

在所述外延层中形成高压隔离岛，所述高侧驱动电路区域与所述低侧驱动电路区域经由所述高压隔离岛隔离；

其中，形成所述隔离结构的方法包括：

对所述外延层以及部分所述衬底进行刻蚀，形成从所述外延层的表面延伸至所述衬底内部的隔离沟槽；

在所述隔离沟槽的内壁形成介质层；以及

在所述介质层的内部形成气隙。

7.根据权利要求6所述的方法，其中，所述隔离沟槽的宽度为1.0μm~3.0μm，深度为15μm~30μm，所述隔离沟槽的宽深比为1：5~1：20。

8.根据权利要求6所述的方法，其中，形成所述高压LDMOS器件的方法包括：

在第一掺杂类型的所述衬底上形成第二掺杂类型的所述第一埋层；

在所述衬底和所述第一埋层上形成第一掺杂类型的所述外延层；

在所述外延层中形成第二掺杂类型的高压阱；

在所述高压阱中形成第一掺杂类型的低压阱；

在所述高压阱中形成第一掺杂类型的第二埋层；

在所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱上形成场氧化层；

在所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱中形成第二掺杂类型的欧姆接触区，在所述高压阱中的所述第一掺杂类型的低压阱中形成第一掺杂类型的欧姆接触区；以及

在所述场氧化层、所述高压阱和所述高压阱中的所述第一掺杂类型的低压阱上形成栅极结构；

其中，所述第二埋层包括：

第一部分，位于所述第一掺杂类型的低压阱下方，并且与所述第一掺杂类型的低压阱接触；

第二部分，位于所述场氧化层的下方且与所述场氧化层分隔；以及

第三部分，连接所述第一部分和所述第二部分，使得所述第二埋层与所述第一掺杂类型的低压阱电连接。

9.根据权利要求8所述的方法，其中，还包括在所述高侧驱动电路区域的外延层中至少形成中压NMOS器件和中压PMOS器件，形成所述中压NMOS器件的方法包括：

在第一掺杂类型的所述衬底上形成第二掺杂类型的所述第一埋层；

在所述第一埋层上形成第一掺杂类型的所述外延层；

在所述外延层中形成第二掺杂类型的所述高压阱，所述高压LDMOS器件中的高压阱和所述中压NMOS器件中的高压阱同时形成；

在所述中压NMOS器件的所述外延层中形成所述第一掺杂类型的低压阱，所述高压LDMOS器件中的第一掺杂类型的低压阱和所述中压NMOS器件中的第一掺杂类型的低压阱同时形成；

在所述中压NMOS器件的所述外延层和所述高压阱中形成第二掺杂类型的低压阱；

在所述中压NMOS器件的所述外延层中形成第一掺杂类型的所述第二埋层，所述第二埋层位于所述外延层中的所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱下方，且与所述第一掺杂类型的低压阱和所述第二掺杂类型的低压阱接触，所述高压LDMOS器件中的第二埋层和所述中压NMOS器件中的第二埋层同时形成；

在所述中压NMOS器件的所述外延层中的所述高压阱、所述外延层中的所述第一掺杂类型的低压阱、所述外延层中的所述第二掺杂类型的低压阱和所述外延层上形成所述场氧化层，所述高压LDMOS器件中的场氧化层和所述中压NMOS器件中的场氧化层同时形成；

在所述中压NMOS器件的所述外延层中的所述第一掺杂类型的低压阱中形成所述第一掺杂类型的欧姆接触区，所述高压LDMOS器件中的第一掺杂类型的欧姆接触区和所述中压NMOS器件中的第一掺杂类型的欧姆接触区同时形成；

在所述中压NMOS器件的所述外延层中的所述第一掺杂类型的低压阱和所述外延层中的所述第二掺杂类型的低压阱中形成所述第二掺杂类型的欧姆接触区，所述高压LDMOS器件中的第二掺杂类型的欧姆接触区和所述中压NMOS器件中的第二掺杂类型的欧姆接触区同时形成；以及

在所述中压NMOS器件的所述场氧化层、所述外延层中的所述第一掺杂类型的低压阱、所述外延层中的所述第二掺杂类型的低压阱上形成所述栅极结构，所述高压LDMOS器件中的栅极结构和所述中压NMOS器件中的栅极结构同时形成；

在所述中压NMOS器件中，所述高压阱位于所述中压NMOS器件的两侧且与所述第一埋层相连，所述第二掺杂类型的低压阱和所述第一埋层通过所述第二埋层和所述外延层隔离。

10.根据权利要求6~9任一项所述的方法，其中，还包括：形成低压NMOS、低压PMOS、三极管、电阻、电容中的一个或多个器件。