CN114171465A - 集成电路的制造方法及集成电路 - Google Patents
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Abstract
公开了一种集成电路的制造方法及集成电路，包括：在衬底上通过离子注入形成N型埋层；在所述N型埋层上形成外延层；在所述外延层中形成有源区和无源区；在所述无源区中形成多个场氧化层；在所述外延层中形成多个低压N型阱和多个低压P型阱；在所述低压N型阱、所述低压P型阱和所述场氧化层上形成多个栅极结构；形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层并延伸至所述衬底中。本申请的集成电路的制造方法及集成电路，通过采用后道深槽隔离结构的工艺，减小集成电路的闩锁效应，从而提高集成电路的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种集成电路的制造方法及集成电路。
背景技术
BiCMOS(Bipolar-CMOS)技术是一种单片集成双极型晶体管(Bipolar junctiontransistor，BJT)和CMOS(互补金属氧化物半导体)的工艺技术。这种工艺一般基于双极型晶体管带外延的工艺嵌入CMOS器件，从而实现丰富的器件，且充分利用双极型器件和单极型器件的各种优点。在功率集成电路(芯片)中，双极型晶体管因其丰富的器件种类、优秀的器件参数、灵活的工艺流程得到广泛的使用。
常规的BiCMOS工艺还是以普通的横向PN结隔离为基础，实际应用中会产生较多的可靠性问题。如图1所示，PN结隔离会有较大的闩锁(栅锁)问题，图中的闩锁路径108示出了现有的集成电路中的闩锁问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种集成电路的制造方法及集成电路，通过采用后道深槽隔离结构的工艺，减小集成电路的闩锁效应，从而提高工艺的可靠性。
根据本发明的一方面，提供一种集成电路的制造方法，包括：在衬底中通过离子注入形成N型埋层；在所述N型埋层上形成外延层；在所述外延层中形成有源区和无源区；在所述无源区中形成多个场氧化层；在所述外延层中形成多个低压N型阱和多个低压P型阱；在所述低压N型阱、所述低压P型阱和所述场氧化层上形成多个栅极结构；形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层并延伸至所述衬底中。
可选地，形成多个深槽隔离结构的步骤包括：形成贯穿所述外延层和所述N型埋层的多个深槽，所述深槽的底部延伸至所述衬底中；在所述深槽中填充介质层，所述介质层覆盖所述深槽的侧壁和底部。
可选地，在所述深槽中填充介质层的步骤之后，还包括：去除所述深槽底部的所述介质层；通过所述深槽在所述深槽底部的衬底中通过离子注入形成P型埋层，所述P型埋层围绕所述深槽的底部。
可选地，在形成P型埋层的步骤之后，还包括：在所述深槽中填充第二多晶硅层；对所述第二多晶硅层进行P型掺杂以形成所述深槽隔离结构。
可选地，采用低压化学气相沉积或次常压化学气相沉积在所述深槽中填充介质层。
可选地，所述介质层的厚度为0.2μm～0.5μm。
可选地，所述深槽的深度范围包括10μm～20μm，所述深槽的宽度范围包括0.5μm～1.5μm。
可选地，所述深槽的深宽比包括5：1～20：1。
可选地，所述衬底为P型衬底，所述外延层为N型外延层。
可选地，所述在衬底中通过离子注入形成N型埋层的步骤中，不需要光刻工艺。
可选地，所述外延层的厚度包括4.0μm～6.0μm。
可选地，所述栅极结构包括栅氧化层和第一多晶硅层。
可选地，所述第一多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
可选地，所述第一多晶硅层的电阻值为1.0～4.0Kohm/□。
可选地，在形成多个栅极结构与形成深槽隔离结构的步骤之间，还包括：在所述低压N型阱和所述低压P型阱中形成多个欧姆接触区。
可选地，在形成深槽隔离结构的步骤之后，还包括：在所述多个栅极结构、所述多个欧姆接触区、所述外延层、所述多个低压N型阱和所述多个低压P型阱上形成绝缘层；在所述绝缘层上形成多个金属电极，所述金属电极贯穿所述绝缘层并分别与所述欧姆接触区或所述栅极结构接触；在所述金属电极上形成钝化层。
可选地，所述深槽隔离结构还包括与所述第二多晶硅层接触的所述金属电极。
可选地，所述深槽隔离结构中的所述金属电极作为接地的引出端。
可选地，所述集成电路中包括高压CMOS器件，CMOS器件和双极型器件，所述高压CMOS器件、所述CMOS器件和所述双极型器件之间由所述深槽隔离结构隔开。
可选地，所述集成电路中还包括ED-NMOS器件，所述ED-NMOS器件、所述高压CMOS器件、所述CMOS器件和所述双极型器件之间由所述深槽隔离结构隔开。
根据本发明的另一方面，提供一种集成电路，采用如上述所述的制造方法形成，包括：衬底；位于所述衬底中的N型埋层；位于所述N型埋层上的外延层；位于所述外延层中的多个低压N型阱，多个低压P型阱和多个欧姆接触区；位于所述外延层上的多个场氧化层和多个栅极结构；位于所述外延层和所述衬底中的多个深槽隔离结构；以及位于所述外延层上的绝缘层以及贯穿所述绝缘层并分别与所述欧姆接触区、所述栅极结构和所述深槽隔离结构电连接的多个金属电极。
可选地，所述外延层的厚度为4.0μm～6.0μm。
本发明提供的集成电路的制造方法及集成电路，工艺流程中采用后道(afterDTI)的深槽隔离工艺进行横向隔离，具有较高的可靠性，能够减小闩锁效应，从而提高工艺的可靠性。
进一步地，本发明提供的集成电路及集成电路，在深槽隔离结构中填充P型多晶硅，直接作为地(GND)的引出端，可以大大减少电路中的隔离规则(隔离尺寸)，尤其是减少在高压器件中的横向规则(PN结隔离尺寸)。
本发明提供的集成电路的制造方法及集成电路，为了配合后道的深槽隔离工艺而对集成电路的制造工艺流程进行了重新设计，新的工艺流程中制造N型埋层不需要使用光刻版，完成整个集成电路的制造工艺只需要12层光刻，降低了工艺复杂性，提高了效率，同时也降低了工艺成本。
进一步地，本发明提供的集成电路的制造方法及集成电路，整个工艺流程只有比较少的炉管过程，使得N型埋层向外延层中的扩散较少，进而使得外延层的厚度可以很薄，只有4.0μm～6.0μm，而且提高了生产通量和生产效率，节约了能源。
本发明提供的集成电路的制造方法及集成电路，具有器件种类齐全，器件性能好，工艺可靠性高，工艺性价比高等优点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的高压栅驱动中的闩锁问题；
图2示出了本发明实施例中截断闩锁效应的原理图；
图3示出了本发明实施例的集成电路的结构图；
图4示出了本发明实施例的集成电路制造方法的流程图；
图5a至图5g示出了本发明实施例的集成电路制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了本发明实施例中截断闩锁效应的原理图。
参考图2，在发生闩锁效应108的PN结之间，形成深槽隔离结构，深槽隔离结构包括延伸到衬底301中的深槽，深槽侧壁的介质层303，被介质层303包围的第二多晶硅层304，围绕深槽底部的P型埋层302，以及贯穿绝缘层316并与第二多晶硅层304连接的金属电极314，其中，金属电极314作为接地(GND)的引出端。如图2所示，闩锁效应被深槽隔离结构所截断，可以拉大电流路径，从而缓解闩锁效应。此外，由于深槽隔离的隔离效果，对于感性负载实际应用中出现的负压问题以及dV/dT问题都有较好的缓解作用；深槽隔离结构中的第二多晶硅层304作为接地的引出端，可以大大减小隔离规则，从而进一步缓解闩锁效应。
图3示出了本发明实施例的集成电路的结构图。
参考图3，集成电路300包括：衬底301，位于衬底301上的N型埋层305，位于N型埋层305上的外延层306，以及位于外延层306中的CMOS器件320、高压HVCMOS器件330和双极型器件340。其中，CMOS器件320、高压HVCMOS器件330和双极型器件340之间由深槽隔离结构隔开。
在其他实施例中，集成电路300还可以包括ED-NMOS器件(扩展漏极NMOS)310，其中，ED-NMOS器件310与其他器件之间也由深槽隔离结构隔开。本申请中所列举的几种器件均为示例，其位置也可以相应的调整，不作为对本申请的限制。本领域的技术人员应当了解，集成电路300中的器件并不限于实施例中的这几种，还可以是其他本实施例中未提到的可以应用于集成电路的器件，且多种器件之间的位置关系也可以根据具体结构进行调整。
ED-NMOS器件310包括位于外延层306中的低压P型阱307和低压N型阱308，低压P型阱307和低压N型阱308不接触，以及分别位于低压P型阱307和低压N型阱308中的欧姆接触区(包括N型欧姆接触区312和P型欧姆接触区311)作为ED-NMOS器件的源区和/或漏区。ED-NMOS器件310还包括位于外延层306、低压P型阱307和低压N型阱308上的绝缘层316，以及位于绝缘层316中的栅极结构313。其中，栅极结构313位于外延层306和低压P型阱307上。绝缘层316上还形成有与欧姆接触区和栅极结构313连接的金属电极314。
CMOS器件320包括位于外延层306中的低压P型阱307，低压N型阱308，场氧化层309，以及分别位于低压P型阱307和低压N型阱308中的N型欧姆接触区312和P型欧姆接触区311。CMOS器件320还包括位于外延层306和场氧化层309上的绝缘层316，以及位于绝缘层316中的栅极结构313，其中，栅极结构313位于低压P型阱307和低压N型阱308上。
高压HVCMOS器件330包括位于外延层306中的多个低压P型阱307和低压N型阱308，多个场氧化层309，以及分别位于低压P型阱307和低压N型阱308中的N型欧姆接触区312和P型欧姆接触区311。高压HVCMOS器件330还包括位于外延层306、低压P型阱307、低压N型阱308和场氧化层309表面的栅极结构313，位于外延层306和栅极结构313上的绝缘层316，以及位于绝缘层316上的金属电极314，其中，金属电极314经由接触孔315分别与欧姆接触区和栅极结构313连接。
双极型器件340包括位于外延层306中的低压P型阱307和低压N型阱308，多个场氧化层309，以及位于低压P型阱307中的N型欧姆接触区312和P型欧姆接触区311。双极型NPN器件340还包括位于外延层306和场氧化层309上的绝缘层316。其中，双极型器件340可以NPN器件，也可以是PNP器件。
在该实施例中，深槽隔离结构贯穿外延层306和N型埋层305，底部到达衬底301中，深槽隔离结构包括深槽、位于深槽中侧壁的介质层303以及位于深槽结构中心区域的第二多晶硅层304，其中，第二多晶硅层304为P型多晶硅层，直接作为接地(GND)的引出端，可以大大减少电路中的隔离规则(隔离尺寸)，尤其是减少在高压器件中的横向规则(PN结隔离尺寸)，从而可以有效的隔离集成电路100中的多个器件，减小闩锁效应，提高集成电路的可靠性。
优选地，在深槽隔离结构303的底部，还形成有P型埋层302，进一步提高了器件之间的隔离效果。
以上器件结构仅为示例性的，并不作为对本申请的限制，本领域的技术人员应当了解，上述器件的具体结构可以根据实际应用进行调整。
图4示出了本发明实施例的集成电路的制造方法的流程图。图5a至图5g示出了本发明实施例的集成电路的制造方法的各阶段截面图。
步骤S01：在衬底中形成N型埋层。
参考图5a，在衬底301的表面进行离子注入，从而形成N型埋层(Buried-Layer)305。其中，形成N型埋层305时不需要使用光刻工艺，在整个衬底301的表面采用注入工艺形成，且N型埋层305在离子注入后经过推结激活，推结激活例如采用高温退火工艺。在该实施例中，N型埋层305的主要作用是减小集电极串联电阻和提供高压器件浮空衬底。
在该实施例中，衬底301例如为P型衬底。
步骤S02：在N型埋层上形成外延层。
参考图5a，在N型埋层305上形成外延层306。
在该实施例中，通过外延工艺在N型埋层305上形成外延层306。
在该实施例中，外延层306例如为N型外延层，材料例如为单晶硅，厚度例如为4.0μm～6.0μm。
步骤S03：光刻形成有源区并形成场氧化层。
参考图5b，在外延层306的表面光刻形成有源区和无源区，并通过热氧化工艺形成场氧化层309，其中，场氧化层309为硅局部氧化隔离(LOCOS，Local Oxidation ofSilicon)。
步骤S04：在外延层中形成低压N型阱和低压P型阱。
参考图5c，在外延层306中形成多个低压N型阱308和低压P型阱307。
在该实施例中，在半导体结构的表面通过光刻定义离子注入的窗口，然后通过高能离子注入N型掺杂剂，例如为磷，以及P型掺杂剂，例如为硼，从而形成多个低压N型阱308和低压P型阱307。
在该实施例中，低压N型阱308和低压P型阱307位于外延层306中，用于做各器件的阱。
步骤S05：形成多个栅极结构。
参考图5d，在半导体结构的表面形成多个栅极结构313。
在该实施例中，栅极结构313包括栅氧化层和第一多晶硅层。在该步骤中，先在半导体结构的表面通过热氧化工艺形成一层薄的栅氧化层，然后在栅氧化层的表面形成第一多晶硅层，并对第一多晶硅层进行掺杂。进一步地，还包括对栅氧化层和掺杂后的第一多晶硅层蚀刻进行图案化。
在该实施例中，对第一多晶硅层进行掺杂的剂量为1.0E13～1.0E14/cm2，从而形成高值电阻(1.0～4.0kΩ/□)。
步骤S06：形成多个欧姆接触区。
参考图5e，通过光刻形成离子注入的窗口，并通过离子注入在多个低压N型阱308和低压P型阱307中分别形成至少一个欧姆接触区，欧姆接触区包括N型欧姆接触区312和P型欧姆接触区311。
在该实施例中，N型欧姆接触区312例如为N+型掺杂的N型欧姆接触区，P型欧姆接触区311例如为P+型掺杂的P型欧姆接触区。
步骤S07：形成深槽隔离结构。
参考图5f，在外延层306和衬底301中形成多个深槽隔离结构。
在该实施例中，深槽隔离结构贯穿外延层306和N型埋层305并延伸至衬底301中，将外延层306，N型埋层305和衬底301分隔成多个区域，以将不同区域中的器件隔开。
在该实施例中，例如通过在半导体结构的表面上形成掩模层，然后进行各向异性蚀刻，从而在半导体结构中形成深槽，深槽贯穿外延层306和N型埋层305并延伸至衬底301中。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底301中停止。在该实施例中，形成的深槽的深度为10μm～20μm，宽度为0.5μm～1.5μm，深宽比例如为5：1～20：1。
进一步地，在形成深槽之后，还包括牺牲氧化步骤，用于减小对前道工艺热过程的影响。在该步骤中，一般采用RTO(rapid thermal oxidation，快速热氧化)工艺。
进一步地，还包括在深槽中填充介质层303。在该实施例中，采用LPTEOS(低压化学气相沉积正硅酸乙酯)的工艺或采用SA-CVD(次常压化学气相沉积)的工艺填充介质层303，这样形成的介质层303具有膜的质量和均匀性好，产量高，成本低的特点。在该步骤中，介质层303的厚度为0.2μm～0.5μm。
进一步地，还包括去除深槽底部的介质层303。在深槽中填充介质层303的步骤中，介质层303覆盖深槽的侧壁和底部，因而可以采用各项异性蚀刻工艺去除深槽底部的介质层303，暴露深槽底部的衬底301。
进一步地，还包括通过深槽在深槽底部的衬底301中形成P型埋层302。在该步骤中，深槽作为离子注入的通道，通过氧化层(介质层303)的自掩蔽作用，在深槽的底部进行P型的离子注入，从而形成P型埋层302，P型埋层302围绕深槽底部。P型埋层302用于提高工艺的隔离效果。
进一步地，还包括在深槽中填充第二多晶硅层304，如图5f所示。
在该步骤中，在深槽中介质层303的空腔中沉积第二多晶硅层304，并对第二多晶硅层304进行P型掺杂，使得第二多晶硅层304为P型多晶硅层。其中，第二多晶硅层304的上表面低于外延层306的表面，然后在第二多晶硅层304的上表面再次沉积介质层，使得深槽侧壁的介质层303以及第二多晶硅层304上表面的介质层将第二多晶硅层304包围。在图5f中及之后，将深槽侧壁的介质层与第二多晶硅层304上表面的介质层统一示出为介质层303。
步骤S08：形成绝缘层和金属电极。
参考图5g，在半导体结构的表面形成绝缘层316，并在绝缘层316中形成接触孔315以及在绝缘层316上形成金属电极314。
在该实施例中，例如通过化学气相沉积工艺在半导体结构的表面形成绝缘层316，通过光刻工艺在绝缘层316中形成多个接触孔315，在绝缘层316上和接触孔315中沉积金属材料，并对绝缘层316表面的金属材料图案化形成金属电极314。
在该实施例中，金属电极314通过导电通道315贯穿绝缘层316，并分别与N型欧姆接触区312、P型欧姆接触区311和栅极结构313连接。进一步的，金属电极314还通过导电通道315贯穿绝缘层316和第二多晶硅层304上表面的介质层303并与深槽隔离结构中的第二多晶硅层304连接。即深槽隔离结构还包括与深槽隔离结构中的第二多晶硅层304连接的金属电极314，其中，与第二多晶硅层304连接的金属电极314直接作为地(GND)的引出端，可以大大减小隔离规则。
进一步的，在金属电极314和绝缘层316上形成钝化层以及第二层金属。形成钝化层和第二层金属的方法为本领域的常规技术手段，在此不再赘述。
本发明提供的集成电路及集成电路，采用后道(after DTI)的深槽隔离工艺进行横向隔离，具有较高的可靠性，能够减小闩锁效应，从而提高集成电路的可靠性。
进一步地，本发明提供的集成电路及集成电路，在深槽隔离结构中填充P型多晶硅，直接作为地(GND)的引出端，可以大大减少电路中的隔离规则(隔离尺寸)，尤其是减少在高压器件中的横向规则(PN结隔离尺寸)。
本发明提供的集成电路的制造方法及集成电路，为了配合后道的深槽隔离工艺而对集成电路的制造工艺流程进行了重新设计，新的工艺流程中制造N型埋层不需要使用光刻版，完成整个集成电路的制造工艺只需要12层光刻，降低了工艺复杂性，提高了效率，同时也降低了工艺成本。
进一步地，本发明提供的集成电路的制造方法及集成电路，整个工艺流程只有比较少的炉管过程，使得N型埋层向外延层中的扩散较少，进而使得外延层的厚度可以很薄，只有4.0μm～6.0μm，而且提高了成产通量和生产效率，节约了能源。
本发明提供的集成电路的制造方法及集成电路，具有器件种类齐全，器件性能好，工艺可靠性高，工艺性价比高等优点。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (22)
1.一种集成电路的制造方法，其特征在于，包括：
在衬底中通过离子注入形成N型埋层；
在所述N型埋层上形成外延层；
在所述外延层中形成有源区和无源区；
在所述无源区中形成多个场氧化层；
在所述外延层中形成多个低压N型阱和多个低压P型阱；
在所述低压N型阱、所述低压P型阱和所述场氧化层上形成多个栅极结构；
形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层并延伸至所述衬底中。
2.根据权利要求1所述的集成电路的制造方法，其中，形成多个深槽隔离结构的步骤包括：
形成贯穿所述外延层和所述N型埋层的多个深槽，所述深槽的底部延伸至所述衬底中；
在所述深槽中填充介质层，所述介质层覆盖所述深槽的侧壁和底部。
3.根据权利要求2所述的集成电路的制造方法，其中，在所述深槽中填充介质层的步骤之后，还包括：
去除所述深槽底部的所述介质层；
通过所述深槽在所述深槽底部的衬底中通过离子注入形成P型埋层，所述P型埋层围绕所述深槽的底部。
4.根据权利要求3所述的集成电路的制造方法，其中，在形成P型埋层的步骤之后，还包括：
在所述深槽中填充第二多晶硅层；
对所述第二多晶硅层进行P型掺杂以形成所述深槽隔离结构。
5.根据权利要求2所述的集成电路的制造方法，其中，采用低压化学气相沉积或次常压化学气相沉积在所述深槽中填充介质层。
6.根据权利要求2所述的集成电路的制造方法，其中，所述介质层的厚度为0.2μm～0.5μm。
7.根据权利要求2所述的集成电路的制造方法，其中，所述深槽的深度范围包括10μm～20μm，所述深槽的宽度范围包括0.5μm～1.5μm。
8.根据权利要求2所述的制造方法，其中，所述深槽的深宽比包括5：1～20：1。
9.根据权利要求1所述的集成电路的制造方法，其中，所述衬底为P型衬底，所述外延层为N型外延层。
10.根据权利要求1所述的集成电路的制造方法，其中，所述在衬底中通过离子注入形成N型埋层的步骤中，不需要光刻工艺。
11.根据权利要求1所述的集成电路的制造方法，其中，所述外延层的厚度包括4.0μm～6.0μm。
12.根据权利要求1所述的集成电路的制造方法，其中，所述栅极结构包括栅氧化层和第一多晶硅层。
13.根据权利要求12所述的集成电路的制造方法，其中，所述第一多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
14.根据权利要求12所述的集成电路的制造方法，其中，所述第一多晶硅层的电阻值为1.0～4.0Kohm/□。
15.根据权利要求4所述的集成电路的制造方法，其中，在形成多个栅极结构与形成深槽隔离结构的步骤之间，还包括：
在所述低压N型阱和所述低压P型阱中形成多个欧姆接触区。
16.根据权利要求15所述的集成电路的制造方法，其中，在形成深槽隔离结构的步骤之后，还包括：
在所述多个栅极结构、所述多个欧姆接触区、所述外延层、所述多个低压N型阱和所述多个低压P型阱上形成绝缘层；
在所述绝缘层上形成多个金属电极，所述金属电极贯穿所述绝缘层并分别与所述欧姆接触区或所述栅极结构接触；
在所述金属电极上形成钝化层。
17.根据权利要求16所述的集成电路的制造方法，其中，所述深槽隔离结构还包括与所述第二多晶硅层接触的所述金属电极。
18.根据权利要求17所述的集成电路的制造方法，其中，所述深槽隔离结构中的所述金属电极作为接地的引出端。
19.根据权利要求1所述的集成电路的制造方法，其中，所述集成电路中包括高压CMOS器件，CMOS器件和双极型器件，所述高压CMOS器件、所述CMOS器件和所述双极型器件之间由所述深槽隔离结构隔开。
20.根据权利要求19所述的集成电路的制造方法，其中，所述集成电路中还包括ED-NMOS器件，所述ED-NMOS器件、所述高压CMOS器件、所述CMOS器件和所述双极型器件之间由所述深槽隔离结构隔开。
21.一种集成电路，采用如权利要求1-20中的任一项所述的集成电路的制造方法形成，包括：
衬底；
位于所述衬底中的N型埋层；
位于所述N型埋层上的外延层；
位于所述外延层中的多个低压N型阱，多个低压P型阱和多个欧姆接触区；
位于所述外延层上的多个场氧化层和多个栅极结构；
位于所述外延层和所述衬底中的多个深槽隔离结构；以及
位于所述外延层上的绝缘层以及贯穿所述绝缘层并分别与所述欧姆接触区、所述栅极结构和所述深槽隔离结构电连接的多个金属电极。
22.根据权利要求21所述的集成电路，其中，所述外延层的厚度为4.0μm～6.0μm。
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