CN116820185A - 可编程多相位时钟装置 - Google Patents

Abstract

本发明提供一种可编程多相位时钟装置，包括：时序控制模块、复用模块、多相位延迟线模块和相位插值器；时序控制模块分别与复用模块和相位插值器连接，复用模块还分别与相位插值器和多相位延迟线模块连接；多相位延迟线模块的时钟输入端接入参考时钟信号，时序控制模块的输入端接入延时选择信号；多相位延迟线模块包括若干延迟单元组成的延迟线，多相位延迟线模块用于向复用模块提供每一延迟单元输出的多相位时钟信号；时序控制模块用于根据分频比控制复用模块输出选中的具有预设相位差的两个多相位时钟信号至相位插值器，并控制相位插值器输出将参考时钟分频后的多相位延迟时钟。本发明实现了产生高线性度、高分辨率、频率可变的多相位时钟信号。

Description

可编程多相位时钟装置

技术领域

本发明涉及电子电路技术领域，尤其涉及一种可编程多相位时钟装置。

背景技术

目前的多相位时钟装置通常支持整数分频，难以实现小数分频功能，对延迟时钟周期的设置不够精细化。

发明内容

本发明要解决的技术问题是为了克服现有技术中多相位时钟装置难以实现小数分频功能，对延迟时钟周期的设置不够精细化的缺陷，提供一种可编程多相位时钟装置。

本发明是通过下述技术方案来解决上述技术问题：

本发明提供一种可编程多相位时钟装置，包括：时序控制模块、复用模块、多相位延迟线模块和相位插值器；

所述时序控制模块分别与所述复用模块和所述相位插值器连接，所述复用模块还分别与所述相位插值器和所述多相位延迟线模块连接；

所述多相位延迟线模块的时钟输入端接入参考时钟信号，所述时序控制模块的输入端接入延时选择信号；其中，所述延时选择信号包括延时时间与参考时钟周期的分频比，所述分频比包括整数部分和小数部分；

所述多相位延迟线模块包括若干延迟单元组成的延迟线，所述多相位延迟线模块用于向所述复用模块提供每一所述延迟单元输出的多相位时钟信号；

所述时序控制模块用于根据所述分频比控制所述复用模块输出选中的具有预设相位差的两个多相位时钟信号至所述相位插值器，并控制所述相位插值器输出将所述参考时钟分频后的多相位延迟时钟。

较佳地，相邻两个所述延迟单元之间的相位差为所述预设相位差；

所述时序控制模块用于根据所述分频比控制所述复用模块将选中的相邻两个所述延迟单元输出的多相位时钟信号输出至所述相位插值器。

较佳地，所述时序控制模块的第一输出端向所述复用模块传送所述分频比的整数部分，所述时序控制模块的第二输出端向所述复用模块输出所述分频比的小数部分的高位，所述时序控制模块的第三输出端向所述相位插值器输出所述分频比的小数部分的低位以作为所述相位插值器的权重；

所述多相位延迟线模块的控制输入端接入控制码信号，所述多相位延迟线模块的输出端向所述复用模块输出所述多相位时钟信号，所述复用模块的第一输出端和第二输出端分别与所述相位插值器的时钟输入端电连接。

较佳地，所述时序控制模块用于根据所述延时选择信号获取所述分频比，并将所述分频比的整数部分和小数部分的高位分别发送至所述复用模块，将所述分频比的小数部分的低位发送至所述相位插值器。

较佳地，所述复用模块用于根据述整数部分和所述小数部分的高位从所述多相位延迟线模块提供的多相位时钟信号中选择两个相邻相位的多相位时钟信号并输出至所述相位插值器。

较佳地，所述相位插值器用于根据所述两个相邻相位的多相位时钟信号以及所述小数部分的低位输出分频后的多相位延迟时钟。

较佳地，所述多相位延迟线模块包括：延迟线子模块、鉴相器子模块、累加器子模块、分频器子模块和转化子模块；

所述参考时钟信号分别输入所述延迟线子模块的第一输入端、所述鉴相器子模块的第一输入端和所述分频器子模块的输入端，控制码信号输入所述延迟线子模块的第二输入端，所述延迟线子模块的反馈输出端与所述鉴相器子模块的第二输入端电连接，所述鉴相器子模块的输出端与所述累加器子模块的第一输入端电连接，所述分频器子模块的输出端与所述累加器子模块的第二输入端电连接，所述累加器子模块的输出端与所述转化子模块的输入端电连接，所述转化子模块的输出端与所述延迟线子模块的第三输入端电连接；

所述延迟线子模块的延时时钟输出端输出所述多相位时钟信号；

所述延迟线子模块用于组成延迟线，产生时间延迟，并输出所述多相位时钟信号；

所述鉴相器子模块用于比较所述参考时钟信号与所述延迟线输出的反馈信号的相位差，并量化为数字的输出信号；

所述累加器子模块用于将所述鉴相器子模块的输出信号累加；

所述分频器子模块用于将所述参考时钟信号分频后作为所述累加器子模块的时钟信号；

所述转化子模块用于将输入信号转换为温度计码模拟信号，以调整所述延时时间。

较佳地，所述延迟线子模块包括所述若干延迟单元通过延迟线输入端和延迟线输出端依次串联组成的延迟线；

所述延迟线上最前一个延迟单元的延迟线输入端作为所述延迟线子模块的第一输入端以接收所述参考时钟信号，所述延迟线上最后一个延迟单元的延迟线输出端作为所述延迟线子模块的反馈输出端以发送所述反馈信号；

每一所述延迟单元还接收所述控制码信号和所述温度计码模拟信号；其中，所述控制码信号用于粗略地调整所述延时时间，所述温度计码模拟信号用于精细地调整所述延时时间；

每一所述延迟单元还具有一个时钟输出接口，以输出所述多相位时钟信号。

较佳地，每一所述延迟单元还包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器、第三反相器、第四反相器和第一电容；

一个所述第一电容和一个所述第二NMOS管组成一个延时片，每一所述延时片中所述第一电容的第一端作为所述延时片的第一端，所述第一电容的第二端与所述第二NMOS管的漏极电连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接入控制码信号；

多个所述延时片并联组成一个延时片组，每一所述延迟单元具有第一延时片组、第二延时片组、第三延时片组和第四延时片组；

以所述第一PMOS管的栅极作为所述延迟线输入端，以所述第三PMOS管的漏极作为所述延迟线输出端；

所述第一PMOS管的栅极还与所述第一NMOS管的栅极电连接，所述第一NMOS管的源极接地，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第一反相器的输入端电连接；

所述第一反相器的输出端分别与所述第一延时片组中延时片的第一端以及所述第二反相器的输入端电连接，所述第二反相器的输出端分别与所述第二延时片组中延时片的第一端以及所述第三反相器的输入端电连接，所述第三反相器的输出端分别与所述第三延时片组中延时片的第一端以及所述第四反相器的输入端电连接，所述第四反相器的输出端分别与所述第四延时片组中延时片的第一端、所述第三PMOS管的栅极和所述第三NMOS管的栅极电连接，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的接地端均接地，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的电源端均与所述第二PMOS管的漏极电连接，所述第二PMOS管的源极与所述电源电压连接，所述第二PMOS管的栅极接收所述温度计码模拟信号；

所述第三NMOS管的源极接地，所述第三PMOS管的源极与所述电源电压连接，所述第三PMOS管的漏极还分别与所述第三NMOS管的漏极、所述第四PMOS管的栅极和所述第四NMOS管的栅极电连接，所述第四NMOS管的源极接地，所述第四PMOS管的源极与所述电源电压连接，所述第四PMOS管的漏极分别与所述第四NMOS管的漏极、所述第五PMOS管的栅极和所述第五NMOS管的栅极电连接，所述第五NMOS管的源极接地，所述第五PMOS管的源极与所述电源电压连接，所述第五PMOS管的漏极与所述第五NMOS管的漏极电连接；

以所述第五PMOS管的漏极作为所述时钟输出接口。

较佳地，在所述鉴相器子模块的第一输入端信号超前第二输入端信号时，所述鉴相器子模块的输出为0；

在所述鉴相器子模块的第二输入端信号超前第一输入端信号时，所述鉴相器子模块的输出为1。

本发明的积极进步效果在于：时序控制模块根据延时选择信号获取分频比，并将分频比的整数部分和小数部分的高位分别发送至复用模块，将分频比的小数部分的低位发送至相位插值器；复用模块根据述整数部分和小数部分的高位从多相位延迟线模块提供的多相位时钟信号中选择两个相邻相位的多相位时钟信号并输出至相位插值器；相位插值器根据两个相邻相位的多相位时钟信号以及小数部分的低位输出分频后的多相位延迟时钟，即相位插值器将小数部分的低位转化为所需的权重因子，然后在两个相邻相位的多相位时钟信号之间进行相位内插得到小数分频后的多相位延迟时钟，提升了时钟精度，实现了产生高线性度、高分辨率、频率可变的多相位时钟信号。

附图说明

图1为本发明较佳实施例的可编程多相位时钟装置的模块示意图。

图2为本发明较佳实施例的可编程多相位时钟装置中的多相位延迟线模块的模块示意图。

图3为本发明较佳实施例的可编程多相位时钟装置中的延迟线子模块的模块示意图。

图4为本发明较佳实施例的可编程多相位时钟装置中的延迟单元的电路示意图。

具体实施方式

下面通过较佳实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

本实施例提供一种可编程多相位时钟装置，参照图1，可编程多相位时钟装置包括：时序控制模块1、复用模块2、多相位延迟线模块3和相位插值器4。

时序控制模块1分别与复用模块2和相位插值器4连接，复用模块2还分别与相位插值器4和多相位延迟线模块3连接。

多相位延迟线模块3的时钟输入端接入参考时钟信号（REF_CLK），时序控制模块1的输入端接入延时选择信号（Delay_time_select）。其中，延时选择信号包括延时时间与参考时钟周期的分频比，分频比包括整数部分N和小数部分f，N和f均为正整数。

多相位延迟线模块3包括若干延迟单元组成的延迟线，多相位延迟线模块3用于向复用模块2提供每一延迟单元输出的多相位时钟信号（TAP_OUT）。

时序控制模块1用于根据分频比控制复用模块2输出选中的具有预设相位差的两个多相位时钟信号（DLL_out）至相位插值器4，并控制相位插值器4输出将参考时钟分频后的多相位延迟时钟（Output）。

其中，整数部分N表示整周期，此处着重考虑0.f，也就是产生更细的小数部分。小数部分f分为高位（f_MSB）和低位（f_LSB）。高位（f_MSB）是延迟线的控制码，低位（f_LSB）是相位插值器的控制码。

假设：f为6，高位（f_MSB）为3位的控制码，低位（f_LSB）为5位的控制码。那么为了达到0.6周期的延时时间，f_MSB为100，f_LSB为11001。这是因为： f_MSB为3位的控制码，每一步是0.125，0.6在0.125*4和0.125*5之间，所对应的控制码是4，即为100；f_LSB为5位的控制码，每一步是0.125/32，0.6-0.5=0.1，所对应的控制码是25，即为11001。

相位插值器在有相位差的两个时钟信号之间进行相位内插。相位插值器根据数字控制码改变插值信号的权重因子，并且将每个基本单元的输出叠加。输入时钟的两个上升沿到达时刻不同，通过改变充放电的速度，产生不同相位插值。相位插值器为现有技术，此处不再赘述。

单独Muti tap dll（一种延迟线架构）的架构的多相位延迟线，会使得信号在一级级间的传输逐渐恶化，并且负载不匹配时，各级延时时间有差别，精度差；相位插值器则需要两个有相位差的时钟沿，应用场景较为局限。本实施例的可编程多相位时钟装置相较于单独Muti tap dll的架构的多相位延迟线提高了精度，并通过N.f的分频比输出形式，分别控制延迟线和相位插值器，使得最终输出的时钟频率与输入时钟频率不同，实现了频率可调节。

本实施例中，时序控制模块根据延时选择信号获取分频比，并将分频比的整数部分和小数部分的高位分别发送至复用模块，将分频比的小数部分的低位发送至相位插值器；复用模块根据述整数部分和小数部分的高位从多相位延迟线模块提供的多相位时钟信号中选择两个相邻相位的多相位时钟信号并输出至相位插值器；相位插值器根据两个相邻相位的多相位时钟信号以及小数部分的低位输出分频后的多相位延迟时钟，即相位插值器将小数部分的低位转化为所需的权重因子，然后在两个相邻相位的多相位时钟信号之间进行相位内插得到小数分频后的多相位延迟时钟，提升了时钟精度，实现了产生高线性度、高分辨率、频率可变的多相位时钟信号。

在一个实施例中，相邻两个延迟单元之间的相位差为预设相位差。

时序控制模块1用于根据分频比控制复用模块2将选中的相邻两个延迟单元输出的多相位时钟信号输出至相位插值器4。

在一个实施例中，时序控制模块1的第一输出端向复用模块2传送分频比的整数部分，时序控制模块1的第二输出端向复用模块2输出分频比的小数部分的高位，时序控制模块1的第三输出端向相位插值器4输出分频比的小数部分的低位以作为相位插值器4的权重。

多相位延迟线模块3的控制输入端接入控制码信号（Delay_Cap_control），多相位延迟线模块3的输出端向复用模块2输出多相位时钟信号，复用模块2的第一输出端和第二输出端分别与相位插值器4的时钟输入端电连接。

在一个实施例中，时序控制模块1用于根据延时选择信号获取分频比，并将分频比的整数部分和小数部分的高位分别发送至复用模块2，将分频比的小数部分的低位发送至相位插值器4。

在一个实施例中，复用模块2用于根据述整数部分和小数部分的高位从多相位延迟线模块3提供的多相位时钟信号中选择两个相邻相位的多相位时钟信号并输出至相位插值器4。

在一个实施例中，相位插值器4用于根据两个相邻相位的多相位时钟信号以及小数部分的低位输出分频后的多相位延迟时钟。

在一个实施例中，参照图2，多相位延迟线模块3包括：延迟线子模块31、鉴相器子模块32、累加器子模块33、分频器子模块34和转化子模块35。

参考时钟信号分别输入延迟线子模块31的第一输入端、鉴相器子模块32的第一输入端和分频器子模块34的输入端，控制码信号（Delay_Cap_control）输入延迟线子模块31的第二输入端，延迟线子模块31的反馈输出端与鉴相器子模块32的第二输入端电连接，鉴相器子模块32的输出端与累加器子模块33的第一输入端电连接，分频器子模块34的输出端与累加器子模块33的第二输入端电连接，累加器子模块33的输出端与转化子模块35的输入端电连接，转化子模块35的输出端与延迟线子模块31的第三输入端电连接。

延迟线子模块31的延时时钟输出端输出多相位时钟信号。

延迟线子模块31用于组成延迟线，产生时间延迟，并输出多相位时钟信号。

鉴相器子模块32用于比较参考时钟信号与延迟线输出的反馈信号的相位差，并量化为数字的输出信号（PD_out）。

累加器子模块33用于将鉴相器子模块32的输出信号累加。

分频器子模块34用于将参考时钟信号分频后作为累加器子模块的时钟信号。

转化子模块35用于将输入信号转换为温度计码模拟信号，以调整延时时间。

其中，通过鉴相器子模块、累加器子模块、转化子模块和延迟线子模块组成一个负反馈环路，来精细地调整延时时间。

本实施例通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延时时间；其中，通过鉴相器子模块、累加器子模块、转化子模块和延迟线子模块组成一个负反馈环路，来精细地调整延时时间；多相位延迟线模块通过延迟线锁定输入的参考时钟信号并将参考时钟信号延迟预设的延时时间得到多相位时钟信号，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。

在一个实施例中，参照图2和图3，延迟线子模块31包括若干延迟单元311（图3中Delay Cell）通过延迟线输入端（图3中Input）和延迟线输出端（图3中Output）依次串联组成的延迟线。

延迟线上最前一个延迟单元311的延迟线输入端作为延迟线子模块的第一输入端以接收参考时钟信号，延迟线上最后一个延迟单元311的延迟线输出端作为延迟线子模块的反馈输出端以发送反馈信号（DLL_out）。

每一延迟单元311还接收控制码信号和温度计码模拟信号。其中，控制码信号用于粗略地调整延时时间，温度计码模拟信号用于精细地调整延时时间。

每一延迟单元311还具有一个时钟输出接口，以输出多相位时钟信号（TAP_OUT）。

本实施例通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延时时间；其中，通过控制码信号控制接入延迟单元的电容数量以进行粗调节，通过鉴相器子模块分辨参考时钟信号与延迟线输出的反馈信号的相位差再经过累加器子模块累加控制信号然后经过转化子模块转换生成的温度计码模拟信号进行精调节；多相位延迟线模块通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。

在一个实施例中，参照图4，每一延迟单元311还包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一反相器PI1、第二反相器PI2、第三反相器PI3、第四反相器PI4和第一电容C1。

一个第一电容C1和一个第二NMOS管NM2组成一个延时片，每一延时片中第一电容C1的第一端作为延时片的第一端，第一电容C1的第二端与第二NMOS管NM2的漏极电连接，第二NMOS管NM2的源极接地，第二NMOS管NM2的栅极接入控制码信号。

多个延时片并联组成一个延时片组，每一延迟单元311具有第一延时片组、第二延时片组、第三延时片组和第四延时片组。

以第一PMOS管PM1的栅极作为延迟线输入端，以第三PMOS管PM3的漏极作为延迟线输出端。

第一PMOS管PM1的栅极还与第一NMOS管NM1的栅极电连接，第一NMOS管NM1的源极接地，第一PMOS管PM1的源极与电源电压连接，第一PMOS管PM1的漏极分别与第一NMOS管NM1的漏极和第一反相器PI1的输入端电连接。

第一反相器PI1的输出端分别与第一延时片组中延时片的第一端以及第二反相器PI2的输入端电连接，第二反相器PI2的输出端分别与第二延时片组中延时片的第一端以及第三反相器PI3的输入端电连接，第三反相器PI3的输出端分别与第三延时片组中延时片的第一端以及第四反相器PI4的输入端电连接，第四反相器PI4的输出端分别与第四延时片组中延时片的第一端、第三PMOS管PM3的栅极和第三NMOS管NM3的栅极电连接，第一反相器PI1、第二反相器PI2、第三反相器PI3和第四反相器PI4的接地端均接地，第一反相器PI1、第二反相器PI2、第三反相器PI3和第四反相器PI4的电源端均与第二PMOS管PM2的漏极电连接，第二PMOS管PM2的源极与电源电压连接，第二PMOS管PM2的栅极接收温度计码模拟信号。

第三NMOS管NM3的源极接地，第三PMOS管PM3的源极与电源电压连接，第三PMOS管PM3的漏极还分别与第三NMOS管NM3的漏极、第四PMOS管PM4的栅极和第四NMOS管NM4的栅极电连接，第四NMOS管NM4的源极接地，第四PMOS管PM4的源极与电源电压连接，第四PMOS管PM4的漏极分别与第四NMOS管NM4的漏极、第五PMOS管PM5的栅极和第五NMOS管NM5的栅极电连接，第五NMOS管NM5的源极接地，第五PMOS管PM5的源极与电源电压连接，第五PMOS管PM5的漏极与第五NMOS管NM5的漏极电连接。

以第五PMOS管PM5的漏极作为时钟输出接口。

在一个实施例中，在鉴相器子模块32的第一输入端信号超前第二输入端信号时，鉴相器子模块32的输出为0。

在鉴相器子模块32的第二输入端信号超前第一输入端信号时，鉴相器子模块32的输出为1。

在一个实施例中，延迟单元311的数量为8。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (8)

1.一种可编程多相位时钟装置，其特征在于，包括：时序控制模块、复用模块、多相位延迟线模块和相位插值器；

所述时序控制模块分别与所述复用模块和所述相位插值器连接，所述复用模块还分别与所述相位插值器和所述多相位延迟线模块连接；

所述多相位延迟线模块的时钟输入端接入参考时钟信号，所述时序控制模块的输入端接入延时选择信号；其中，所述延时选择信号包括延时时间与参考时钟周期的分频比，所述分频比包括整数部分和小数部分；

所述多相位延迟线模块包括若干延迟单元组成的延迟线，所述多相位延迟线模块用于向所述复用模块提供每一所述延迟单元输出的多相位时钟信号；

所述时序控制模块用于根据所述分频比控制所述复用模块输出选中的具有预设相位差的两个多相位时钟信号至所述相位插值器，并控制所述相位插值器输出将所述参考时钟分频后的多相位延迟时钟；

所述时序控制模块的第一输出端向所述复用模块传送所述分频比的整数部分，所述时序控制模块的第二输出端向所述复用模块输出所述分频比的小数部分的高位，所述时序控制模块的第三输出端向所述相位插值器输出所述分频比的小数部分的低位以作为所述相位插值器的权重；

所述多相位延迟线模块的控制输入端接入控制码信号，所述多相位延迟线模块的输出端向所述复用模块输出所述多相位时钟信号，所述复用模块的第一输出端和第二输出端分别与所述相位插值器的时钟输入端电连接；

所述多相位延迟线模块包括：延迟线子模块、鉴相器子模块、累加器子模块、分频器子模块和转化子模块；

所述参考时钟信号分别输入所述延迟线子模块的第一输入端、所述鉴相器子模块的第一输入端和所述分频器子模块的输入端，控制码信号输入所述延迟线子模块的第二输入端，所述延迟线子模块的反馈输出端与所述鉴相器子模块的第二输入端电连接，所述鉴相器子模块的输出端与所述累加器子模块的第一输入端电连接，所述分频器子模块的输出端与所述累加器子模块的第二输入端电连接，所述累加器子模块的输出端与所述转化子模块的输入端电连接，所述转化子模块的输出端与所述延迟线子模块的第三输入端电连接；

所述延迟线子模块的延时时钟输出端输出所述多相位时钟信号；

所述延迟线子模块用于组成延迟线，产生时间延迟，并输出所述多相位时钟信号；

所述鉴相器子模块用于比较所述参考时钟信号与所述延迟线输出的反馈信号的相位差，并量化为数字的输出信号；

所述累加器子模块用于将所述鉴相器子模块的输出信号累加；

所述分频器子模块用于将所述参考时钟信号分频后作为所述累加器子模块的时钟信号；

所述转化子模块用于将输入信号转换为温度计码模拟信号，以调整所述延时时间。

2.如权利要求1所述的可编程多相位时钟装置，其特征在于，相邻两个所述延迟单元之间的相位差为所述预设相位差；

所述时序控制模块用于根据所述分频比控制所述复用模块将选中的相邻两个所述延迟单元输出的多相位时钟信号输出至所述相位插值器。

3.如权利要求1所述的可编程多相位时钟装置，其特征在于，所述时序控制模块用于根据所述延时选择信号获取所述分频比，并将所述分频比的整数部分和小数部分的高位分别发送至所述复用模块，将所述分频比的小数部分的低位发送至所述相位插值器。

4.如权利要求3所述的可编程多相位时钟装置，其特征在于，所述复用模块用于根据所述整数部分和所述小数部分的高位从所述多相位延迟线模块提供的多相位时钟信号中选择两个相邻相位的多相位时钟信号并输出至所述相位插值器。

5.如权利要求4所述的可编程多相位时钟装置，其特征在于，所述相位插值器用于根据所述两个相邻相位的多相位时钟信号以及所述小数部分的低位输出分频后的多相位延迟时钟。

6.如权利要求1所述的可编程多相位时钟装置，其特征在于，所述延迟线子模块包括所述若干延迟单元通过延迟线输入端和延迟线输出端依次串联组成的延迟线；

所述延迟线上最前一个延迟单元的延迟线输入端作为所述延迟线子模块的第一输入端以接收所述参考时钟信号，所述延迟线上最后一个延迟单元的延迟线输出端作为所述延迟线子模块的反馈输出端以发送所述反馈信号；

每一所述延迟单元还接收所述控制码信号和所述温度计码模拟信号；其中，所述控制码信号用于粗略地调整所述延时时间，所述温度计码模拟信号用于精细地调整所述延时时间；

每一所述延迟单元还具有一个时钟输出接口，以输出所述多相位时钟信号。

7.如权利要求6所述的可编程多相位时钟装置，其特征在于，每一所述延迟单元还包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器、第三反相器、第四反相器和第一电容；

一个所述第一电容和一个所述第二NMOS管组成一个延时片，每一所述延时片中所述第一电容的第一端作为所述延时片的第一端，所述第一电容的第二端与所述第二NMOS管的漏极电连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接入控制码信号；

多个所述延时片并联组成一个延时片组，每一所述延迟单元具有第一延时片组、第二延时片组、第三延时片组和第四延时片组；

以所述第一PMOS管的栅极作为所述延迟线输入端，以所述第三PMOS管的漏极作为所述延迟线输出端；

所述第一PMOS管的栅极还与所述第一NMOS管的栅极电连接，所述第一NMOS管的源极接地，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第一反相器的输入端电连接；

所述第一反相器的输出端分别与所述第一延时片组中延时片的第一端以及所述第二反相器的输入端电连接，所述第二反相器的输出端分别与所述第二延时片组中延时片的第一端以及所述第三反相器的输入端电连接，所述第三反相器的输出端分别与所述第三延时片组中延时片的第一端以及所述第四反相器的输入端电连接，所述第四反相器的输出端分别与所述第四延时片组中延时片的第一端、所述第三PMOS管的栅极和所述第三NMOS管的栅极电连接，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的接地端均接地，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的电源端均与所述第二PMOS管的漏极电连接，所述第二PMOS管的源极与所述电源电压连接，所述第二PMOS管的栅极接收所述温度计码模拟信号；

所述第三NMOS管的源极接地，所述第三PMOS管的源极与所述电源电压连接，所述第三PMOS管的漏极还分别与所述第三NMOS管的漏极、所述第四PMOS管的栅极和所述第四NMOS管的栅极电连接，所述第四NMOS管的源极接地，所述第四PMOS管的源极与所述电源电压连接，所述第四PMOS管的漏极分别与所述第四NMOS管的漏极、所述第五PMOS管的栅极和所述第五NMOS管的栅极电连接，所述第五NMOS管的源极接地，所述第五PMOS管的源极与所述电源电压连接，所述第五PMOS管的漏极与所述第五NMOS管的漏极电连接；

以所述第五PMOS管的漏极作为所述时钟输出接口。

8.如权利要求1所述的可编程多相位时钟装置，其特征在于，在所述鉴相器子模块的第一输入端信号超前第二输入端信号时，所述鉴相器子模块的输出为0；

在所述鉴相器子模块的第二输入端信号超前第一输入端信号时，所述鉴相器子模块的输出为1。